CN101557225A - 一种应用于分数分频频率合成器的脉冲吞计数器 - Google Patents

Abstract

本发明提供一种应用于分数分频频率合成器的脉冲吞计数器，该可编程脉冲吞计数器包含一个可编程程序计数器和一个可编程吞计数器；与之相配合的双模N/N+1预分频器的N为2的自然数次幂，规定可编程程序计数器的计数设定值P≥N、可编程吞计数器的计数设定值S为0～N－1之间；可编程脉冲吞计数器和双模N/N+1预分频器配合可实现从4到无穷大的分频比范围。本发明将采用脉冲吞计数器的分频器的分频比范围拓展为4到无穷大，既实现了超宽的分频比范围，又能正确解码Δ∑调制器的输出，适用于宽频带分数分频频率合成器中，满足了例如电视调谐器、多模多频无线通信等应用的需求。

Description

一种应用于分数分频频率合成器的脉冲吞计数器

技术领域

本发明涉及一种计数器，尤其涉及一种应用于分数分频频率合成器的脉冲吞计数器，属于集成电路设计中的锁相频率合成技术领域。

背景技术

频率合成器是通信电路中最重要的模块之一，为无线收发器的频率变换提供本振时钟信号，通常采用锁相环技术实现频率合成。宽输出频率范围和分数分频的频率合成器广泛应用于宽频带收发器系统中，如电视调谐器、多模多频无线通信等应用。目前广泛使用的分数分频频率合成器系统框图如图1所示，包括鉴频鉴相器100、电荷泵110、环路滤波器120、压控振荡器130、双模N/N+1预分频器140、分频器170和Δ∑调制器160。宽输出频率范围取决于两个因素，一个是具有宽调谐范围的压控振荡器130，另一个是具有宽分频比范围的分频器170。其中，宽分频比范围的分频器通常采用2/3单元级联结构实现，这种结构的优点是采用Δ∑调制器160对其控制可以获得很宽的分频比范围，但缺点是输出波形占空比很小、功耗较大和工艺移植性差等。

另外一种常用的分频器170是一个双模N/N+1预分频器140和一个脉冲吞计数器级联，这种结构的优点是仅需一个模拟的双模N/N+1预分频器140，脉冲吞计数器可以采用数字电路设计方法，加快了设计流程，有良好的工艺移植性和接近50％的输出波形占空比；但缺点是Δ∑调制器160仅可以控制脉冲吞计数器中的吞计数器S0，分频比的范围较窄。频率合成器的分数分频功能通过Δ∑调制器160控制分频器170的分频比M得以实现。对于一个3比特的Δ∑调制器，它的输出在M-3到M+4之间的8个整数范围内变化，产生的平均分频比为M+α(0＜α＜1)。由于Δ∑调制器160的输出有8个值的变化，因此吞计数器S0的设定值S要能达到7，又因为设定值P要大于设定值S，因此限制了可以实现的分频比M的最小值。

发明内容

为解决前述分频器在宽输出频率范围的分数分频存在的问题，本发明提供一种应用于分数分频频率合成器的脉冲吞计数器，采用脉冲吞计数器和双模预分频器作为分频器的同时，实现宽分频比范围，使得分数分频频率合成器输出宽频率范围，满足例如电视调谐器、多模多频无线通信等应用的需要。

本发明的技术方案是，该可编程脉冲吞计数器与双模N/N+1预分频器级联，替代分数分频频率合成器中的分频比为M的分频器，可编程脉冲吞计数器包括可编程程序计数器和可编程吞计数器；

可编程程序计数器，对来自于双模N/N+1预分频器的输出信号进行计数，计到来自于Δ∑调制器的设定值，输出反馈信号送给鉴频鉴相器，同时输出复位信号给可编程吞计数器进行复位；

可编程吞计数器，对来自于双模N/N+1预分频器的输出信号进行计数，计到来自于Δ∑调制器的设定值时停止计数，并输出控制信号送给双模N/N+1预分频器，将其分频模式切换为N+1；另外，在收到来自于可编程程序计数器输出的复位信号时进行复位。

可编程程序计数器采用Verilog语言编写代码，可编程程序计数器计数的设定值作为分频比M的二进制高权重部分，位数大于等于log2N+1，最低位为分频比M的第log2N位。

可编程吞计数器采用Verilog语言编写代码，可编程吞计数器计数的设定值作为分频比M的二进制低权重部分，位数等于log2N，最低位为分频比M的第0位，最高位为分频比M的第log2N-1位。

所述可编程吞计数器的一个输入端来自于双模N/N+1预分频器输出端，第二个输入端来自于Δ∑调制器的输出端，第三个输入端来自于可编程程序计数器的一个输出端。

上述方案中，所述双模N/N+1预分频器的N等于2的自然数次幂。所述可编程程序计数器的计数设定值要大于等于所述双模N/N+1预分频器的N。

所述可编程吞计数器的计数设定值的取值范围最小为零，最大为所述双模N/N+1预分频器的N-1。

所述可编程程序计数器的计数设定值和所述可编程吞计数器的计数设定值结合为一个整体，可看作为分频比M的二进制的高权重部分和低权重部分，被Δ∑调制器输出。

所述可编程程序计数器和所述可编程吞计数器同时受到Δ∑调制器的输出控制。

所述可编程脉冲吞计数器既适用于整数分频频率合成器，又适用于分数分频频率合成器中。

本发明的有益效果是，相对于传统的仅对吞计数器进行编程的脉冲吞计数器，本发明提供的可编程脉冲吞计数器，可同时对程序计数器P0和吞计数器S0进行编程，结合双模N/N+1预分频器140的N为2的自然数次幂的特性，将采用脉冲吞计数器的分频器分频比范围拓展为4到无穷大，实现了超宽的分频比范围，使分数分频频率合成器能够输出超宽的频率范围，满足了例如电视调谐器、多模多频无线通信等应用的需求。

附图说明

图1为常用的分数分频频率合成器系统框图；

图2为本发明的分频器框图；

图3为本发明的可编程脉冲吞计数器框图；

图4为本发明的可编程程序计数器和可编程吞计数器计数设定值实施图；

图5为使用本发明的分频比从18跳变到24的时序图；

图6为使用本发明的分频比从66跳变到67的时序图；

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细说明。

附图1是广泛使用的分数分频频率合成器系统框图；附图2是在常用的分数分频频率合成器系统框图中(附图1)用本发明替代分频器170的实施框图，即用双模N/N+1预分频器140、可编程脉冲吞计数器150替代图1中的分频器170。其中，可编程脉冲吞计数器150又包括可编程程序计数器151和可编程吞计数器152。图3为本发明提供的可编程脉冲吞计数器实施框图。

上述可编程程序计数器151，对来自于双模N/N+1预分频器140的输出信号145进行计数，计到来自于Δ∑调制器160的设定值153时，输出反馈信号156送给鉴频鉴相器100，同时输出复位信号155给可编程吞计数器152进行复位；上述可编程吞计数器152，对来自于双模N/N+1预分频器140的输出信号145进行计数，计到来自于Δ∑调制器160的设定值154时停止计数，并输出控制信号146送给双模N/N+1预分频器140，将其分频模式切换为N+1；另外，在收到来自于可编程程序计数器151输出的复位信号155时进行复位。

所述的可编程程序计数器151和所述的可编程吞计数器152均采用Verilog语言编写代码，并通过数字电路综合、自动布局布线实现。所述的可编程程序计数器151的一个输入端来自于双模N/N+1预分频器140的输出端145，另一输入端来自于Δ∑调制器160的输出端153，一个输出端156接鉴频鉴相器100的一个输入端，另一个输出端接可编程吞计数器152的一个输入端155。所述的可编程吞计数器152的一个输入端来自于双模N/N+1预分频器140的输出端145，第二个输入端来自于Δ∑调制器160的输出端154，第三个输入端来自于可编程程序计数器151的一个输出端155。

所述的可编程脉冲吞计数器150工作原理如下：分频器复位后，预分频器140工作在N+1分频模式，程序计数器P0和吞计数器S0同时开始计数；当吞计数器S0计到设定值S后被复位，脉冲吞计数器发送控制信号给预分频器140，让其工作在N分频模式，而程序计数器P0继续计数；当程序计数器P0计到设定值P后，分频器重新复位。由此可以得到分频器的分频比为：

M＝S×(N+1)+(P-S)×N＝N×P+S    (1)

其中P、S和N都为整数。传统的脉冲吞计数器150的实现方式为P大于等于N，S的取值范围为0～P-1之间的整数。如果P固定，那分频比的范围在N×P～N×P+P-1之间，范围很窄；如果P也可以编程，就可以拓展分频比的范围，但会带来另外一个Δ∑调制器160的输出二进制控制码难以编码的问题。比如所需分频比为37.5，那么Δ∑调制器160的输出在34～41之间的整数变化。当从37到41跳变时，对于N＝5的双模N/N+1预分频器140，M为37由5×7+2得到，其中P＝7、S＝2，M为41由5×8+1得到，其中P＝8、S＝1。分频比M为37的二进制码为100101，分频比M为41的二进制码为101001，两个二进制码的变化在第2、3位，从01变为10，而计数设定值都已发生变化，很难将二进制码的变化直接反映在计数设定值P和S的变化上。

为使得计数设定值P和S的变化能清楚地反映分频比二进制码的变化上，本发明提供的可编程脉冲吞计数器150需建立在双模N/N+1预分频器140的N为2的自然数次幂特性的基础上；其次，计数设定值P需大于等于N，且S的取值在0～N-1之间。这样，产生的分频比M的范围如下：

$M=\left\{\begin{array}{cc}2\×2+0\≥4,& N=2\\ 4\×4+0\≥16,& N=4\\ 8\×8+0\≥64,& N=8\\ 16\×16+0\≥256,& N=16\\ ......,& ......\end{array}\right.---\left(2\right)$

当N＝2时，能产生的分频比M的范围是4到无穷大，大大拓展了采用脉冲吞计数器和双模N/N+1预分频器140实现分频器170的分频比范围。图4为本发明提供的可编程程序计数器151和可编程吞计数器152的计数设定值实施图。可编程程序计数器151的计数设定值153和可编程吞计数器152的计数设定值154可结合并看作为分频比M的二进制编码，其中计数设定值153作为分频比M的二进制高权重部分，位数大于等于log2N+1，最低位为分频比M的第log2N位，最高位不限；计数设定值154作为分频比M的二进制低权重部分，位数等于log2N，最低位为分频比M的第0位，最高位为分频比M的第log2N-1位。这样，Δ∑调制器160输出的分频比M的变化可直接体现在计数设定值P和S的变化上。分频比M从18跳变到24的时序图如图5所示。双模N/N+1预分频器140的N为4，分频比18的二进制码为10010，其中M[4:2]是P＝4，M[1:0]是S＝2。先是reset复位，可编程程序计数器P0和可编程吞计数器S0同时对输入信号fim从0开始计数，由于S＝2，在fim前两个周期控制信号mod为1，双模预分频器工作在5分频模式。当可编程吞计数器S0计到设定值S时停止计数，mod信号切换为0，双模预分频器工作在4分频模式，而可编程程序计数器P0继续计数。当可编程程序计数器P0计到设定值P时停止计数并复位，同时发送reset复位信号给可编程吞计数器S0进行复位，等待下一次计数开始。同理，分频比为23的二进制编码为10111，其中M[4:2]是P＝5，M[1:0]是S＝3。先是reset复位，可编程程序计数器P0和可编程吞计数器S0同时对输入信号fim从0开始计数，由于S＝3，在fim前三个周期控制信号mod为1，双模预分频器工作在5分频模式。当可编程吞计数器S0计到设定值S时停止计数，mod信号切换为0，双模预分频器工作在4分频模式，而可编程程序计数器P0继续计数。当可编程程序计数器P0计到设定值P时停止计数并复位，同时发送reset复位信号给可编程吞计数器S0进行复位，等待下一次计数开始。

分频比M从66跳变到67的时序图如图6所示。双模N/N+1预分频器140的N为8，分频比66的二进制码为1000010，其中M[6:3]是P＝8，M[2:0]是S＝2。先是reset复位，可编程程序计数器P0和可编程吞计数器S0同时对输入信号fim从0开始计数，由于S＝2，在fim前两个周期控制信号mod为1，双模预分频器工作在5分频模式。当可编程吞计数器S0计到设定值S时停止计数，mod信号切换为0，双模预分频器工作在4分频模式，而可编程程序计数器P0继续计数。当可编程程序计数器P0计到设定值P时停止计数并复位，同时发送reset复位信号给可编程吞计数器S0进行复位，等待下一次计数开始。同理，分频比为67的二进制编码为1000011，其中M[6:3]是P＝8，M[2:0]是S＝3。先是reset复位，可编程程序计数器P0和可编程吞计数器S0同时对输入信号fim从0开始计数，由于S＝3，在fim前三个周期控制信号mod为1，双模预分频器工作在5分频模式。当可编程吞计数器S0计到设定值S时停止计数，mod信号切换为0，双模预分频器工作在4分频模式，而可编程程序计数器P0继续计数。当可编程程序计数器P0计到设定值P时停止计数并复位，同时发送reset复位信号给可编程吞计数器S0进行复位，等待下一次计数开始。

综上所述，本发明提供的可编程脉冲吞计数器，包括可编程程序计数器P0和可编程吞计数器S0，规定双模N/N+1预分频器140的N为2的自然数次幂，规定计数设定值P≥N、S为0～N-1之间，可将采用脉冲吞计数器的分频器的分频比范围拓展为4到无穷大，实现了超宽的分频比范围，适用于宽频带分数分频频率合成器中，能够满足例如电视调谐器、多模多频无线通信等应用的需求。

最后应说明的是，以上实施例仅用以说明本发明的技术方案而非限制，尽管参照较佳实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，可以对本发明的技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (3)

1、一种应用于分数分频频率合成器的脉冲吞计数器，其特征在于：该可编程脉冲吞计数器(150)与双模N/N+1预分频器(140)级联，替代分数分频频率合成器中的分频比为M的分频器(170)，可编程脉冲吞计数器(150)包括可编程程序计数器(151)和可编程吞计数器(152)；

可编程程序计数器(151)，对来自于双模N/N+1预分频器(140)的输出信号(145)进行计数，计到来自于Δ∑调制器(160)的设定值(53)，输出反馈信号(156)送给鉴频鉴相器(100)，同时输出复位信号(155)给可编程吞计数器(152)进行复位；

可编程吞计数器(152)，对来自于双模N/N+1预分频器(140)的输出信号(145)进行计数，计到来自于Δ∑调制器(160)的设定值(154)时停止计数，并输出控制信号(146)送给双模N/N+1预分频器(140)，将其分频模式切换为N+1；另外，在收到来自于可编程程序计数器(151)输出的复位信号(155)时进行复位。

2、根据权利要求1所述的一种应用于分数分频频率合成器的脉冲吞计数器，其特征在于：可编程程序计数器(151)采用Verilog语言编写代码，可编程程序计数器(151)计数的设定值(153)作为分频比M的二进制高权重部分，位数大于等于log2N+1，最低位为分频比M的第log2N位。

3、根据权利要求1所述的一种应用于分数分频频率合成器的脉冲吞计数器，其特征在于：可编程吞计数器(152)采用Verilog语言编写代码，可编程吞计数器(152)计数的设定值(154)作为分频比M的二进制低权重部分，位数等于log2N，最低位为分频比M的第0位，最高位为分频比M的第log2N-1位。

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