CN103746687A - 自适应精度的定时/计数逻辑系统及定时/计数器 - Google Patents
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Abstract
本发明适用于电子技术领域，提供了一种自适应精度的定时/计数逻辑系统，所述系统包括：分频器，用于接收外部事件或时钟输入，且所述分频器的分频系数可调；值计数器，用于接收所述分频器的计数脉冲并产生溢出信号；组合逻辑电路，用于配合所述值计数器及精度计数器完成递增；精度计数器，用于根据所述值计数器的溢出信号递增，并根据预设算法控制所述分频器的分频系数。本发明还相应的提供一种包括上述逻辑系统的定时/计数器。借此，本发明可以使定时/计数器的精度自适应调整，很好的平衡其测量的精度与动态范围。
Description
技术领域
本发明涉及电子技术领域，尤其涉及一种自适应精度的定时/计数逻辑系统及定时/计数器。
背景技术
定时器或者计数器是在数字电路或者软件中广泛使用的一个部件，而定时器与计数器在功能上基本相同，区别在于前者对时钟脉冲计数，后者对某种事件计数，其原理完全一致。
对于定时器这类的应用，用来代表时间的比特数通常是固定的，这导致定时的时间精度与所能表达的时间范围是存在矛盾的。即：精度越高，则所能表示的范围越小，反之亦然。如果采用n bits的定时器，则能表达时间范围为0～2n-1个时钟周期，在保持计时精度不变的情况下，如果想增加范围，只能增加比特数n，这种设置会大大增加存储以及传输的成本。
综上可知，现有的逻辑定时/计数器，在实际使用上显然存在不便与缺陷，所以有必要加以改进。
发明内容
针对上述的缺陷，本发明的目的在于提供一种自适应精度的定时/计数逻辑系统及定时/计数器，使定时/计数器的精度自适应调整，很好的平衡其精度与测量的动态范围。
为了实现上述目的，本发明提供一种自适应精度的定时/计数逻辑系统，所述系统包括：
分频器，用于接收外部事件或时钟输入，且所述分频器的分频系数可调；
值计数器，用于接收所述分频器的计数脉冲并产生溢出信号；
组合逻辑电路，用于配合所述值计数器及精度计数器完成递增；
精度计数器，用于根据所述值计数器的溢出信号递增，并根据预设算法控制所述分频器的分频系数。
根据本发明的自适应精度的定时/计数逻辑系统，所述分频器包括相互连接的分频逻辑电路和分频寄存器。
本发明还提供一种包括上述逻辑系统的定时/计数器。
本发明通过设置一分频器接收外部的事件或时钟输入，并产生计数脉冲，且该分频器的分频系数可调节。其产生的计数脉冲通过值计数器接收后产生溢出信号，并通过一组合逻辑电路将溢出信号传送至精度计数器，该精度计数器根据溢出信号完成递增，并根据预设的算法控制分频器的分频系数。借此，本发明使定时/计数器的精度自适应调整，很好的平衡其精度与测量的动态范围。
附图说明
图1是本发明的自适应精度的定时/计数逻辑系统结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
参见图1，本发明提供了一种自适应精度的定时/计数逻辑系统，该逻辑系统100可以根据不同的需求由软件单元实现，也可以由硬件逻辑单元实现，也可以由软件单元和硬件单元组合实现。该逻辑系统100至少包括分频器10、值计数器20、组合逻辑电路30及精度计数器40，具体的：
所述分频器10包括相互连接的分频逻辑电路11和分频寄存器12。该分频器10为分频系数可调的分频器，其用于接收外部的事件或时钟输入产生计数脉冲，并将计数脉冲传送至值计数器20。
值计数器20是加1计数器，其可以根据分频器10输出的计数脉冲来递增，并产生溢出信号。该值计数器20可以采用现有的线性计数器。
组合逻辑电路30，用于配合值计数器20及精度计数器40完成信号递增功能。
精度计数器40，用于接收值计数器20的溢出信号，并根据所述溢出信号递增。该精度计数器40连接于分频器10，可以根据预设算法直接控制分频器10的分频系数。
本发明的一实施例中，该逻辑系统100的位宽为N bit，在此将N分解为系统输出的两部分：1.)P bit为系统100计数绝对精度的抽象表达；2)C bit为计数器的值，即系统100的输出为(精度值，计数值)。其中，P和C保证C+P=N。则该计数器的时间表达范围是0～2(C+2^P)-1个时钟周期。C和P可根据不同的应用情况选择不同的值。
假设P=4，C=12，则其范围为0～228-1个时钟周期，相当于用N=16比特定时器取得了28比特定时器的表达范围，其相对精度优于1/(212-1)=1/2048。而在4095范围之内，其精度与现有的16比特定时器相同。
本发明还相应的提供包括上述逻辑系统100的定时/计数器，该定时/计数器在固定位宽的前提下，可取得了较好的折中，以便于节省存储、传输所花费的资源。本的定时/计数器的定时/计数的绝对精度会随着当前计数器的数值动态变化，而相对精度不会变化。
综上所述，本发明通过设置一分频器接收外部的事件或时钟输入，并产生计数脉冲，且该分频器的分频系数可调节。其产生的计数脉冲通过值计数器接收后产生溢出信号，并通过一组合逻辑电路将溢出信号传送至精度计数器，该精度计数器根据溢出信号完成递增，并根据预设的算法控制分频器的分频系数。借此，本发明使定时/计数器的精度自适应调整，很好的平衡其精度与测量的动态范围。
当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
Claims (3)
1.一种自适应精度的定时/计数逻辑系统，其特征在于，所述系统包括：
分频器，用于接收外部事件或时钟输入，且所述分频器的分频系数可调；
值计数器，用于接收所述分频器的计数脉冲并产生溢出信号；
组合逻辑电路，用于配合所述值计数器及精度计数器完成递增；
精度计数器，用于根据所述值计数器的溢出信号递增，并根据预设算法控制所述分频器的分频系数。
2.根据权利要求1所述的自适应精度的定时/计数逻辑系统，其特征在于，所述分频器包括相互连接的分频逻辑电路和分频寄存器。
3.一种包括如权利要求1所述逻辑系统的定时/计数器。
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| Application Number | Priority Date | Filing Date | Title |
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