CN104104386A - 频率电压转换电路及振荡器 - Google Patents

Abstract

一种频率电压转换电路及振荡器，频率电压转换电路包括：不交叠时钟电路，基于输入的信号产生第一时钟信号、第二时钟信号、第三时钟信号，频率电压转换单元，包括恒流源、第一开关、第一电压存储器、第二开关、第二电压存储器、第三开关、第四开关，其中，第一开关、第二开关、第三开关、第四开关分别在第一时钟信号、第二时钟信号、第三时钟信号的控制下进行动作，从而输出与输入的信号的频率相对应的电压。所述频率电压转换电路可有效提高转换精度。

Description

频率电压转换电路及振荡器

技术领域

本发明涉及频率电压转换电路及振荡器，更具体地讲，涉及具有高精度的频率电压转换电路及包括高精度的频率电压转换电路的振荡器。

背景技术

频率电压转换电路广泛应用于需要做频率转换的电路中，例如，振荡器电路。振荡器电路通常包括：频率电压转换电路、压控振荡器、比较器、低通滤波器等。在振荡器工作过程中，频率电压转换电路接收压控振荡器输出的振荡信号，并将该振荡信号的频率转化为一定的电压值输出到比较器的一端。比较器的另一端连接参考电源，并将接收到的电压值与参考电源电压进行比较产生比较信号，该比较信号通过低通滤波器滤波后得到平滑的比较电压返回到压控振荡器的输入端，以控制压控振荡器输出的振荡信号的频率，从而使输出的振荡信号的频率稳定。

根据上面内容可知，频率电压转换电路的精度直接影响振荡器输出的振荡信号的精度。此外，振荡器通常应用于各种自动化控制仪器和智能电子产品中，振荡器输出的振荡信号的精度对自动化控制和智能电子产品的正常运行也是非常重要的。

另外，频率电压转换电路还被广泛应用于锁频环电路及频率检测电路等多种用途。然而，当前的频率电压转换电路存在精度不高，精度易受电源电压、温度和工艺角的影响等问题

因此，需要一种高精度的频率电压转换电路。

发明内容

本发明的目的在于提供一种高精度的频率电压转换电路，通过将高精度的频率电压转换电路应用于振荡器电路等来改善振荡器电路等的精度。

本发明的一方面提供一种频率电压转换电路，所述频率电压转换电路包括：不交叠时钟电路，基于输入的信号产生第一时钟信号、第二时钟信号、第三时钟信号；频率电压转换单元，包括恒流源、第一开关、第一电压存储器、第二开关、第二电压存储器、第三开关、第四开关，其中，第一开关的第一连接端连接到恒流源，第一开关的第二连接端连接到第一电压存储器的第一端，第一电压存储器的第二端接地，第一开关的控制端接收第一时钟信号，第二开关的第一连接端连接到第一电压存储器的第一端，第二开关的第二连接端连接到第二电压存储器的第一端，第二电压存储器的第二端接地，第二开关的控制端接收第二时钟信号，第三开关的第一连接端连接到第一电压存储器的第一端，第三开关的第二连接端接地，第三开关的控制端接收第三时钟信号，第四开关的第二连接端连接到恒流源，第四开关的第一连接端接地，第四开关的控制端接收第一时钟信号，第二电压存储器的第一端作为频率电压转换单元的输出端。

可选地，第一时钟信号的每个周期分别包括有效电平和非有效电平，第一开关响应于第一开关的控制端接收到的第一时钟信号的有效电平导通，第一开关响应于第一开关的控制端接收到的第一时钟信号的非有效电平断开，第四开关响应于第四开关的控制端接收到的第一时钟信号的有效电平断开，第四开关响应于第四开关的控制端接收到的第一时钟信号的非有效电平导通，第二时钟信号的每个周期分别包括有效电平和非有效电平，第二开关响应于第二开关的控制端接收到的第二时钟信号的有效电平导通，第二开关响应于第二开关的控制端接收到的第二时钟信号的非有效电平断开，第三时钟信号的每个周期分别包括有效电平和非有效电平，第三开关响应于第三开关的控制端接收到的第三时钟信号的有效电平导通，第三开关响应于第三开关的控制端接收到的第三时钟信号的非有效电平断开。

可选地，第一时钟信号的有效电平为高电平和低电平中的一种，第一时钟信号的非有效电平为高电平和低电平中的另一种，第二时钟信号的有效电平为高电平和低电平中的一种，第二时钟信号的非有效电平为高电平和低电平中的另一种，第三时钟信号的有效电平为高电平和低电平中的一种，第三时钟信号的非有效电平为高电平和低电平中的另一种。

可选地，第一时钟信号、第二时钟信号、第三时钟信号的频率与输入的信号的频率呈单调函数关系。

可选地，所述不交叠时钟电路包括：移相装置，利用输入的信号产生频率相同的第四时钟信号、第五时钟信号、第六时钟信号，其中，第四时钟信号的有效电平超前于第五时钟信号的有效电平，第五时钟信号的有效电平超前于第六时钟信号的有效电平，且第四时钟信号的有效电平与第五时钟信号的有效电平的相位差对应的时间间隔大于0并小于第四时钟信号的周期的三分之一，第五时钟信号的有效电平与第六时钟信号的有效电平的相位差对应的时间间隔大于0并小于第四时钟信号的周期的三分之一，其中，有效电平为高电平；二分频电路，对第四时钟信号进行n次二分频产生第七时钟信号，对第五时钟信号进行n+1次二分频得到第五时钟信号的n+1次二分频信号，对所述n+1次二分频信号进行反相产生第八时钟信号，对第五时钟信号的n+1次二分频信号进行1次二分频得到第五时钟信号的n+2次二分频信号，对所述n+2次二分频信号进行反相产生第九时钟信号，对第六时钟信号进行n+1次二分频产生第十时钟信号，其中，n为大等于0的整数，第五时钟信号的n+2次二分频信号为第一时钟信号；第一逻辑运算电路，将二分频电路产生的第九时钟信号与第十时钟信号进行逻辑与运算，以输出第二时钟信号；第二逻辑运算电路，将二分频电路产生的第七时钟信号、第八时钟信号、第九时钟信号进行逻辑与运算，以输出第三时钟信号。

可选地，所述移相装置包括：分频器，对输入的信号进行m分频产生第十一时钟信号，其中，m为大于1的整数；移相器，对第十一时钟信号进行移相产生第四时钟信号、第五时钟信号、第六时钟信号。

可选地，所述移相装置包括：移相器，对输入的信号进行移相产生第十二时钟信号、第十三时钟信号、第十四时钟信号，其中，第十二时钟信号的有效电平超前于第十三时钟信号的有效电平，第十三时钟信号的有效电平超前于第十四时钟信号的有效电平，且第十二时钟信号的有效电平与第十三时钟信号的有效电平的相位差对应的时间间隔大于0并小于输入的信号的周期的三分之一，第十三时钟信号的有效电平与第十四时钟信号的有效电平的相位差对应的时间间隔大于0并小于输入的信号的周期的三分之一；分频器，对第十二时钟信号进行m分频产生第四时钟信号，对第十三时钟信号进行m分频产生第五时钟信号，对第十四时钟信号进行m分频产生第六时钟信号，其中，m为大于1的整数。

可选地，所述第一开关为NMOS管和PMOS管中的一种，所述第四开关为NMOS管和PMOS管中的另一种。

可选地，第一时钟信号、第二时钟信号、第三时钟信号具有相同的频率，第一时钟信号的有效电平、第二时钟信号的有效电平、第三时钟信号的有效电平彼此不交叠，且第一时钟信号的有效电平与第二时钟信号的有效电平相邻，第一时钟信号的有效电平超前于第二时钟信号的有效电平；或第二时钟信号的有效电平与第三时钟信号的有效电平相邻，第二时钟信号的有效电平超前于第三时钟信号的有效电平。

本发明的另一方面提供一种包括上面所述的频率电压转换电路的振荡器。

根据本发明能够得到具有高精度的频率电压转换电路。

将在接下来的描述中部分阐述本发明另外的方面和/或优点，还有一部分通过描述将是清楚的，或者可以经过本发明的实施而得知。

附图说明

通过下面结合附图进行的详细描述，本发明的上述和其它目的、特点和优点将会变得更加清楚，其中：

图1示出根据本发明的实施例的频率电压转换电路的电路图；

图2示出根据本发明的实施例的不交叠时钟电路的电路图；

图3示出根据本发明的实施例的不交叠时钟电路产生的第一时钟信号、第二时钟信号、第三时钟信号的波形图的一个示例；

图4示出根据本发明的实施例的振荡器的结构框图。

具体实施方式

现在，将参照附图更充分地描述不同的示例实施例，其中，一些示例性实施例在附图中示出。在附图中，相同的附图标号始终表示相同的部件。

图1示出根据本发明的实施例的频率电压转换电路的电路图。

如图1所示，根据本发明的实施例的频率电压转换电路100包括：不交叠时钟电路101和频率电压转换单元102。

不交叠时钟电路101利用外部输入的信号Fin产生三个频率相同的第一时钟信号T1、第二时钟信号T2、第三时钟信号T3，在任一周期内，第一时钟信号T1的有效电平、第二时钟信号T2的有效电平、第三时钟信号T3的有效电平彼此不交叠，且第一时钟信号T1的有效电平与第二时钟信号T2的有效电平相邻，第一时钟信号T1的有效电平超前于第二时钟信号T2的有效电平；或第二时钟信号T2的有效电平与第三时钟信号T3的有效电平相邻，第二时钟信号T2的有效电平超前于第三时钟信号T3的有效电平。换言之，第一时钟信号T1、第二时钟信号T2、第三时钟信号T3在任一周期内的相位关系可以为：第一时钟信号T1的有效电平超前于第二时钟信号T2信号的有效电平，第二时钟信号T2的有效电平超前于第三时钟信号T3信号的有效电平；或者第三时钟信号T3的有效电平超前于第一时钟信号T1信号的有效电平，第一时钟信号T1的有效电平超前于第二时钟信号T2信号的有效电平；或者第二时钟信号T2的有效电平超前于第三时钟信号T3信号的有效电平，第三时钟信号T3的有效电平超前于第一时钟信号T1信号的有效电平。

图3示出根据本发明的实施例的不交叠时钟电路产生的第一时钟信号、第二时钟信号、第三时钟信号的波形图的一个示例。

如图3所示，第一时钟信号T1、第二时钟信号T2和第三时钟信号T3具有相同频率，第一时钟信号T1的有效电平(这里，第一时钟信号T1、第二时钟信号T2和第三时钟信号T3的有效电平均为高电平)超前于第二时钟信号T2的有效电平，第一时钟信号T1的有效电平与第二时钟信号T2的有效电平的不交叠时间为△t1，第二时钟信号T2的有效电平超前于第三时钟信号T3的有效电平，第二时钟信号T2的有效电平与第三时钟信号T3的有效电平的不交叠时间为△t2，第三时钟信号T3的有效电平与相邻的第一时钟信号T1的有效电平的不交叠时间为△t3。

在本发明中，第一时钟信号T1、第二时钟信号T2、第三时钟信号T3的频率随输入的信号的频率的变化而变化。即，第一时钟信号T1、第二时钟信号T2、第三时钟信号T3的频率与输入的信号的频率呈单调函数关系，例如第一时钟信号T1、第二时钟信号T2、第三时钟信号T3的频率随输入的信号的频率的增大而增大的单调递增函数关系；或者第一时钟信号T1、第二时钟信号T2、第三时钟信号T3的频率随输入的信号的频率的增大而减小的单调递减函数关系。优选地，第一时钟信号T1、第二时钟信号T2、第三时钟信号T3的频率与输入的信号的频率呈线性单调函数关系。

频率电压转换单元102在不交叠时钟电路101产生的第一时钟信号T1、第二时钟信号T2、第三时钟信号T3的控制下产生与输入的信号Fin的频率呈单调函数关系的电压信号Vout，从而可以通过电压信号Vout的大小来体现输入的信号频率的大小。频率电压转换单元102包括恒流源Iref、第一开关SW1、第一电压存储器C1、第二开关SW2、第二电压存储器C2、第三开关SW3、第四开关SW4。

第一开关SW1的第一连接端连接到恒流源Iref，第一开关SW1的第二连接端连接到第一电压存储器C1的第一端，第一电压存储器C1的第二端接地，第二开关SW2的第一连接端连接到第一电压存储器C1的第一端，第二开关SW2的第二连接端连接到第二电压存储器C2的第一端，第二电压存储器C2的第二端接地，第三开关SW3的第一连接端连接到第一电压存储器C1的第一端，第三开关SW3的第二连接端接地，第四开关SW4的第二连接端连接到恒流源Iref，第四开关SW4的第一连接端接地，第二电压存储器C2的第一端作为频率电压转换单元102的输出端而输出电压Vout。

第一开关SW1的控制端接收第一时钟信号T1，在第一时钟信号T1的有效电平的控制下第一开关SW1导通，使恒流源Iref对第一电压存储器C1充电。第二开关SW2的控制端接收第二时钟信号T2，在第二时钟信号T2的有效电平的控制下第二开关SW2导通，从而均衡第一电压存储器C1和第二电压存储器C2中的电荷。第三开关SW3的控制端接收第三时钟信号T3，在第三时钟信号T3的有效电平的控制下第三开关SW3导通，使第一电压存储器C1中的电荷量经第三开关SW3放电。第四开关SW4的控制端接收第一时钟信号T1，在第一时钟信号T1的有效电平的控制下第四开关SW4断开。

第一开关SW1的控制端和第四开关SW4的控制端所接收的第一时钟信号T1在每个周期分别包括有效电平和非有效电平，第一开关SW1响应于第一时钟信号T1的非有效电平断开，第四开关SW4响应于第一时钟信号T1的非有效电平导通，以在第一开关SW1断开时通过第四开关SW4为恒流源Iref进行泄流。第一开关SW1可以选择NMOS管和PMOS管中的一种来实现，此时，第四开关SW4可以选择NMOS管和PMOS管中的另一种。可以理解，根据第一开关SW1和第四开关SW4的实现方式的不同，第一时钟信号T1的有效电平可以为高电平和低电平中的一种，此时，第一时钟信号T1的非有效电平可以为高电平和低电平中的另一种。

第二开关SW2的控制端所接收的第二时钟信号T2在每个周期分别包括有效电平和非有效电平，则第二开关SW2响应于第二时钟信号T2的非有效电平断开以停止分配第一电压存储器C1和第二电压存储器C2中的电荷。第二开关SW2可以为传输门或MOS管(例如NMOS管、PMOS管)。可以理解，根据第二开关SW2的实现方式的不同，第二时钟信号T2的有效电平可以为高电平和低电平中的一种，此时，第二时钟信号T2的非有效电平可以为高电平和低电平中的另一种。

第三开关SW3的控制端所接收的第三时钟信号T3在每个周期分别包括有效电平和非有效电平，则第三开关SW3响应于第三时钟信号T3的非有效电平断开以停止对第一电压存储器C1快速放电。第三开关SW3可以为传输门或MOS管(例如NMOS管、PMOS管)。可以理解，根据第三开关SW3的实现方式的不同，第三时钟信号T3的有效电平可以为高电平和低电平中的一种，此时，第三时钟信号T3的非有效电平可以为高电平和低电平中的另一种。

可以理解，频率电压转换单元102中的第一电压存储器C1可以为电容器或其他可以实现电压存储的器件，频率电压转换单元102中的第二电压存储器C2可以为电容器或其他可以实现电压存储的器件。

下面，以图3所示的第一时钟信号T1、第二时钟信号T2、第三时钟信号T3的波形图为例，来描述频率电压转换单元102的工作过程。

在图3中，第一时钟信号T1、第二时钟信号T2和第三时钟信号T3的有效电平均为高电平，并且第一时钟信号T1、第二时钟信号T2和第三时钟信号T3的非有效电平均为低电平。在此情况下，第一开关SW1(例如，NMOS管)响应于控制端接收到的高电平导通，响应于控制端接收到的低电平断开；第二开关SW2(例如，NMOS管)响应于控制端接收到的高电平导通，响应于控制端接收到的低电平断开，第三开关SW3(例如，NMOS管)响应于控制端接收到的高电平导通，响应于控制端接收到的低电平断开，第四开关SW4(例如，PMOS管)响应于控制端接收到的高电平断开，响应于控制端接收到的低电平导通。

在t1时刻，第一开关SW1响应于第一时钟信号T1的高电平(即，有效电平)导通，开始对第一电压存储器C1进行充电，第四开关SW4响应于第一时钟信号T1的高电平断开。此时，第二时钟信号T2和第三时钟信号T3为低电平(即，非有效电平)，从而第二开关SW2为断开状态，第三开关SW3为断开状态。在t2时刻，第一时钟信号T1跳变为低电平(即，非有效电平)时，第一开关SW1被控制为断开，停止对第一电压存储器C1充电，第四开关SW4则导通以为恒流源Iref提供泄流通路。此时，开始进入第一时钟信号T1的有效电平与第二时钟信号T2的有效电平的不交叠时间△t1内，第二时钟信号T2为低电平，第二开关SW2为断开状态，第三时钟信号T3为低电平，第三开关SW3为断开状态。在t3时刻，第二开关SW2响应于第二时钟信号T2的高电平(即，有效电平)导通，从而第一电压存储器C1和第二电压存储器C2中的电荷进行均衡。此时，第一时钟信号T1和第三时钟信号T3为低电平，从而第一开关SW1为断开状态，第四开关SW4为导通状态，第三开关SW3为断开状态。在t4时刻，第二时钟信号T2跳变为低电平时，第二开关SW2被控制为断开。此时，开始进入第二时钟信号T2的有效电平与第三时钟信号T3的有效电平的不交叠时间△t2内，第三时钟信号T3为低电平，第三开关SW3为断开状态，第一时钟信号T1为低电平，第一开关SW1为断开状态，第四开关SW4为导通状态。在t5时刻，第三开关SW3响应于第三时钟信号T3的高电平(即，有效电平)导通，以对第一电压存储器C1进行放电。此时第一时钟信号T1和第二时钟信号T2为低电平，从而第一开关SW1为断开状态，第四开关SW4为导通状态，第二开关SW2为断开状态。在t6时刻，第三时钟信号T3跳变为低电平，第三开关SW3被控制为断开。此时，开始进入第三时钟信号T3的有效电平与相邻的第一时钟信号T1的有效电平的不交叠时间△t3内，第一时钟信号T1为低电平，第一开关SW1为断开状态，第四开关SW4为导通状态，第二时钟信号T2为低电平，第二开关SW2为断开状态。

由前述可知，在频率电压转换单元102的工作过程中，频率电压转换单元102的输出端所输出的电压Vout为由第一电压存储器C1向第二电压存储器C2进行电荷均衡而得到的第二电压存储器C2的两端电压。在第一时钟信号T1、第二时钟信号T2、第三时钟信号T3的频率不变的情况下，即，不交叠时钟电路101的输入的信号的频率不变的情况下，在频率电压转换单元102的初始工作阶段，在第一时钟信号T1首次处于有效电平时，第一开关SW1导通，恒流源Iref对第一电压存储器C1充电。在第二时钟信号T2的第一有效电平期间，第二开关SW2导通，第一电压存储器C1与第二电压存储器C2进行电荷均衡。由于初始阶段的第二电压存储器C2上没有电荷，两端电压为0，所以，此时的输出电压Vout从0开始上升。在第三时钟信号T3的第一有效电平期间，第三开关SW3导通，第一电压存储器C1放电以使第一电压存储器C1两端电压为0。在第一时钟信号T1再次处于有效电平时，第一开关SW1导通，恒流源Iref再次对第一电压存储器C1充电。由于第一时钟信号T1的频率不变，即，第一时钟信号的有效电平时间不变，因此第一电压存储器C1的充电时间不变，第一电压存储器C1的两端电压不变。在第二时钟信号T2再次处于有效电平时，第二开关SW2导通，第一电压存储器C1与第二电压存储器C2再次进行电荷均衡。从而输出电压Vout将继续上升。在第三时钟信号T3的第二有效电平期间，第三开关SW3导通，第一电压存储器C1再次放电并使第一电压存储器C1两端电压为0。随后，频率电压转换单元102依此循环进行充电、均衡、放电的动作，最终第二电压存储器C2的电荷量基本等于第一电压存储器C1在第一时钟信号T1的有效电平时间内充入的电荷量，同时输出电压Vout也将稳定在第一电压存储器C1进行充电后的电压。因此，大小稳定后的输出电压Vout能够表现第一电压存储器C1进行充电后的电压。

由电压存储器的特性可知，电压存储器进行充电的时间越长，存储在电压存储器上的电荷越多，电压存储器两端电压越大。因此，当第一时钟信号T1的有效电平时间越长时，第一电压存储器C1被充入的电荷越多，第一电压存储器C1两端的电压越大。而频率电压转换单元102的输出端所输出的Vout能够表现第一电压存储器C1进行充电后的电压，这样，当第一电压存储器C1两端电压越大时，电荷均衡后的第二电压存储器C2两端电压Vout越大。由于第一时钟信号T1的有效电平时间与第一时钟信号T1的频率成反比，因此可以通过电压Vout来表示第一时钟信号T1的频率。而第一时钟信号T1的频率与输入的信号的频率呈单调函数关系，从而可以通过输出电压Vout来表示输入的信号的频率。

基于上面的分析可知，当第一时钟信号T1的频率增大时，相应的第一时钟信号T1的一个周期时间就减小，从而第一时钟信号T1的有效电平时间减小，输出电压Vout随着第一时钟信号T1的频率的增大而减小。可以理解，由于第一时钟信号T1的有效电平时间随着第一时钟信号T1的频率减小而增大，从而输出电压Vout随着第一时钟信号T1的频率的减小而增大。

在一个实施例中，第一时钟信号T1、第二时钟信号T2、第三时钟信号T3的频率与输入的信号的频率呈单调递增函数关系，则当输入的信号的频率增大时，不交叠时钟电路101产生的第一时钟信号T1频率相应增大，而由频率电压转换单元102的输出电压Vout随第一时钟信号T1的频率的增大而减小，因此，频率电压转换电路100的输入的信号的频率增大时，输出的电压Vout将减小。

在另一个实施例中，第一时钟信号T1、第二时钟信号T2、第三时钟信号T3的频率与输入的信号的频率呈单调递减函数关系，则当输入的信号的频率增大时，不交叠时钟电路101产生的第一时钟信号T1频率减小，而由频率电压转换单元102的输出电压Vout随第一时钟信号T1的频率的减小而增大，因此，频率电压转换电路100的输入的信号的频率增大时，输出的电压Vout将增大。

应该理解，由于频率电压转换单元102的输出电压Vout稳定后才能准确表示输入的信号的频率，因此根据本发明的频率电压转换电路对于频率恒定或频率大小维持时间较长的输入信号的频率检测精度更高。

本实施例中，由于频率电压转换单元102使用恒流源Iref对第一电压存储器C1进行充电，能够实现线性充电，从而防止非线性充电所带来的误差，有效的提高频率电压转换电路100的转换精度。

图2示出根据本发明的实施例的不交叠时钟电路的电路图。

如图2所示，本发明的实施例的不交叠时钟电路101包括：移相装置201、二分频电路202、第一逻辑运算电路203、第二逻辑运算电路204。

移相装置201利用外部输入的信号Fin产生频率相同的第四时钟信号PH0、第五时钟信号PH1、第六时钟信号PH2，第四时钟信号PH0的有效电平超前于第五时钟信号PH1的有效电平，第五时钟信号PH1的有效电平超前于第六时钟信号PH2的有效电平，且第四时钟信号PH0的有效电平与第五时钟信号PH1的有效电平的相位差对应的时间间隔大于0并小于第四时钟信号PH0的周期的三分之一，第五时钟信号PH1的有效电平与第六时钟信号PH2的有效电平的相位差对应的时间间隔大于0并小于第四时钟信号PH0的周期的三分之一，其中，有效电平为高电平。

在本发明的一个实施例中，移相装置201可通过移相器来实现，以产生上述第四时钟信号PH0、第五时钟信号PH1和第六时钟信号PH2。

在本发明的另一个实施例中，移相装置201包括分频器和移相器，分频器的输出端连接到移相器的输入端。分频器对外部输入的信号Fin进行m(m为大于1的整数)分频产生第十一时钟信号，然后移相器对第十一时钟信号进行移相产生上述第四时钟信号PH0、第五时钟信号PH1、第六时钟信号PH2。

在本发明的另一个实施例中，移相装置201包括移相器和分频器，移相器的输出端连接到分频器的输入端。移相器对外部输入的信号进行移相产生第十二时钟信号、第十三时钟信号、第十四时钟信号，第十二时钟信号、第十三时钟信号、第十四时钟信号的相位关系为第十二时钟信号的有效电平超前于第十三时钟信号的有效电平，第十三时钟信号的有效电平超前于第十四时钟信号的有效电平，且第十二时钟信号的有效电平与第十三时钟信号的有效电平的相位差对应的时间间隔大于0并小于输入的信号的周期的三分之一，第十三时钟信号的有效电平与第十四时钟信号的有效电平的相位差对应的时间间隔大于0并小于输入的信号的周期的三分之一，其中，有效电平为高电平。然后分频器对第十二时钟信号进行m分频产生第四时钟信号PH0，对第十三时钟信号进行m分频产生第五时钟信号PH1，对第十四时钟信号进行m分频产生第六时钟信号PH2。

通过移相装置201中的分频器可以将输入的信号进行m分频，从而提高频率电压转换电路100的转换精度。

优选地，第四时钟信号PH0的有效电平与第五时钟信号PH1的有效电平的相位差等于第五时钟信号PH1的有效电平与第六时钟信号PH2的有效电平的相位差。

不交叠时钟电路101中的二分频电路202用于对第四时钟信号PH0进行n(n为大等于0的整数)次二分频产生第七时钟信号PH12，对第五时钟信号PH1进行n+1次二分频得到第五时钟信号PH1的n+1次二分频信号，对所述n+1次二分频信号进行反相产生第八时钟信号PH24N，对第五时钟信号PH1的n+1次二分频信号进行1次二分频得到第五时钟信号PH1的n+2次二分频信号，对所述n+2次二分频信号进行反相产生第九时钟信号PH28N，对第六时钟信号PH2进行n+1次二分频产生第十时钟信号PH34，第五时钟信号PH1的n+2次二分频信号为第一时钟信号T1；

在一个实施例中，当n＝1时，如图2所示，二分频电路202中通过二分频器U1对第四时钟信号PH0进行1次二分频从而可产生第七时钟信号PH12，通过二分频器U2和U3对第五时钟信号PH1进行2次二分频得到第五时钟信号的2次二分频信号，通过反相器U7对所述2次二分频信号进行反相从而可产生第八时钟信号PH24N，通过二分频器U4对第五时钟信号PH1的2次二分频信号进行1次二分频得到第五时钟信号PH1的3次二分频信号，通过反相器U8对所述3次二分频信号进行反相从而可产生第九时钟信号PH28N，通过二分频器U5和U6对第六时钟信号PH2进行2次二分频从而可产生第十时钟信号PH34，而第五时钟信号PH1的3次二分频信号为第一时钟信号T1。

可以理解，二分频器可以通过D触发器来实现，将D触发器的数据输入端与D触发器的反相数据输出端相连，将D触发器的时钟信号输入端作为二分频器的输入端，将D触发器的数据输出端作为二分频器的输出端，还可以理解，由于D触发器具有反相数据输出端，所以在前述实施例中的进行反相得到的信号可以通过D触发器的反相数据输出端来输出。同时，在使用D触发器来实现上述实施例时，由于D触发器具有两个输出端(数据输出端和反相数据输出端)，所以电路的连接方式可以自行选择(例如：对第六时钟信号PH2进行2次二分频产生第十时钟信号PH34时，可将第一D触发器的数据输出端与第二D触发器的时钟信号输入端相连，在第二D触发器的数据输出端产生第十时钟信号PH34，或者，将第一D触发器的反相数据输出端与第二D触发器的时钟信号输入端相连，在第二D触发器的反相数据输出端产生第十时钟信号PH34)。当然，二分频器也可通过其他能够实现二分频功能的电路来实现。

可以理解，二分频电路也不仅限于通过二分频器来实现，也可通过2n分频器来对第四时钟信号PH0进行n次二分频产生第七时钟信号PH12，通过2ⁿ⁺¹分频器来对第五时钟信号PH1进行n+1次二分频得到第五时钟信号PH1的n+1次二分频信号，对所述n+1次二分频信号进行反相产生第八时钟信号PH24N，对第五时钟信号PH1的n+1次二分频信号进行1次二分频得到第五时钟信号PH1的n+2次二分频信号，对所述n+2次二分频信号进行反相产生第九时钟信号PH28N，通过2ⁿ⁺¹分频器来对第六时钟信号PH2进行n+1次二分频产生第十时钟信号PH34。

第一逻辑运算电路203由二输入与门构成，对二分频电路202产生的第十时钟信号PH34和第九时钟信号PH28N进行逻辑与运算，以输出第二时钟信号T2。

第二逻辑运算电路204由三输入与门构成，对二分频电路202产生的第七时钟信号PH12、第八时钟信号PH24N和第九时钟信号PH28N进行逻辑与运算，以输出第三时钟信号T3。

通过二分频电路202可以将输入的信号的高频转换为低频，从而提高频率电压转换电路100的转换精度。

由于不交叠时钟电路101电路采用了数字逻辑运算方式来实现，产生的第一时钟信号T1、第二时钟信号T2、第三时钟信号T3的波形不易受到电源电压，温度和工艺角的影响，并保持稳定的不交叠时间，从而能够有效控制频率电压转单元102中第一开关SW1，第二开关SW2，第三开关SW3的导通或断开，避免了其中两个开关同时导通的可能性，有效的提高了频率电压转换电路100的转换精度。

根据本发明的频率电压转换电路，由于使用了恒流源Iref对第一电压存储器进行充电，实现了线性充电，从而有效的提高频率电压转换电路的转换精度，同时采用了由数字逻辑运算方式实现的不交叠时钟电路来产生控制频率电压转换电路中的第一开关SW1、第二开关SW2、第三开关SW3的第一时钟信号T1、第二时钟信号T2、第三时钟信号T3，由于所述不交叠时钟电路所产生的三个时钟信号的波形不易受到电源电压，温度和工艺角的影响，并保持稳定的不交叠时间，从而进一步提高频率电压转换电路的转换精度。

根据本发明的频率电压转换电路可用于现有的振荡器中，以代替原有的频率电压转换电路，从而实现更好的效果。

下面结合图4描述根据本发明的实施例的振荡器。

图4示出根据本发明的实施例的振荡器的结构框图。

如图4所示，本发明的实施例的振荡器400包括：频率电压转换电路100、压控振荡器401、比较器402、低通滤波器403和启动电路404。

压控振荡器401的输出端作为振荡器400的输出端以输出振荡信号FOUT。同时，压控振荡器401的输出端将振荡信号FOUT作为振荡信号Fin输入到频率电压转换电路100中以使频率电压转换电路100基于振荡信号Fin产生电压信号Vout。比较器402的第一端接收频率电压转换电路100输出的电压信号Vout，并将所述电压信号Vout与比较器402的第二端接收的参考电压Vref进行比较得到比较信号Vcom，压控振荡器401接收所述比较信号Vcom产生频率与比较信号Vcom相应的振荡信号FOUT。

振荡器400中的压控振荡器401可采用各种压控振荡器来实现，例如，输出的振荡信号FOUT的频率随输入的比较信号Vcom的电压增大而增大的压控振荡器、输出的振荡信号FOUT的频率随输入的比较信号Vcom的电压增大而减小的压控振荡器。

根据图1所示的频率电压转换电路100，可以实现为输出的电压信号Vout随输入的振荡信号Fin的频率的增大而增大，还可以实现为输出的电压信号Vout随输入的振荡信号Fin的频率的增大而减小。

振荡器400中的比较器402可采用各种比较器来实现。这里，比较器402的第一端可以为同相输入端或反相输入端，而比较器402的第二端可以为与所述第一端不同的反相输入端或同相输入端。比较器402输出的比较信号Vcom的电压随同相输入端输入的信号的增大而增大，比较器402输出的比较信号Vcom的电压随反相输入端输入的信号的增大而减小。

在实际使用中，为使振荡器400能够输出频率稳定的振荡信号FOUT，要求压控振荡器401、频率电压转换电路100和比较器402所组成的环路为负反馈环路。即，当压控振荡器401为输出的振荡信号FOUT的频率随输入的比较信号Vcom的电压增大而减小的压控振荡器401，而频率电压转换电路100为输出的电压信号Vout随输入的振荡信号Fin的频率的增大而减小的频率电压转换电路100时，频率电压转换电路100所输出的电压信号Vout需要发送到比较器402的反相输入端(即，前述第一端为反相输入端)以实现振荡器400的环路的稳定。

另外，振荡器400中还包括低通滤波器403，用来将从比较器402输出的比较信号Vcom进行滤波平滑，从而降低干扰、提高振荡器400的精度。低通滤波器403可采用各种低通滤波器来实现。

振荡器400中的启动电路404的输入端连接外部电源VDD，启动电路404的输出端连接到压控振荡器401的输入端。同时，启动电路404还具有反馈端，所述反馈端连接到压控振荡器401的输出端，以接收反馈信号Ffb(这里，反馈信号Ffb即为振荡信号FOUT)。

当给振荡器400上电时，启动电路404响应于外部电源VDD的上升沿，输出启动信号Vctrl给压控振荡器401以使压控振荡器401快速启动。当压控振荡器401启动后将输出的振荡信号FOUT作为反馈信号Ffb发送到启动电路404的反馈端，启动电路404基于所述反馈信号Ffb关闭，以停止输出启动信号Vctrl。这里，启动电路404可采用各种能够实现快速启动功能的电路来实现。

根据本发明的振荡器，由于采用了图1所示的频率电压转换电路，使得振荡器的精度得以提升，同时，振荡器中采用启动电路还实现了振荡器快速启动的功能。

尽管已经参照其示例性实施例具体显示和描述了本发明，但是本领域的技术人员应该理解，在不脱离权利要求所限定的本发明的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (10)

1.一种频率电压转换电路，所述频率电压转换电路包括：

不交叠时钟电路，基于输入的信号产生第一时钟信号、第二时钟信号、第三时钟信号；

频率电压转换单元，包括恒流源、第一开关、第一电压存储器、第二开关、第二电压存储器、第三开关、第四开关，其中，第一开关的第一连接端连接到恒流源，第一开关的第二连接端连接到第一电压存储器的第一端，第一电压存储器的第二端接地，第一开关的控制端接收第一时钟信号，第二开关的第一连接端连接到第一电压存储器的第一端，第二开关的第二连接端连接到第二电压存储器的第一端，第二电压存储器的第二端接地，第二开关的控制端接收第二时钟信号，第三开关的第一连接端连接到第一电压存储器的第一端，第三开关的第二连接端接地，第三开关的控制端接收第三时钟信号，第四开关的第二连接端连接到恒流源，第四开关的第一连接端接地，第四开关的控制端接收第一时钟信号，第二电压存储器的第一端作为频率电压转换单元的输出端。

2.根据权利要求1所述的频率电压转换电路，其特征在于，第一时钟信号的每个周期分别包括有效电平和非有效电平，第一开关响应于第一开关的控制端接收到的第一时钟信号的有效电平导通，第一开关响应于第一开关的控制端接收到的第一时钟信号的非有效电平断开，第四开关响应于第四开关的控制端接收到的第一时钟信号的有效电平断开，第四开关响应于第四开关的控制端接收到的第一时钟信号的非有效电平导通，

第二时钟信号的每个周期分别包括有效电平和非有效电平，第二开关响应于第二开关的控制端接收到的第二时钟信号的有效电平导通，第二开关响应于第二开关的控制端接收到的第二时钟信号的非有效电平断开，

第三时钟信号的每个周期分别包括有效电平和非有效电平，第三开关响应于第三开关的控制端接收到的第三时钟信号的有效电平导通，第三开关响应于第三开关的控制端接收到的第三时钟信号的非有效电平断开。

3.根据权利要求2所述的频率电压转换电路，其特征在于，第一时钟信号的有效电平为高电平和低电平中的一种，第一时钟信号的非有效电平为高电平和低电平中的另一种，

第二时钟信号的有效电平为高电平和低电平中的一种，第二时钟信号的非有效电平为高电平和低电平中的另一种，

第三时钟信号的有效电平为高电平和低电平中的一种，第三时钟信号的非有效电平为高电平和低电平中的另一种。

4.根据权利要求1所述的频率电压转换电路，其特征在于，第一时钟信号、第二时钟信号、第三时钟信号的频率与输入的信号的频率呈单调函数关系。

5.根据权利要求1所述的频率电压转换电路，其特征在于，所述不交叠时钟电路包括：

移相装置，利用输入的信号产生频率相同的第四时钟信号、第五时钟信号、第六时钟信号，其中，第四时钟信号的有效电平超前于第五时钟信号的有效电平，第五时钟信号的有效电平超前于第六时钟信号的有效电平，且第四时钟信号的有效电平与第五时钟信号的有效电平的相位差对应的时间间隔大于0并小于第四时钟信号的周期的三分之一，第五时钟信号的有效电平与第六时钟信号的有效电平的相位差对应的时间间隔大于0并小于第四时钟信号的周期的三分之一，其中，有效电平为高电平；

二分频电路，对第四时钟信号进行n次二分频产生第七时钟信号，对第五时钟信号进行n+1次二分频得到第五时钟信号的n+1次二分频信号，对所述n+1次二分频信号进行反相产生第八时钟信号，对第五时钟信号的n+1次二分频信号进行1次二分频得到第五时钟信号的n+2次二分频信号，对所述n+2次二分频信号进行反相产生第九时钟信号，对第六时钟信号进行n+1次二分频产生第十时钟信号，其中，n为大等于0的整数，第五时钟信号的n+2次二分频信号为第一时钟信号；

第一逻辑运算电路，将二分频电路产生的第九时钟信号与第十时钟信号进行逻辑与运算，以输出第二时钟信号；

第二逻辑运算电路，将二分频电路产生的第七时钟信号、第八时钟信号、第九时钟信号进行逻辑与运算，以输出第三时钟信号。

6.根据权利要求5所述的频率电压转换电路，其特征在于，所述移相装置包括：

分频器，对输入的信号进行m分频产生第十一时钟信号，其中，m为大于1的整数；

移相器，对第十一时钟信号进行移相产生第四时钟信号、第五时钟信号、第六时钟信号。

7.根据权利要求5所述的频率电压转换电路，其特征在于，所述移相装置包括：

移相器，对输入的信号进行移相产生第十二时钟信号、第十三时钟信号、第十四时钟信号，其中，第十二时钟信号的有效电平超前于第十三时钟信号的有效电平，第十三时钟信号的有效电平超前于第十四时钟信号的有效电平，且第十二时钟信号的有效电平与第十三时钟信号的有效电平的相位差对应的时间间隔大于0并小于输入的信号的周期的三分之一，第十三时钟信号的有效电平与第十四时钟信号的有效电平的相位差对应的时间间隔大于0并小于输入的信号的周期的三分之一；

分频器，对第十二时钟信号进行m分频产生第四时钟信号，对第十三时钟信号进行m分频产生第五时钟信号，对第十四时钟信号进行m分频产生第六时钟信号，其中，m为大于1的整数。

8.根据权利要求1所述的频率电压转换电路，其特征在于，所述第一开关为NMOS管和PMOS管中的一种，所述第四开关为NMOS管和PMOS管中的另一种。

9.根据权利要求1所述的频率电压转换电路，其特征在于，第一时钟信号、第二时钟信号、第三时钟信号具有相同的频率，第一时钟信号的有效电平、第二时钟信号的有效电平、第三时钟信号的有效电平彼此不交叠，且第一时钟信号的有效电平与第二时钟信号的有效电平相邻，第一时钟信号的有效电平超前于第二时钟信号的有效电平；或第二时钟信号的有效电平与第三时钟信号的有效电平相邻，第二时钟信号的有效电平超前于第三时钟信号的有效电平。

10.一种包括权利要求1-9中任一项所述的频率电压转换电路的振荡器。