CN107395160A - 任意分频比时钟产生电路 - Google Patents

Abstract

一种任意分频比时钟产生电路，包括：电压控制电路、第一电荷存储器、比较器以及第一开关电路，其中：电压控制电路，设置在第一电压源与第一电荷存储器之间；第一电荷存储器，第一端与比较器的第一输入端耦接，第二端的电位为第一电位；比较器，第二输入端与第二电压源耦接，输出端与第一开关电路的控制端耦接，比较器的输出信号为第二电压源的输出电压与第一电荷存储器的第一端电压的比较结果；第一开关电路，第一端与第一电荷存储器的第一端耦接，第二端的电位为第一电位，适于在所述比较结果为所述第一电荷存储器的第一端电压达到所述第二电压源的输出电压时导通。上述方案能够有效降低任意分频比时钟产生电路的硬件开销。

Description

任意分频比时钟产生电路

技术领域

本发明涉及电路领域，尤其涉及一种任意分频比时钟产生电路。

背景技术

在大多数电子系统中，都需要时钟发生器电路提供时钟信号。不同的电路模块所需的时钟信号的频率可能不同。为了便于同步操作，不同的电路模块所使用的时钟信号由同一个时基提供，通过对同一个时基进行分频来生成不同频率的时钟信号并提供给不同的电路模块。在某些电路系统中，可能会存在对时基进行非整数分频的需求，通常采用锁相环电路来实现对时基的非整数分频。

现有技术中，针对不同频率的时钟信号的需求，需要分别设置对应分频比的时钟产生电路，导致时钟发生器的硬件开销较大。

发明内容

本发明实施例解决的是如何实现对时钟信号进行任意分频比的分频，以降低时钟发生器电路的硬件开销。

为解决上述技术问题，本发明实施例提供一种任意分频比时钟产生电路，包括：电压控制电路、第一电荷存储器、比较器以及第一开关电路，其中：所述电压控制电路，设置在第一电压源与所述第一电荷存储器之间，适于以预设周期单调线性增加所述第一电荷存储器的第一端电压；所述预设周期根据预设时钟源输出的原始时钟信号的频率设定；所述第一电荷存储器，第一端与所述比较器的第一输入端耦接，第二端的电位为第一电位；所述第一电荷存储器的电容值由目标分频比N预先设定；所述比较器，第二输入端与第二电压源耦接，输出端与所述第一开关电路的控制端耦接，所述比较器的输出信号为所述第二电压源的输出电压与所述第一电荷存储器的第一端电压的比较结果；所述输出信号为对所述原始时钟信号进行N分频后的时钟信号；N为任意正有理数；所述第一开关电路，第一端与所述第一电荷存储器的第一端耦接，控制端与所述比较器的输出端耦接，第二端的电位为所述第一电位，适于在所述比较结果为所述第一电荷存储器的第一端电压达到所述第二电压源的输出电压时导通，且所述第一电位对应的电压小于所述第二电压源的输出电压。

可选的，所述时钟分频电路还包括：M分频电路，与所述比较器的输出端耦接，适于对所述比较器的输出信号进行M次分频并输出。

可选的，所述任意分频比时钟产生电路还包括：延迟电路，耦接在所述比较器的输出端与所述第一开关电路的控制端之间，适于检测到所述比较结果为所述第一电荷存储器的第一端电压达到所述第二电压源的输出电压时，延迟预设时长后将所述比较结果对应的电平输出至所述第一开关电路的控制端；所述预设时长不大于所述原始时钟信号的半周期。

可选的，所述电压控制电路，包括：第二开关电路、第三开关电路、第四开关电路、第五开关电路、第二电荷存储器以及电压采样保持电路，其中：所述电压控制电路，包括：第二开关电路、第三开关电路、第四开关电路、第五开关电路、第二电荷存储器以及电压采样保持电路，其中：所述第二开关电路，第一端与所述第一电压源耦接，第二端与所述第二电荷存储器的第一端耦接；所述第三开关电路，第一端与所述第二电荷存储器的第二端耦接，第二端的电位为所述第一电位；所述第四开关电路，第一端与所述第二电荷存储器的第一端耦接，第二端与所述第一电荷存储器的第一端耦接；所述第五开关电路，第一端与所述第二电荷存储器的第二端耦接，第二端与所述电压采样保持电路耦接；所述第二电荷存储器，第一端分别与所述第二开关电路的第二端、所述第四开关电路的第一端耦接，第二端分别与所述第三开关电路的第一端、所述第五开关电路的第一端耦接；所述电压采样保持电路，耦接在所述第五开关电路的第二端与第一电荷存储器的第一端之间，适于在第i周期采样所述第一电荷存储器的第一端电压，并在第i+1周期将所述第二电荷存储器的第二端电压设置为第i周期所述第一电荷存储器的第一端电压，在第i+1周期内所述第四开关电路断开时保持所述第一电荷存储器的第一端电压为第i周期所述第一电荷存储器的第一端电压；i为正整数；所述第二开关电路的控制端、所述第三开关电路的控制端、所述第四开关电路的控制端以及所述第五开关电路的控制端均输入所述时钟源输出的原始时钟信号，且所述第二开关电路、所述第三开关电路适于在所述原始时钟信号为高电平时导通，在低电平时断开；所述第四开关电路、所述第五开关电路适于在所述原始时钟信号为低电平时导通，在高电平时断开；或，所述第四开关电路、所述第五开关电路适于在所述原始时钟信号为高电平时导通，在低电平时断开；所述第二开关电路、所述第三开关电路适于在所述原始时钟信号为低电平时导通，在高电平时断开。

可选的，所述第一电荷存储器与所述第二电荷存储器中的至少一个为可调电荷存储器；所述任意分频比时钟产生电路还包括：控制器；当所述第一电荷存储器为可调电荷存储器时，所述控制器与所述第一电荷存储器耦接，适于根据所述目标分频比，调整所述第一电荷存储器的电容值，使得调整后的所述第一电荷存储器的电容值与所述目标分频比对应；当所述第二电荷存储器为可调电荷存储器时，所述控制器与所述第二电荷存储器耦接，适于根据所述目标分频比，调整所述第二电荷存储器的电容值，使得调整后的所述第二电荷存储器的电容值与所述目标分频比对应。

可选的，所述第一电荷存储器为电容，所述第二电荷存储器为电容。

可选的，所述任意分频比时钟产生电路还包括：50％占空比电路，与所述比较器的输出端耦接，适于将所述比较器的输出信号转换成占空比为50％的时钟信号。

可选的，所述50％占空比电路为以下任一种：D触发器、T触发器或JK触发器。

可选的，所述第一电压源与所述第二电压源为同一电压源。

可选的，所述第一电位为地电位。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

通过电压控制电路控制第一电荷存储器的第一端电压以预设周期单调线性增加，且预设周期与原始时钟信号的频率相关。当第一电荷存储器的第一端电压未达到第二电压源的输出电压时，第一开关电路断开；当第一电荷存储器的第一端电压达到第二电压源的输出电压时，第一开关电路导通，将第一电荷存储器中存储的电荷释放。采用上述方案，通过周期性地对第一电荷存储器进行充放电，使得比较器的输出信号的电平周期性的跳变，从而实现对原始时钟信号进行分频处理。通过预先设定的目标分频比N设定第一电荷存储器的电容值，即可实现对原始时钟信号进行N分频。相比于采用锁相环电路对时钟源输出的原始时钟信号进行分频处理，本发明实施例中提供的任意分频比时钟产生电路只需要采用电压控制电路、第一电荷存储器、比较器以及第一开关电路即可实现对原始时钟信号的N分频，故有效降低了时钟发生器电路的硬件开销。

进一步，第一电荷存储器与第二电荷存储器均为可调电荷存储器，控制器根据目标分频比，分别对第一电荷存储器的电容值以及第二电荷存储器的电容值进行调整，从而实现对时钟源输出的原始时钟信号进行任意分频。

此外，在比较器的输出端设置50％占空比电路，可以实现50％占空比的时钟信号输出。

附图说明

图1是本发明实施例中的一种任意分频比时钟产生电路的电路图；

图2是本发明实施例中的另一种任意分频比时钟产生电路的电路图；

图3是本发明实施例中的又一种任意分频比时钟产生电路的电路图；

图4是本发明实施例中的再一种任意分频比时钟产生电路的电路图；

图5是本发明实施例中的另一种任意分频比时钟产生电路的电路图。

具体实施方式

在某些电路系统中，可能会存在对时基进行非整数分频的需求。现有技术中，可以采用锁相环电路来实现对时基的非整数分频。然而，现有的时基非整数分频电路的硬件开销较大且容易受到环境的影响，若直接使用额外的振荡器生成一个所需的时钟信号，则同样面临硬件开销较大的问题。

在本发明实施例中，通过预设周期单调线性的对第一电荷存储器进行充放电，使得比较器的输出信号的电平周期性的跳变，从而实现对原始时钟信号进行分频处理。通过预先设定的目标分频比N设定第一电荷存储器的电容值，即可实现对原始时钟信号进行N分频。相比于采用锁相环电路对时钟源输出的原始时钟信号进行分频处理，本发明实施例中提供的任意分频比时钟产生电路只需要采用电压控制电路、第一电荷存储器、比较器以及第一开关电路即可实现对原始时钟信号的N分频，故有效降低了时钟发生器电路的硬件开销。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

本发明实施例提供了一种任意分频比时钟产生电路，参照图1，任意分频比时钟产生电路包括：电压控制电路11、第一电荷存储器12、比较器13以及第一开关电路S1。

在具体实施中，电压控制电路11可以设置在第一电压源(图1中未标示)与第一电荷存储器12之间，第一电压源的输出电压为V0。电压控制电路11可以预设周期来调整第一电荷存储器12的第一端电压，使得第一电荷存储器12的第一端电压在一定的时间内单调线性增加。电压控制电路11控制第一电荷存储器12的第一端电压的充放电周期可以根据时钟源输出的原始时钟信号的频率进行设定。

在本发明实施例中，第一电荷存储器12的第一端可以为第一电荷存储器12的上极板，相应地，第一电荷存储器12的第二端可以为第一电荷存储器12的下极板。第一电荷存储器12的第一端也可以为第一电荷存储器12的正极板，相应地，第一电荷存储器12的第二端可以为第一电荷存储器12的负极板。

在本发明一实施例中，预设周期可以与时钟源输出的原始时钟信号的周期相等。例如，预设周期为T，原始时钟信号的频率为f0，则原始时钟信号的频率的倒数为T0＝1/f0，T＝T0。

在实际应用中，时钟源输出的原始时钟信号的频率f0可以为32768Hz。可以理解的是，在本发明其他实施例中，针对不同的时钟源，其输出的原始时钟信号的频率还可以为其他值。

在本发明其他实施例中，预设周期还可以为时钟源输出的原始时钟信号的频率的倒数的倍数。例如，T＝0.5*T0。预设周期与时钟源输出的原始时钟信号的频率还可以存在其他关系，可以根据实际的应用场景设定。

在具体实施中，第一电荷存储器12的第一端与比较器13的第一输入端耦接，第二端接第一电位，且第一电荷存储器12的电容值由目标分频比N预先设定。

即，在本发明实施例中，针对目标分频比N，可以预先设定与之一一对应的第一电荷存储器12的电容值。换句话说，当目标分频比N不同时，所设置的第一电荷存储器12的电容值也不相同。

在具体实施中，比较器13的第二输入端与预设第二电压源(图1中未标示)耦接，输出端与第一开关电路S1的控制端EN耦接，第二电压源的输出电压为VR。比较器13将第一输入端输入的第一电荷存储器12的第一端电压与第二电压源的输出电压VR进行比较，比较器13的输出是第一电荷存储器12的第一端电压与第二电压源的输出电压VR的比较结果。

在具体实施中，第一开关电路S1的第一端与第一电荷存储器12的第一端耦接，控制端EN与比较器13的输出端耦接，且第一开关电路S1的第二端的电位为第一电位。当比较器13输出的比较结果为第一电荷存储器12的第一端电压达到第二电压源的输出电压时，第一开关电路S1导通。即，当第一电荷存储器12的第一端电压达到第二电压源的输出电压时，第一开关电路S1导通。

由于第一开关电路S1的第二端为第一电位，且第一电位对应的电压小于第二电压源的输出电压VR，因此，当第一开关电路S1导通时，第一电荷存储器12放电。当第一电荷存储器12完成放电时，第一电荷存储器12的第一端电压为第一电位。

参照图1，在本发明实施例中，比较器13的第一输入端为“+”输入端，比较器13的第二输入端为“-”输入端。当第一电荷存储器12的第一端电压大于或等于第二电压源的输出电压VR时，比较器13的输出信号的电平为低电平；当第一电荷存储器12的第一端电压小于第二电压源的输出电压VR时，比较器13的输出信号的电平为高电平。

当第一开关电路S1的控制端EN的电平为低电平时，第一开关电路S1导通。在第一开关电路S1导通时，第一电荷存储器12与第一电位之间形成通路。即，当第一电荷存储器12的第一端电压大于或等于第二电压源的输出电压VR时，第一开关电路S1导通。

在本发明实施例中，可以设定第一电位为地电位。当第一电荷存储器12完成放电时，第一电荷存储器12的第一端电压为地电位。在本发明其他实施例中，第一电位还可以设置为其他电压值，只要所设置的第一电位小于第二电压源的输出电压VR，从而能够在第一开关电路S1导通时能够使得第一电荷存储器12放电即可。

下面以图1为例，对本发明上述实施例中提供的任意分频比时钟产生电路的工作原理进行说明。

在具体实施中，电压控制电路11以预设周期单调线性增加第一电荷存储器12的第一端电压。当第一电荷存储器12的第一端电压小于第二电压源的输出电压VR时，比较器13的输出信号的电平为高电平。随着第一电荷存储器12的第一端电压不断增加，直至第一电荷存储器12的第一端电压达到第二电压源的输出电压VR，此时，比较器13的输出信号的电平从高电平跳变至低电平。

在第一电荷存储器12的第一端电压达到第二电压源的输出电压VR时，第一开关电路S1导通，此时，第一电荷存储器12放电。当第一电荷存储器12完成放电时，第一电荷存储器12的第一端电压为第一电位。由于放电后的第一电荷存储器12的第一端电压小于第二电压源的输出电压VR，此时，比较器13的输出信号的电平从低电平跳变至高电平。

电压控制电路11继续以预设周期单调线性增加第一电荷存储器12的第一端电压，比较器13的输出保持高电平，直至第一电荷存储器12的第一端电压达到第二电压源的输出电压VR时，比较器13的输出信号的电平从高电平跳变至低电平，从而使得第一电荷存储器12放电。

当第一电荷存储器12完成放电时，第一电荷存储器12的第一端电压为第一电位。通常情况下，第一电荷存储器12放电所需时长小于原始时钟信号的周期。因此，在预设周期下，第一电荷存储器12的第一端电压又重新从第一电位开始周期性单调线性增加。

由此可见，随着电压控制电路以预设周期单调线性增加第一电荷存储器12的第一端电压，比较器13的输出信号的电平在高电平之间与低电平之间做相应的周期性变化。由于电压控制电路11控制第一电荷存储器12的上级板电压充放电的周期与时钟源输出的原始时钟信号相关，因此，比较器13的输出信号的电平变化的周期也相应与原始时钟信号的频率相关，从而实现对原始时钟信号进行分频处理。

当存在对原始时钟信号进行目标分频比为N的分频需求时，可以预先设定第一电荷存储器12的电容值，将第一电荷存储器12的电容值设定为与目标分频比N对应，从而实现对原始时钟信号进行N分频。

在具体实施中，针对同一个电路，可能会由同一个时钟源输出原始时钟信号。不同的分频电路对原始时钟信号进行分频处理，以满足各模块对时钟信号的需求。针对同一个电路中的同一模块，在不同的时间段，可能也会存在不同的时钟信号需求。若在电路中的某一个模块中，设定一个电容值固定的第一电荷存储器，通常只能满足该模块对某一特定频率的时钟信号的需求。若该模块还存在其他频率的时钟信号的需求，则需要在该模块中再增加电荷存储器，硬件开销仍较大。

在本发明实施例中，为进一步降低硬件开销，可以选择可调电荷存储器作为第一电荷存储器12。即，第一电荷存储器12的电容值是可调的。在任意分频比时钟产生电路中，还可以设置有控制器(图1中未标示)，控制器与第一电荷存储器12耦接。当存在对原始时钟信号的分频需求时，控制器可以根据目标分频比，将第一电荷存储器12的电容值调整为目标分频比对应的电容值即可。针对不同的目标分频比，控制器可以计算得到目标分频比对应的电容值，并对第一电荷存储器12的电容值进行相应调整即可。

例如，当目标分频比为N1时，控制器将第一电荷存储器12的电容值调整为x1；又如，目标分频比为N2，对应的电容值为x2，则当目标分频比为N2时，控制器将第一电荷存储器12的电容值调整为x2。

在具体实施中，第一电荷存储器12的电容值与其对应的第一端电压成线性关系且正相关。换而言之，随着第一电荷存储器12的电容值增加，第一电荷存储器12的第一端电压单调线性增加。

在具体实施中，第一电荷存储器12可以为电容。当第一电荷存储器12为可调电荷存储器时，可调电荷存储器可以为可调电容。可以理解的是，第一电荷存储器12也可以为其他可以存储电荷的电子元件或电路，只要能够存储电荷并满足充放电需求即可。

由此可见，在本发明实施例中，通过周期性的对第一电荷存储器12进行充放电，使得比较器13的输出信号的电平周期性的跳变，从而实现对原始时钟信号进行分频处理。通过预先设定的目标分频比N设定第一电荷存储器的电容值，即可实现对原始时钟信号进行N分频。相比于采用锁相环电路对时钟源输出的原始时钟信号进行分频处理，本发明实施例中提供的任意分频比时钟产生电路只需要采用电压控制电路11、第一电荷存储器12、比较器13以及第一开关电路S1即可实现对原始时钟信号的N分频，故有效降低了时钟发生器电路的硬件开销。

在本发明实施例中，参照图2，给出了本发明实施例中的另一种任意分频比时钟产生电路的电路图，以下结合图1进行说明。

在具体实施中，电压控制电路11可以包括：第二开关电路S2、第三开关电路S3、第四开关电路S4、第五开关电路S5、第二电荷存储器14以及电压采样保持电路15。

第二开关电路S2的第一端与第一电压源耦接，第二端与第二电荷存储器14的第一端耦接。

第三开关电路S3的第一端与第二电荷存储器14的第二端耦接，第二端的电位为第一电位。

第四开关电路S4的第一端与第一电荷存储器12的第一端耦接，第二端与第二电荷存储器14的第一端耦接，第二端与第一电荷存储器12的第一端耦接。

第五开关电路S5的第一端与第二电荷存储器14的第二端耦接，第二端与电压采样保持电路15耦接。

电压采样保持电路15耦接在第五开关电路S5的第二端与第一电荷存储器12的第一端之间，电压采样保持电路15输入端连接第一电荷存储器12第一端，电压采样保持电路15输出端连接第五开关电路S5的第二端。电压采样保持电路15适于在第i周期采样第一电荷存储器12的第一端电压；在第i+1周期将第二电荷存储器14的第二端电压设置为第i周期第一电荷存储器12的第一端电压，并在第i+1周期内第四开关电路S4断开时保持第一电荷存储器12的第一端电压为第i周期第一电荷存储器12的第一端电压，i为正整数。

在具体实施中，第二开关电路S2、第三开关电路S3、第四开关电路S4以及第五开关电路S5均存在一一对应的控制端，且第二开关电路S2的控制端EN、第三开关电路S3的控制端EN、第四开关电路S4的控制端EN以及第五开关电路S5的控制端EN均输入预设时钟源输出的原始时钟信号CLK0。

第二开关电路S2、第三开关电路S3、第四开关电路S4以及第五开关电路S5均在原始时钟信号CLK0的控制下断开或闭合，具体而言：当第二开关电路S2与第三开关电路S3导通时，第四开关电路S4与第五开关电路S5断开；当第二开关电路S2与第三开关电路S3断开时，第四开关电路S4与第五开关电路S5导通。即，第二开关电路S2与第三开关电路S3同时导通或断开，第四开关电路S4与第五开关电路S5同时导通或断开，且在同一时刻第二开关电路S2、第三开关电路S3的状态与第四开关电路S4、第五开关电路S5的状态不相同。

在本发明一实施例中，第二开关电路S2、第三开关电路S3适于在时钟源输出的原始时钟信号CLK0为高电平时导通，在原始时钟信号CLK0的电平为低电平时断开；第四开关电路S4、第五开关电路S5适于在时钟源输出的原始时钟信号CLK0的电平为低电平时导通，在原始时钟信号CLK0的电平为高电平时断开。下面以表格形式对第二开关电路S2、第三开关电路S3与第四开关电路S4、第五开关电路S5的状态进行说明，参照表1。

表1

表1中，时钟源输出是指时钟源输出的原始时钟信号CLK0的电平，S2状态对应第二开关电路S2的状态、S3状态对应第三开关电路S3的状态、S4状态对应第四开关电路S4的状态、S5状态对应第五开关电路S5的状态。

在本发明另一实施例中，第四开关电路S4、第五开关电路S5适于在时钟源输出的原始时钟信号CLK0为高电平时导通，在原始时钟信号CLK0的电平为低电平时断开；第二开关电路S3、第三开关电路S3适于在时钟源输出的原始时钟信号CLK0的电平为低电平时导通，在原始时钟信号CLK0的电平为高电平时断开。下面以表格形式对第二开关电路S2、第三开关电路S3与第四开关电路S4、第五开关电路S5的状态进行说明，参照表2。

表2

时钟源输出	S2状态	S3状态	S4状态	S5状态
					高电平	断开	断开	导通	导通
低电平	导通	导通	断开	断开

表2中，时钟源输出是指时钟源输出的原始时钟信号CLK0的电平，S2状态对应第二开关电路S2的状态、S3状态对应第三开关电路S3的状态、S4状态对应第四开关电路S4的状态、S5状态对应第五开关电路S5的状态。

在本发明实施例中，第二电荷存储器14的第一端可以为第二电荷存储器14的上极板，相应地，第二电荷存储器14的第二端可以为第二电荷存储器14的下极板。第二电荷存储器14的第一端也可以为第二电荷存储器14的正极板，相应地，第二电荷存储器14的第二端可以为第二电荷存储器14的负极板。

下面对图2中提供的任意分频比时钟产生电路的工作原理进行说明。

在初始状态下，默认设定第一电荷存储器12以及第二电荷存储器14上的电荷均为0。此时，电压采样保持电路15的输出也为0。设定预设周期与原始时钟信号的周期相同。设定在第i个预设周期，第一电荷存储器12的第一端上的电压为V(i)。设定第二开关电路S2、第三开关电路S3适于在时钟源输出的原始时钟信号为高电平时导通，在原始时钟信号的电平为低电平时断开；第四开关电路S4、第五开关电路S5适于在时钟源输出的原始时钟信号的电平为低电平时导通，在原始时钟信号的电平为高电平时断开。

在第1个预设周期，原始时钟信号的电平为高电平时，第二开关电路S2和第三开关电路S3导通。第一电压源对第二电荷存储器14充电，第一电压源的输出电压为V0。电压采样保持电路15对第一电荷存储器12的第一端电压进行采样，得到的电压为0。

在第1个预设周期，原始时钟信号的电平从高电平跳变至低电平时，第二电荷存储器14的第一端电压为V0。当原始时钟信号的电平从高电平跳变至低电平时，第二开关电路S2和第三开关电路S3断开，第四开关电路S4和第五开关电路S5导通。当第四开关电路S4和第五开关电路S5导通时，第二电荷存储器14上的电荷经过第四开关电路S4向第一电荷存储器12转移。在第四开关电路S4断开之后、第二开关电路S2导通之前，第一电荷存储器12的第一端电压为V(1)，且V(1)＝(C₂/(C₁+C₂))×V0，其中，C₁为第一电荷存储器12的电容值，C₂为第二电荷存储器14的电容值。

此时，电压采样保持电路15采集到的第一电荷存储器12的第一端电压为V(1)。

在第2个预设周期，第二开关电路S2和第三开关电路S3先导通，此时，第四开关电路S4和第五开关电路S5均断开。第一电压源对第二电荷存储器14充电，在第四开关电路S4断开时，电压采样保持电路15保持第一电荷存储器12的上级板电压为V(1)。在第二开关电路S2断开之后、第四开关电路S4导通之前，第二电荷存储器14的第一端电压为V0。

随后，原始时钟信号的电平从高电平跳变至低电平，此时，第二开关电路S2和第三开关电路S3断开，第四开关电路S4和第五开关电路S5导通。当第五开关电路S5导通时，电压采样保持电路15将第二电荷存储器14的第二端的电压设置为V(1)。第二电荷存储器14上的电荷经过第四开关电路S4向第一电荷存储器12转移。在第四开关电路S4断开之后、第二开关电路S2导通之前，第一电荷存储器12的第一端电压为V(2)，且V(2)＝V(1)+(C₂/(C₁+C₂))×V0＝2×(C₂/(C₁+C₂))×V0。

以此类推，在第i个周期结束时，第一电荷存储器12的第一端电压为：V(i)＝i×(C₂/(C₁+C₂))×V0。

由上可见，第一电荷存储器12的第一端电压随着时间的推移单调线性增加。当第一电荷存储器12的第一端电压小于第二电压源的输出电压VR时，比较器13的输出信号的电平始终为高电平。

设定在第N个周期结束时，第一电荷存储器12的第一端电压达到了第二电压源的输出电压VR，此时，比较器13的输出信号的电平从高电平跳变至低电平。当比较器13的输出信号的电平为低电平时，第一开关电路S1导通，此时，第一电荷存储器12的第一端与第一电位之间形成通路，第一电荷存储器12放电，且在完成放电后，第一电荷存储器12的第一端电压为第一电位。

在第N+1个周期开始时，任意分频比时钟产生电路回到初始状态，之后，在第N+1个周期～第2N个周期，任意分频比时钟产生电路重复第1个周期～第N个周期的操作。即，比较器13的输出信号的电平的变化周期为N×T0，T0为原始时钟信号的周期。换句话说，比较器13的输出信号的电平的变化频率为原始时钟信号的1/N倍，也即本发明实施例中提供的任意分频比时钟产生电路完成对原始时钟信号的N分频。

设定时钟源输出的原始时钟信号的频率为f0，比较器13输出的时钟信号为fr，则f0＝N×fr。

由V(i)＝i×(C₂/(C₁+C₂))×V0可知，当i＝N时，V(N)＝VR，因此，V(N)＝N×(C₂/(C₁+C₂))×V0，进而得到N＝(VR/V0)×((C₁+C₂)/C₂)。

由此可见，通过设定第一电压源的输出电压V0、第二电压源的输出电压VR、第一电荷存储器12的电容值以及第二电荷存储器14的电容值，即可实现对原始时钟信号进行任意分频。

在具体实施中，可以设定第一电压源的输出电压与第二电压源的输出电压相等，也即V0＝VR。此时，N＝(C₁+C₂)/C₂。

设定时钟源输出的原始时钟信号的频率为32768Hz，为实现50Hz的输出，则第一电荷存储器12的电容值C₁与第二电荷存储器14的电容值C₂需满足如下关系：C₂/(C₁+C₂)＝50/32768，进而求得C₂/C₁＝25/16359。

因此，为实现50Hz时钟信号的输出，可以设定C2＝25fF，C1＝16.359pF即可。

从N＝(C₁+C₂)/C₂中可以得知，在获知目标分频比N之后，只需要设置相应的C₁与C₂即可。在现有的集成电路制造技术中，第一电荷存储器和第二电荷存储器的电容值可以做的很精准、很对称、很匹配，不随批次、温度、电压等环境变化而变化，因此，本发明实施例中提供的任意分频比时钟产生电路受环境因素的影响较小。

在具体实施中，与第一电荷存储器12相似，第二电荷存储器14也可以为可调电荷存储器。当第二电荷存储器14为可调电荷存储器时，控制器与第二电荷存储器14耦接。根据目标分频比，控制器可以分别调整第一电荷存储器12的电容值以及第二电荷存储器14的电容值，使得第一电荷存储器12的电容值与第二电荷存储器14的电容值的比值与目标分频比对应的目标比值。

在具体实施中，第二电荷存储器14的电容值与其对应的第一端电压成线性关系且正相关。换而言之，随着第二电荷存储器14的电容值增加，第二电荷存储器14的第一端电压单调线性增加。

在具体实施中，第二电荷存储器14可以为电容。当第二电荷存储器14为可调电荷存储器时，可调电荷存储器可以为可调电容。可以理解的是，第二电荷存储器14也可以为其他可以存储电荷的电子元件或电路，只要能够存储电荷并满足充放电需求即可。

在具体实施中，在任意分频比时钟产生电路中，还可以在比较器13的输出端设置M分频电路。通过M分频电路对比较器13的输出信号进行M此分频处理并输出。即，在对原始时钟信号进行N分频之后，可以对N分频之后得到的时钟信号进行M分频处理。

本发明上述实施例中所提供的任意分频比时钟产生电路中，比较器13输出的时钟信号的占空比不是50％。为实现50％占空比时钟信号的输出，在本发明实施例中，还可以在任意分频比时钟产生电路中设置50％占空比电路。50％占空比电路与比较器13的输出端耦接，将比较器13的输出信号转换成占空比为50％的时钟信号。

在具体实施中，50％占空比电路可以为D触发器。参照图3，给出了本发明实施例中的另一种任意分频比时钟产生电路的电路图。

在本发明实施例中，D触发器30的时钟信号输入端CP与比较器13的输出端耦接，D触发器30的信号输入端D与D触发器30的端耦接，D触发器30的输出端Q输出50％占空比信号。

在具体实施中，50％占空比电路也可以为T触发器。参照图4，给出了本发明实施例中的另一种任意分频比时钟产生电路的电路图。

在本发明实施例中，T触发器40的时钟信号输入端CP与比较器13的输出端耦接，T触发器40的信号输入端T置逻辑高电平，T触发器40的输出端输出50％占空比的信号。

在实际应用中，逻辑高电平可以以1表示，逻辑低电平可以以0表示。因此，T触发器40的信号输入端置1。

在具体实施中，50％占空比电路还可以为JK触发器。参照图5，给出了本发明实施例中的另一种任意分频比时钟产生电路的电路图。

在本发明实施例中，JK触发器50的时钟信号输入端CP与比较器13的输出端耦接，JK触发器50的J端与JK触发器的端耦接，JK触发器50的K端与反相器51的输入端耦接，反相器51的输出端与JK触发器50的端耦接，JK触发器50的输出端适于输出50％占空比的信号。

在具体实施中，还可以在比较器13的输出端设置延迟电路。延迟电路设置在比较器13的输出端与第一开关电路S1的控制端之间，在检测到比较器13的输出信号的电平为低电平时，延迟电路延迟预设时长后再将低电平信号输出至第一开关电路S1的控制端。

在具体实施中，还可以在比较器13的输出端设置低通滤波器，降低对比较器13响应速度的要求。

在具体实施中，可以根据实际的应用场景来设置预设时长。在本发明实施例中，预设时长不大于原始时钟信号的半周期。在本发明其他实施例中，可以设置预设时长为其他值。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种任意分频比时钟产生电路，其特征在于，包括：电压控制电路、第一电荷存储器、比较器以及第一开关电路，其中：

所述电压控制电路，设置在第一电压源与所述第一电荷存储器之间，适于以预设周期单调线性增加所述第一电荷存储器的第一端电压；所述预设周期根据预设时钟源输出的原始时钟信号的频率设定；

所述第一电荷存储器，第一端与所述比较器的第一输入端耦接，第二端的电位为第一电位；所述第一电荷存储器的电容值由目标分频比N预先设定；

所述比较器，第二输入端与第二电压源耦接，输出端与所述第一开关电路的控制端耦接，所述比较器的输出信号为所述第二电压源的输出电压与所述第一电荷存储器的第一端电压的比较结果；所述输出信号为对所述原始时钟信号进行N分频后的时钟信号；N为任意正有理数；

所述第一开关电路，第一端与所述第一电荷存储器的第一端耦接，控制端与所述比较器的输出端耦接，第二端的电位为所述第一电位，适于在所述比较结果为所述第一电荷存储器的第一端电压达到所述第二电压源的输出电压时导通，且所述第一电位对应的电压小于所述第二电压源的输出电压。

2.如权利要求1所述的任意分频比时钟产生电路，其特征在于，还包括：M分频电路，与所述比较器的输出端耦接，适于对所述比较器的输出信号进行M次分频并输出；M为任意正有理数。

3.如权利要求1所述的任意分频比时钟产生电路，其特征在于，还包括：延迟电路，耦接在所述比较器的输出端与所述第一开关电路的控制端之间，适于检测到所述比较结果为所述第一电荷存储器的第一端电压达到所述第二电压源的输出电压时，延迟预设时长后将所述比较结果对应的电平输出至所述第一开关电路的控制端；所述预设时长不大于所述原始时钟信号的半周期。

4.如权利要求1所述的任意分频比时钟产生电路，其特征在于，所述电压控制电路，包括：第二开关电路、第三开关电路、第四开关电路、第五开关电路、第二电荷存储器以及电压采样保持电路，其中：

所述第二开关电路，第一端与所述第一电压源耦接，第二端与所述第二电荷存储器的第一端耦接；

所述第三开关电路，第一端与所述第二电荷存储器的第二端耦接，第二端的电位为所述第一电位；

所述第四开关电路，第一端与所述第二电荷存储器的第一端耦接，第二端与所述第一电荷存储器的第一端耦接；

所述第五开关电路，第一端与所述第二电荷存储器的第二端耦接，第二端与所述电压采样保持电路耦接；

所述第二电荷存储器，第一端分别与所述第二开关电路的第二端、所述第四开关电路的第一端耦接，第二端分别与所述第三开关电路的第一端、所述第五开关电路的第一端耦接；

所述电压采样保持电路，耦接在所述第五开关电路的第二端与第一电荷存储器的第一端之间，适于在第i周期采样所述第一电荷存储器的第一端电压，并在第i+1周期将所述第二电荷存储器的第二端电压设置为第i周期所述第一电荷存储器的第一端电压，在第i+1周期内所述第四开关电路断开时保持所述第一电荷存储器的第一端电压为第i周期所述第一电荷存储器的第一端电压；i为正整数；

所述第二开关电路的控制端、所述第三开关电路的控制端、所述第四开关电路的控制端以及所述第五开关电路的控制端均输入所述时钟源输出的原始时钟信号；

所述第二开关电路、所述第三开关电路适于在所述原始时钟信号为高电平时导通，在低电平时断开；所述第四开关电路、所述第五开关电路适于在所述原始时钟信号为低电平时导通，在高电平时断开；

或，所述第四开关电路、所述第五开关电路适于在所述原始时钟信号为高电平时导通，在低电平时断开；所述第二开关电路、所述第三开关电路适于在所述原始时钟信号为低电平时导通，在高电平时断开。

5.如权利要求4所述的任意分频比时钟产生电路，其特征在于，所述第一电荷存储器与所述第二电荷存储器中的至少一个为可调电荷存储器；所述任意分频比时钟产生电路还包括：控制器；

当所述第一电荷存储器为可调电荷存储器时，所述控制器与所述第一电荷存储器耦接，适于根据所述目标分频比，调整所述第一电荷存储器的电容值，使得调整后的所述第一电荷存储器的电容值与所述目标分频比对应；

当所述第二电荷存储器为可调电荷存储器时，所述控制器与所述第二电荷存储器耦接，适于根据所述目标分频比，调整所述第二电荷存储器的电容值，使得调整后的所述第二电荷存储器的电容值与所述目标分频比对应。

6.如权利要求5所述的任意分频比时钟产生电路，其特征在于，所述第一电荷存储器为电容，所述第二电荷存储器为电容。

7.如权利要求1所述的任意分频比时钟产生电路，其特征在于，还包括：50％占空比电路，与所述比较器的输出端耦接，适于将所述比较器的输出信号转换成占空比为50％的时钟信号。

8.如权利要求7所述的任意分频比时钟产生电路，其特征在于，所述50％占空比电路为以下任一种：D触发器、T触发器或JK触发器。

9.如权利要求1-8任一项所述的任意分频比时钟产生电路，其特征在于，所述第一电压源与所述第二电压源为同一电压源。

10.如权利要求9所述的任意分频比时钟产生电路，其特征在于，所述第一电位为地电位。