JP2015216451A - 可変遅延回路 - Google Patents
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Abstract
【解決手段】可変遅延回路1は、発振周期が同一で位相が発振周期の1/n(ただしn≧2の自然数)ずつずらされたn相のクロック信号CLK1〜CLKnを生成する発振回路部10と、クロック信号CLK1〜CLKnを用いて入力信号INを遅延させることにより出力信号OUTを生成する遅延回路部20と、を有し、遅延回路部20は、遅延量設定信号DSETに基づき、クロック信号CLK1〜CLKnの位相差を最小の可変単位として遅延量を調整する。
【選択図】図1
Description
図1は、可変遅延回路1の全体構成を示すブロック図である。本構成例の可変遅延回路1は、発振回路部10と、遅延回路部20と、を有する。
図2は発振回路部10の一構成例を示す回路図である。本構成例の発振回路部10は、3段のインバータ段INV10〜INV30が環状に接続されて成るリングオシレータを含み、リングオシレータ各段の出力信号S10〜S30及びその反転出力信号S10B〜S30Bを6相のクロック信号CLK1〜CLK6として出力する。
図4は、遅延回路部20の一構成例を示すブロック図である。本構成例の遅延回路部20は、入力ラッチ部21と、入力位相検出部22と、除算部23と、主遅延部24と、副遅延部25と、選択制御部26と、信号選択部27と、論理積演算部28と、を含む。
図5は、入力ラッチ部21の一構成例を示すブロック図である。本構成例の入力ラッチ部21は、6つのDフリップフロップFF11〜FF16を含む。DフリップフロップFF11〜FF16のデータ端(D)は、いずれも、入力信号INの入力端に接続されている。DフリップフロップFF11〜FF16のクロック端は、それぞれ、クロック信号CLK1〜CLK6の入力端に接続されている。DフリップフロップFF11〜FF16の出力端(Q)は、それぞれ、入力ラッチ信号S11〜S16の出力端に接続されている。
図7は、入力位相検出部22の一構成例を示すブロック図である。本構成例の入力位相検出部22は、DフリップフロップFF20〜FF26と、論理積演算器AND21〜AND25と、否定論理和演算器NOR20と、セレクタSEL21〜SEL26を含む。
図9は、除算部23の一構成例を示すブロック図である。本構成例の除算部23は、19ビット[9:0]の遅延量設定信号DSETをクロック信号CLK1〜CLK6の相数6で除算することにより、8ビット[7:0]の商信号S31と、3ビット[2:0]の剰余信号S32を生成する。
図11は、主遅延動作の一例を示すタイミングチャートであり、上から順番に、クロック信号CLK1、入力信号IN、入力ラッチ信号S11、及び、主遅延信号S40(*)(ただし、*は0〜170(商信号S31が取り得る値))が描写されている。
図12は、副遅延部25の一構成例を示すブロック図である。本構成例の副遅延部25は、DフリップフロップFF31a〜FF36aと、DフリップフロップFF32b〜FF36bとを含む。
選択制御部26は、先にも述べたように、位相検出信号S20と剰余信号S32に応じて選択信号S60を生成する。その際、選択制御部26は、位相検出信号S20及び剰余信号S32の各信号値と、選択信号S60の内容(信号選択部27において副遅延信号S50(1)〜S50(11)のいずれを遅延信号S70として選択すべきかを指定するための指示内容)とを関連付けた信号選択テーブルを参照する。
図15は、可変遅延動作の一具体例(入力位相:case1、遅延量設定信号DSET=48d(遅延時間Td[目標]=500ns)、発振周期Tosc=62.5ns(発振周波数f=16MHz))を示すタイミングチャートであり、上から順に、クロック信号CLK1、入力信号IN、入力ラッチ信号S11、主遅延信号S40、副遅延信号S50(1)、及び、遅延信号S70(ハイレベルの立上がりタイミングについては出力信号OUTと同等)が描写されている。
図16は、電源装置Xの一構成例を示すブロック図である。本構成例の電源装置Xは、入力電圧Vinを降圧して出力電圧Voutを生成するスイッチング電源装置Xであり、スイッチ駆動回路X1と、上側スイッチSW1と、下側スイッチSW2と、インダクタL1と、キャパシタC1と、を有する。
上記では、立上りエッジのみを遅延させる可変遅延回路の回路構成を例示したが、上記の回路構成を一部変更することにより、立下りエッジの可変遅延回路や両エッジの可変遅延回路を実現することも可能である。
また、上記では、主遅延部24と副遅延部25とを分離した構成を例示したが、可変遅延量の設定範囲が狭い場合(例えば遅延量設定信号DSETが5ビット以下である場合)には、主遅延部24によるカウント動作を省略し、遅延量設定信号DSETから直接的に選択信号S60を生成する構成とすることも可能である。
また、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
10 発振回路部
20 遅延回路部
21 入力ラッチ部
22 入力位相検出部
23 除算部
24 主遅延部
25 副遅延部
26 選択制御部
27 信号選択部
28 論理積演算部
INV10〜INV30 インバータ段
INV1〜INV6 インバータ
P11、P21、P31 Pチャネル型MOS電界効果トランジスタ
N11、N21、N31 Nチャネル型MOS電界効果トランジスタ
I11、I12、I21、I22、I31、I32 電流源
C11、C21、C31 キャパシタ
FF11〜FF16 Dフリップフロップ
FF20〜FF26 Dフリップフロップ
FF31a〜FF36a Dフリップフロップ
FF32b〜FF36b Dフリップフロップ
AND21〜AND25 論理積演算器
NOR20 否定論理和演算器
SEL21〜SEL26 セレクタ
X 電源装置
X1 スイッチ駆動回路
X10 制御回路
X20 同時オフ時間調整回路
X21、X22 可変遅延回路
X23 インバータ
SW1 上側スイッチ
SW2 下側スイッチ
L1 インダクタ
C1 キャパシタ
Claims (10)
- 発振周期が同一で位相が前記発振周期の1/n(ただしn≧2の自然数)ずつずらされたn相のクロック信号を生成する発振回路部と、
前記クロック信号を用いて入力信号を遅延させることにより出力信号を生成する遅延回路部と、
を有し、
前記遅延回路部は、遅延量設定信号に基づき、前記クロック信号の位相差を最小の可変単位として遅延量を調整することを特徴とする可変遅延回路。 - 前記遅延回路部は、前記クロック信号の発振周期を可変単位として設定される主遅延量と前記クロック信号の位相差を可変単位として設定される副遅延量とを足し合わせて前記遅延量を生成することを特徴とする請求項1に記載の可変遅延回路。
- 前記遅延回路部は、前記遅延量設定信号を前記クロック信号の相数nで除算することにより商信号と剰余信号を生成する除算部を含み、前記商信号に応じて前記主遅延量を設定し、前記剰余信号に応じて前記副遅延量を設定することを特徴とする請求項2に記載の可変遅延回路。
- 前記遅延回路部は、
前記n相のクロック信号を用いて前記入力信号を各々ラッチすることによりn相の入力ラッチ信号を生成する入力ラッチ部と、
前記n相の入力ラッチ信号を監視して前記入力信号の位相に応じた位相検出信号を生成する入力位相検出部と、
をさらに含み、前記剰余信号と前記位相検出信号に応じて前記副遅延量を設定することを特徴とする請求項3に記載の可変遅延回路。 - 前記遅延回路部は、
前記商信号に応じたカウント値まで前記クロック信号のパルス数をカウントして前記入力ラッチ信号を遅延させることにより主遅延信号を生成する主遅延部と、
前記n相のクロック信号を用いて前記主遅延信号を各々ラッチすることにより複数相の副遅延信号を生成する副遅延部と、
前記剰余信号と前記位相検出信号に応じて選択信号を生成する選択制御部と、
前記選択信号に応じて前記複数相の副遅延信号のいずれか一つを遅延信号として出力する信号選択部と、
をさらに含み、前記遅延信号を、若しくは、前記入力信号と前記遅延信号との論理演算信号を、前記出力信号として出力することを特徴とする請求項4に記載の可変遅延回路。 - 前記発振回路部は、n/2段のインバータ段が環状に接続されて成るリングオシレータを含み、前記リングオシレータ各段の出力及び反転出力を前記n相のクロック信号として出力することを特徴とする請求項1〜請求項5のいずれか一項に記載の可変遅延回路。
- 前記インバータ段は、
キャパシタと、
前記キャパシタの充放電を行うスイッチと、
前記キャパシタの充放電電流を生成する電流源と、
を含むことを特徴とする請求項6に記載の可変遅延回路。 - 異なる2電位間に直列接続された上側スイッチと下側スイッチの同時オフ時間を調整する同時オフ時間調整回路を有し、
前記同時オフ時間調整回路は、入力信号に遅延を与えて上側スイッチ制御信号と下側スイッチ制御信号を生成する手段として、請求項1〜請求項7のいずれか一項に記載の可変遅延回路を含む、
ことを特徴とするスイッチ駆動回路。 - 請求項8に記載のスイッチ駆動回路を有することを特徴とするスイッチング電源装置。
- 請求項8に記載のスイッチ駆動回路を有することを特徴とするモータ駆動装置。
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