JPH07264023A

JPH07264023A - ディレー用デバイス及び遅延位相出力装置

Info

Publication number: JPH07264023A
Application number: JP6049285A
Authority: JP
Inventors: Susumu Chiaki; 進千秋
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-03-18
Filing date: 1994-03-18
Publication date: 1995-10-13
Anticipated expiration: 2018-12-10
Also published as: JP3477803B2

Abstract

(57)【要約】【目的】光磁気ディスク装置のデータ書き込みのた
め、「レーザ立ち上がり」、「レーザ立ち下がり」、及
び「磁界タイミング」用の３個の遅延位相を出力するに
最適なディレー用デバイスを提供する。【構成】このディレー用デバイスは、奇数個のインバ
ータ（Ｉｎｖ１〜Ｉｎｖ１５）をリング状に接続したリ
ングオシレータ（２２）と、各遅延素子の出力クロック
（ｄ０〜ｄ１５）を、入力される各選択信号（Ｓｅｌ〜
Ｓｅｌ″）に応じて取り出す３個のクロック選択回路
（２４〜２４″）とを備え、各クロック選択回路は、選
択信号の単調増加に対応して、先ず偶数番目の出力クロ
ック（ｄ２，…，ｄ１４）の順序、次に奇数番目の出力
クロック（ｄ１，…，ｄ１５）の順序で取り出し、こう
して３個の遅延位相を出力することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ディレー用デバイス
に関し、特に光磁気ディスク装置にデータを正確に記録
等するために使用する複数の遅延位相を生成するに最適
なディレー用デバイス及びその周辺回路を含めた遅延位
相出力装置に関する。

【０００２】（発明の背景）光磁気ディスク装置に高密
度にデータを記録する方法として、レーザパルス発光磁
界変調による方法が知られている。これはディスクに対
して記録する方向に外部磁界をかけ、これにレーザ光を
当てて熱を加えると保磁力が低下し、キューリ点温度Ｔ
ｃではゼロとなる性質を利用している。即ち、半導体レ
ーザ等の光学ヘッドにより光磁気ディスクの記録する箇
所をＴｃ点以上に温度を上げ、外部磁界をかけたまま温
度を下げ、こうして外部磁界の方向に磁化を向けてい
る。

【０００３】サンプルサーボ方式など外部クロックであ
るデータクロックを用いてデータを記録する際、ディス
クフォーマット上の正確な位置に記録するために、デー
タクロックに正確な遅延位相を与えてレーザパルスの発
光・消光位置を正確に設定し、また磁界変調データもレ
ーザ発光のタイミングに合わせて別途位相設定を行う必
要がある。

【０００４】各々の位相の設定の際には、ディスクの熱
応答による記録ピットの補正、レーザ駆動回路の遅延等
の回路特性の補正、使用時のディスク温度など環境要因
の変化に対する補正などのために、任意に設定が可能な
ディレー用デバイスが求められている。このようなデー
タクロックに対して与える遅延位相は、必要とする補正
量が大きい場合を考慮すると、最大限データクロック１
周期分までの範囲をカバーする必要もある。

【０００５】また、データ記録位置の設定のための「レ
ーザ立ち下がり」、レーザパルス幅設定のための「レー
ザ立ち上がり」、及び「レーザ立ち下がり」時点で飽和
磁界が必要なための「磁界タイミング」の少なくとも３
位相を必要とし、こうしてディスク上の記録ピットの正
確な位置が定まる。

【０００６】

【従来の技術】

（従来の回路例（１））従来、図１に示すような複数個
の遅延素子ＤＬ１，ＤＬ２，ＤＬ３，…，ＤＬ１５を直
列に接続し、データクロックＤｃｋを初段遅延素子ＤＬ
１に入力し、各々の遅延素子から出力される順次遅延さ
れたデータクロックｄ０，ｄ１，ｄ２，…，ｄ１４，ｄ
１５を、選択回路（１６者択一）２によって選択信号Ｓ
ｅｌに応じ任意に選択することにより、所望の遅延位相
データクロックＤｄｃｋを得るディレーライン４が知ら
れている。

【０００７】図１に示す従来の回路例（１）では、後述
するような温度等の環境要因による各遅延素子の遅延量
変化の累積が問題になる。

【０００８】（従来の回路例（２））次に、現時点では
未だ出願公開されてないが、本願発明者は従来の回路例
（１）の有する温度等による各遅延素子の遅延量変化の
累積の問題を解決したディレーラインを発明し、特願平
５ー３３７，６７９号（平成５年１２月２８日）として
出願した。

【０００９】図２に示すように、この従来の回路例
（２）は内部にＰＬＬをもつディレーライン６であっ
て、入力電圧に応じて遅延量が制御される複数個の遅延
素子ＤＬ１〜Ｄ１６と、ＰＬＬを利用した位相を合わせ
手段８と、データクロックＤｃｋを初段遅延素子ＤＬ１
に入力し各々の遅延素子から出力される順次遅延された
データクロックｄ０，ｄ１，ｄ２，…，ｄ１４，ｄ１５
を、選択信号Ｓｅｌに応じて任意に選択する選択回路１
０とを備える。ここで、位相合わせ手段８は、位相比較
器（ＰＣ）１２、ループフィルタ（ＬＰＦ）１４及び電
圧制御部（ＶＣ）１６を有している。

【００１０】このディレーライン６の構成によれば、位
相合わせ手段８を有しているので、初段入力クロックｄ
０と最終段出力クロックｄ１６の位相が常時一致するよ
うに制御され、遅延素子ＤＬの温度等による遅延量変化
の累積の問題が解決される。

【００１１】（従来の回路例（３））上述した従来の回
路例（２）は、このデレーライン６が使用される光磁気
ディスク装置全体を考慮すると（図５参照）、その詳細
を図４Ａに示すように、このディレーライン６の前段に
はＰＬＬ回路１８が有り、ＰＬＬ回路１８と、（内部に
位相合わせ手段８をもった）ディレーライン６（図２）
とは実質的に同じような回路ブロックが存在し冗長にな
る。

【００１２】そこで、これも現時点では未だ出願公開さ
れてないが、本願発明者は従来の回路例（２）の有する
前段のＰＬＬ回路１８とディレーライン６との回路の冗
長性を解消した電圧制御発振器２０を発明し、特願平５
ー３３７，３４５号（平成５年１２月２８日）として出
願した。

【００１３】図３に示すように、この従来の回路例
（３）は内部にリングオシレータ２２を有する電圧制御
発振器２０であって、入力電圧に応じて遅延量が制御さ
れ、最終段の１５番目インバータＩｎｖ１５の出力ｄ１
５を初段インバータＩｎｖ１の入力ｄ０としている奇数
個のインバータＩｎｖ１〜Ｉｎｖ１５がリング状に接続
されるリングオシレータ２２と、各インバータＩｎｖか
ら出力されるデータクロックｄ１〜ｄ１５（＝ｄ０）
を、選択信号Ｓｅｌに応じて任意に選択する選択回路２
４とを備える。

【００１４】この選択回路２４は、従来の回路例（１）
及び（２）と異なりクロックの選択方法に特徴がある。
即ち、選択信号Ｓｅｌの単調増加に対応して、最初に偶
数番目のインバータの出力端子に現れるデータクロック
ｄ２，ｄ４，…，ｄ１４の順序、次に奇数番目のインバ
ータの出力端子に現れるデータクロックｄ１，ｄ３，
…，ｄ１３の順序で取り出している。

【００１５】この従来の回路例（３）によれば、この電
圧制御発振器２０の周辺回路は図４Ｂに示すようにな
り、図４Ａの従来の回路例（２）を使用した場合の周辺
回路と比較すると、図４ＢのＰＬＬ回路３４の中の電圧
制御発振器２０が、図４Ａの電圧制御発振器（Ｏｓｃ）
３０とディレーライン（ＤＬ）６とを兼ね備え、ＰＬＬ
回路１８とディレーライン６とを統合した構成となり、
回路の冗長性を回避している。

【００１６】

【発明が解決しようとする課題】従来の回路例（１）
（図１）は、遅延素子の環境要因（例えば、温度）によ
る性能変化を補償することは困難なため、遅延位相のデ
ータクロックＤｄｃｋの位相が設定値からズレてしま
う。例えば、使用時の温度変化範囲に対して、各遅延素
子ＤＬの遅延量特性の変化が± ｄ［ｎｓｅｃ］ある場
合、遅延素子ＤＬを（ｎ−１）段通ったデータクロック
ｄｎ−１は、設定値に対し最大で±（ｎ−１）ｄ［ｎｓ
ｅｃ］のズレが生じるという問題点がある。

【００１７】従来の回路例（２）は、この遅延量変化の
累積の問題点は解決している。しかし、この従来の回路
例（２）（図２）は、上述したように、ＰＬＬ回路の冗
長性の問題点がある。

【００１８】更にこの従来の回路例（２）は、遅延位相
のデータクロックＤｄｃｋは単一であるのに対し、上述
のように光磁気ディスク装置はデータ記録の際に、「レ
ーザ立ち上がり」、「レーザ立ち下がり」、及び「磁界
タイミング」という少なくても３個の遅延位相（位相変
数）を必要としているため、例え遅延素子列に入力する
データクロックＤｃｋ（基準クロック）をどれかに合わ
せたとしても、少なくても残り２つの遅延位相のデータ
クロックＤｄｃｋが必要となる。

【００１９】このために今までは、図２に示すディレー
ライン６を必要な遅延位相の個数だけ別個に、例えばこ
の場合には「レーザ立ち上がり」，「レーザ立ち下が
り」及び「磁界タイミング」用の３個用意しなければな
らないという問題点を有していた。

【００２０】次に、従来の回路例（３）（図３）は、上
述したように、ＰＬＬ回路の冗長性の問題点は解決して
いる。しかし、この従来の回路例（３）にも、例えば
「レーザ立ち上がり」、「レーザ立ち下がり」、及び
「磁界タイミング」という少なくても３個の遅延位相
（位相変数）を必要とする場合に、図３に示す電圧制御
発振器２０を別個に３個用意しなければならないという
問題点を有していた。

【００２１】そこでこの発明は、従来の回路例（２）及
び（３）を更に改良したものであり、これら従来の回路
例に伴う、遅延位相の個数だけ別個にディレーライン６
または電圧制御発振器２０を用意しなければならない問
題点を解決することを目的とする。

【００２２】

【課題を解決するための手段】この発明に係るディレー
用デバイスは、例えば図７に示すように、直列に接続さ
れた複数段の遅延量可変な遅延素子（ＤＬ１〜ＤＬ１
６）と、該遅延量を制御して、該遅延素子の初段入力ク
ロック（Ｄｃｋ＝ｄ０）と最終段出力クロック（ｄ１
６）との位相を合わせる位相合わせ手段（８）と、任意
の段の遅延素子の出力クロック（ｄ）を、入力される各
選択信号（Ｓｅｌ〜Ｓｅｌ″）に対応して選択的に取り
出す複数個のクロック選択手段（１０〜１０″）とを備
え、複数の遅延位相（Ｄｄｃｋ〜Ｄｄｃｋ″）を出力可
能となる。

【００２３】更に、このディレーデバイス（５４）は、
各々の遅延素子（ＤＬ）が、等しい特性をもつ偶数個の
インバータ（Ｉｎｖ１，Ｉｎｖ２）を有している。

【００２４】この発明に係る遅延位相出力装置は、例え
ば図８に示すように、選択信号設定回路（５２）、ディ
レー用デバイス（５４）及びレーザ駆動パルス形成回路
（５６）を備えて、選択信号設定回路（５２）は、各選
択信号（Ｓｅｌ〜Ｓｅｌ″）を一時的に設定しディレー
用デバイス（５４）に出力する複数個のレジスタ（７２
〜７２″）を有し、ディレー用デバイス（５４）は、直
列に接続された複数段の遅延量可変な遅延素子と、該遅
延量を制御して該遅延素子の初段入力クロックと最終段
出力クロックとの位相を合わせる位相合わせ手段と、任
意の段の遅延素子の出力クロックを各選択信号（Ｓｅｌ
〜Ｓｅｌ″）に対応して選択的に取り出す複数個のクロ
ック選択手段とを有して、複数の遅延位相（Ｄｄｃｋ〜
Ｄｄｃｋ″）を出力可能であり、レーザ駆動パルス形成
回路（５６）は、「レーザ立ち上がり」を決定する遅延
位相のクロック（Ｄｄｃｋ）及び「レーザ立ち下がり」
を決定する遅延位相のクロック（Ｄｄｃｋ′）を受けて
レーザ駆動信号ＬＤＰを形成する。

【００２５】この発明に係る別のディレー用デバイス
は、例えば図１０〜図１１に示すように、入力電圧に応
じて遅延量が制御され、反転機能を有する奇数個の遅延
素子（Ｉｎｖ１〜Ｉｎｖ１５）がリング状に接続される
リングオシレータ（２２）と、各遅延素子（Ｉｎｖ１〜
Ｉｎｖ１５）の出力端子に現れるクロック（ｄ１〜ｄ１
５）を、入力される各選択信号（Ｓｅｌ〜Ｓｅｌ″）に
応じて選択的に取り出す複数個のクロック選択回路（２
４〜２４″）とを備え、各々のクロック選択回路（２４
〜２４″）は、選択信号（Ｓｅｌ〜Ｓｅｌ″）の単調増
加に対応して、先ず偶数番目の遅延素子の出力端子に現
れるクロック（ｄ２，ｄ４，…，ｄ１４）の順序、次に
奇数番目の遅延素子の出力端子に現れるクロック（ｄ
１，ｄ３，…，ｄ１５）の順序で取り出し、こうして複
数個のクロック選択回路（２４〜２４″）によって、複
数の遅延位相（Ｄｄｃｋ〜Ｄｄｃｋ″）を出力すること
ができる。

【００２６】更に、このディレー用デバイスは、遅延素
子がインバータ（Ｉｎｖ）から構成される。

【００２７】この発明に係る別の遅延位相出力装置（６
８）は、例えば図１２に示すように、選択信号設定回路
（５２）、ディレー用デバイス（７０）及びレーザ駆動
パルス形成回路（５４）を備え、選択信号設定回路（５
２）は、各選択信号（Ｓｅｌ〜Ｓｅｌ″）を一時的に設
定しディレー用デバイス（７０）に出力する複数個のレ
ジスタ（７２〜７２″）を有し、ディレー用デバイス
（７０）は、入力電圧に応じて遅延量が制御され、反転
機能を有する奇数個の遅延素子がリング状に接続される
リングオシレータと、各遅延素子の出力端子に現れるク
ロックを、入力される各選択信号（Ｓｅｌ〜Ｓｅｌ″）
に応じて選択的に取り出す複数個のクロック選択回路と
を有し、クロック選択回路の各々は、該クロック選択回
路に供給される選択信号の単調増加に対応して、先ず偶
数番目の遅延素子の出力端子に現れるクロックの順序、
次に奇数番目の遅延素子の出力端子に現れるクロックの
順序で取り出し、こうして複数個のクロック選択回路に
よって複数の遅延位相（Ｄｄｃｋ〜Ｄｄｃｋ″）を出力
可能であり、レーザ駆動パルス形成回路（５４）は、
「レーザ立ち上がり」を決定する遅延位相のクロック
（Ｄｄｃｋ）及び「レーザ立ち下がり」を決定する遅延
位相のクロック（Ｄｄｃｋ′）を受けてレーザ駆動信号
を形成する。

【００２８】

【作用】この発明に係るディレー用デバイスは、遅延素
子列の初段入力クロックと最終段出力クロックの位相を
位相合わせ手段により合わせて、遅延量の変化を防止
し、遅延素子の各段の出力クロックを選択信号に応じて
選択する選択回路が複数個備えられているので、複数の
遅延位相が得られる。この発明に係る遅延位相出力装置
は、このディレー用デバイスを利用し、その全段に選択
信号を設定する回路、後段にレーザ駆動パルス形成回路
を備え、上述の複数の遅延位相から、例えば光磁気ディ
スク装置に必要な「レーザ立ち上がり」、「レーザ立ち
下がり」、磁界印加等に用いるの複数の遅延位相が得ら
れる。

【００２９】

【実施例】以下に、図面を参照してこの発明に係る複数
の遅延位相（位相変数）を出力可能なディレー用デバイ
ス及び周辺回路を含めた遅延位相出力装置の実施例につ
いて詳細に説明する。

【００３０】（光磁気ディスク装置の回路構成）図５を
用いて、この発明に係るディレー用デバイス（請求項
１）及び遅延位相出力装置（請求項３）が使用される光
磁気ディスク装置３６の関連部分について簡単に説明す
る。

【００３１】符号３８は光磁気ディスクであり、スピン
ドルモータ４０によって、例えば角速度一定（ＣＡＶ）
で回転駆動されている。光磁気ディスク３８のサーボ方
式としては、周知のサンプルサーボ方式が採用されてい
る。

【００３２】光磁気ディスク３８のサーボバイトにプリ
フォーマットされているクロックピットから光学ヘッド
（Ｈ）４２によって再生される信号Ｐｐｒｆは、ＲＦア
ンプ４４及び再生信号処理回路４６を介して、ＰＬＬ回
路１８に供給される。ＰＬＬ回路１８は、クロックピッ
トの再生信号に同期したデータクロックＤｃｋをこの発
明に係る遅延位相出力装置５０に出力する。

【００３３】この遅延位相出力装置５０には、これもま
たこの発明に係る複数の遅延位相を出力可能なディレー
用デバイス５４を内蔵する。このディレー用デバイス５
４では、データ記録の際に必要な、「レーザ立ち上が
り」、「レーザ立ち下がり」、及び「磁界タイミング」
という３つの遅延位相を発生する。この内「磁界タイミ
ング」遅延位相から形成された磁気ヘッド駆動パルスＭ
ＨＤＰがプリエンコーダ５８に供給され、「レーザ立ち
上がり」遅延位相と「レーザ立ち下がり」遅延位相はＬ
ＤＰ形成回路５６に供給されここで形成されたレーザ駆
動パルスＬＤＰがレーザ駆動回路６０に供給される。

【００３４】一方、ホストコンピュータ（図示せず。）
からの記録データ（ＮＲＺデータ）Ｄｉｎが、プリエン
コーダ５８に供給されている。

【００３５】こうして、遅延位相出力装置５０のディレ
ー用デバイス５４よりプリエンコーダ５８に供給される
所定の遅延された磁気ヘッド駆動パルスＭＨＤＰに同期
して、記録データＤｉｎがＮＲＺＩ系列のデータに変調
され、磁気ヘッド駆動回路６２に供給される。そして、
外部磁界発生用の磁気ヘッド（ＭＨ）６４によりこの変
調データに対応した磁界が磁気ヘッド駆動パルスＭＨＤ
Ｐに同期して発生され、光磁気ディスク３８の記録すべ
きピット上に飽和磁界として印加される。

【００３６】この磁界印加の間に、遅延位相出力装置５
０のレーザ駆動パルス形成回路５６からレーザ駆動回路
６０に対して、所定の遅延を有し且つレーザパルス幅が
設定されたレーザ駆動パルスＬＤＰが供給される。この
レーザ駆動パルスＬＤＰに同期して、光学ヘッド（Ｈ）
４２は光磁気ディスク３８に対してレーザビームの照射
を、「レーザ立ち下がり」時点で飽和磁界が印加されて
いるタイミングで間欠的に行う。

【００３７】このように、磁気ヘッド６４による変調デ
ータ磁界の印加と光学ヘッド４２によるレーザビーム照
射の共働により、記録すべきピット上にこの変調データ
が正確に記録される。

【００３８】この結果、連続的なレーザビーム照射の場
合に比較して、記録ピットはきれいである。なぜなら磁
界データの過渡状態（不安定、グレーな状態）において
は光磁気記録（熱記録）が行われないからである。

【００３９】光磁気ディスク装置３６のその他の部分
は、この発明に係る複数の遅延位相を出力可能なディレ
ー用デバイス５４及び遅延位相出力装置５０の理解には
不要なため省略する。この発明は、上述のような光ディ
スク装置３６に最適な複数の遅延位相を出力可能なディ
レー用デバイス５４（請求項１）及びその周辺回路を含
んだ遅延位相出力装置５０（請求項３）を提供する。

【００４０】この代わりに、別の態様の光磁気ディスク
装置に用いられるディレー用デバイス及び遅延位相出力
装置がある。この別の態様のディレー用デバイス（請求
項４）は図６に示すような光磁気ディスク装置６６に使
用できる。光磁気ディスク装置６６は、図５の光磁気デ
ィスク装置３６と比較すると、（従来の回路例（２）と
（３）の関係と同様に、）図５のＰＬＬ回路１８及び遅
延位相出力装置５０を兼ね備えた、電圧制御発振器（Ｖ
ＣＯ）を用いたディレー用デバイス７０を有する遅延位
相出力装置６８が設けられている。

【００４１】この遅延位相出力装置６８では、電圧制御
発振器（ＶＣＯ）を用いたディレー用デバイス７０は、
図５の遅延位相出力装置５０のディレー用デバイス５４
と同様に、データ記録の際に必要な「レーザ立ち上が
り」、「レーザ立ち下がり」、及び「磁界タイミング」
という３つの遅延位相を発生する。図５の光磁気ディス
ク装置３６と同様に、この内「磁界タイミング」遅延位
相から形成された磁気ヘッド駆動パルスＭＨＤＰがプリ
エンコーダ５８に供給され、「レーザ立ち上がり」遅延
位相と「レーザ立ち下がり」遅延位相はＬＤＰ形成回路
５６に供給されレーザ駆動パルスＬＤＰを形成しレーザ
駆動回路６０に供給される。

【００４２】その他の部分は、図５の光磁気ディスク装
置３６と同様であるため、説明を省略する。

【００４３】従ってこの発明は、上述のような光ディス
ク装置６６に最適な複数の遅延位相を出力可能なＶＣＯ
を用いたディレー用デバイス７０（請求項４）及びその
周辺回路を含んだ遅延位相出力装置６８（請求項６）を
も提供するものである。

【００４４】［この発明に係るディレー用デバイス］図
７は、この発明に係るディレー用デバイス５４の実施例
の回路構成を示す図であり、図５の光磁気ディスク装置
３６からみると符号５４のブロックに対応している。ま
た従来の回路例（２）（図２）を改良した技術であり、
選択回路１０を複数個設けた点に特徴がある。

【００４５】このディレー用デバイス５４は、破線枠で
示す複数個（段数）の遅延素子ＤＬ１，ＤＬ２，ＤＬ
３，…，ＤＬ１５，ＤＬ１６と、位相合わせ手段８とし
ての位相比較器（ＰＣ）１２、ループフィルタ（ＬＰ
Ｆ）１４及び電圧制御部（ＶＣ）１６と、例えば３個の
選択回路（１６者択１）１０，１０′，１０″とを備え
ている。選択回路の個数は、使用する装置が必要とする
遅延位相の数に同じであり、この光磁気ディスク装置３
６の場合は「レーザ立ち上がり」、「レーザ立ち下が
り」、「磁界タイミング」の３つである。

【００４６】（遅延素子）このディレー用デバイス５４
は、これを利用する装置、例えば光磁気ディスク装置６
２が必要とする遅延位相の分解能ｔ／ｎ（但し、ｔは入
力する基準データクロックの周期）に基づきその個数
（段数）が決定されたｎ個の破線枠で表わす遅延素子
（ＤＬ）を図中左から右に順番にＤＬ１，ＤＬ２，ＤＬ
３，…，ＤＬｎと直列に接続した遅延素子列である。

【００４７】例えば、図７では、光磁気ディスク装置の
要求性能から、例えばデータクロック１周期ｔの１６分
の１の位相分解能ｔ／１６が必要とされ、遅延素子をＤ
Ｌ１〜ＤＬ１６として１６個設けられている。

【００４８】この各遅延素子ＤＬは、電圧制御部１６か
らの電源電圧により遅延量が可変であるため、前段のＰ
ＬＬ回路１８（図５）からの基準データクロックＤｃｋ
が、各遅延素子ＤＬ１〜ＤＬ１６の各段においてその１
周期ｔの１／１６ずつ順次遅延され、データクロックｄ
１〜ｄ１６（＝ｄ０）として出力される。

【００４９】具体的には図７に示すように、１個の遅延
素子（例えば、ＤＬ２）は、偶数個（例えば、２個）の
等しい特性をもつインバータ（例えば、Ｉｎｖ２１とＩ
ｎｖ２２）からなっている。これらインバータＩｎｖ
は、与えられる電源電圧によって遅延時間特性が略直線
的に変化する電子部品であり、例えばＭＯＳ型ＩＣから
なるのが望ましい。この遅延素子列の初段遅延素子ＤＬ
１に対し、基準データクロックＤｃｋが入力される。

【００５０】この発明の特徴の１つに、各段の遅延素子
ＤＬの出力が、同じ特性をもつインバータ（例えば、Ｉ
ｎｖ２１とＩｎｖ２２の組合わせ）からの出力であり、
回路構成上の差異がなく遅延位相分解能ｔ／ｎが均一に
なることが挙げられる。また各段の遅延素子ＤＬの出力
が、順次遅延された同じデューティ比（Ｈ／ｔ、即ち、
論理ハイレベル「１」と１周期の比）のパルスとして把
握できるので、例えば１つおきの出力に反転素子を挿入
する等の余分な信号処理が不要である。

【００５１】（位相合わせ手段）図７に示すように、こ
の発明に係るディレー用デバイス５４は、図１の従来の
回路例（１）のディレーライン４と異なり、遅延素子Ｄ
Ｌの列を電圧制御発振器（ＶＣＯ）とした場合のＰＬＬ
（フェーズロックループ）の思想を利用した位相合わせ
手段８を有している。

【００５２】位相比較器（ＰＣ）１２に対し、初段入力
のデータクロックｄ０（＝Ｄｃｋ）と最終段出力のデー
タクロックｄ１６を入力し、位相比較器１２はこれらク
ロックの位相の比較を行い、その誤差に比例した位相誤
差信号Ｅｒｒｏｒをループフィルタ（ＬＰＦ）２４に供
給する。ループフィルタ１４は、主に低域フィルタから
なり位相誤差Ｅｒｒｏｒを直流電圧化処理して電圧制御
部（ＶＣ）１６に供給する。

【００５３】電圧制御部１６は主に遅延素子ＤＬ（イン
バータＩｎｖの組合わせ）に適合するよう処理し、この
位相誤差Ｅｒｒｏｒを減少しゼロにするように遅延素子
ＤＬに対する出力電圧を制御して、これを遅延時間制御
用の電源電圧として各々のインバータＩｎｖに対して供
給する。こうして各インバータＩｎｖの遅延時間は制御
され、初段入力クロックｄ０と最終段出力クロックｄ１
６は常時一致する。この結果、従来の回路例（１）のよ
うに位相合わせ手段を設けて無い場合に、例えば温度の
ような環境要因による性能変化のための遅延量の変化の
累積が発生するのを回避できる。

【００５４】（クロック選択手段）図２で説明した従来
の回路例（２）に比較して、この発明の特徴はクロック
手段にある。即ち、３種類の所定の遅延した出力データ
クロックＤｄｃｋ，Ｄｄｃｋ′，Ｄｄｃｋ″を得るため
に、３個の選択回路１０，１０′，１０″が遅延素子列
に対して並列的な形式で設けられている。例えば、「レ
ーザ立ち上がり」のため選択回路１０、「レーザ立ち下
がり」のため選択回路１０′、「磁界タイミング」のた
め選択回路１０″である。

【００５５】これら選択回路１０〜１０″は実質的に同
じであり、同じマルチプレクサ作用を奏しているで、そ
の内の１つの選択回路１０を中心に説明する。この「レ
ーザ立ち上がり」用の選択回路１０に対して、初段遅延
素子ＤＬ１の入力端の前の分岐点ｎ０からデータ入力ク
ロックｄ０（＝入力データクロックＤｃｋ）が、第１段
遅延素子ＤＬ１と第２段遅延素子ＤＬ２の間の分岐点ｎ
１からデータクロックｄ１が、第２段遅延素子ＤＬ２と
第３段遅延素子ＤＬ３の間の分岐点ｎ２からデータクロ
ックｄ２が、それぞれ入力する。順次同様な回路構成を
繰り返すことにより、第１５段遅延素子ＤＬ１５と最終
の第１６段遅延素子ＤＬ１６の間の分岐点ｎ１５からデ
ータクロックｄ１５が入力する。なお、選択回路１０′
及び１０″に対しても同様に、ｄ０〜ｄ１５が入力して
いる。

【００５６】この選択回路１０は、４ビットからなるデ
ータクロック選択信号Ｓｅｌによって、複数個の遅延さ
れたデータクロックｄ０〜ｄ１５の中より特定の１つの
クロックを選び出すマルチプレクサ機能を有する。選択
信号Ｓｅｌは、光磁気ディスク３８（図５）の内周付近
にある試し書き領域に対する試し書きの結果に応じて、
そのディスク３８に適合した「レーザ立ち上がり」の選
択信号Ｓｅｌが供給される。選択信号Ｓｅｌによって、
複数個の遅延されたデータクロックｄ０〜ｄ１５の中よ
り特定の１つを選び出し、「レーザ立ち上がり」を定め
る所定の遅延されたデータクロックＤｄｃｋとして出力
する。

【００５７】なお選択回路１０′は、「レーザ立ち下が
り」を決定するため選択信号Ｓｅｌ′が入力し、所定の
遅延したデータクロックＤｄｃｋ′が出力する点を除け
ば、選択回路１０と同様である。

【００５８】また選択回路１０″は、「磁界タイミン
グ」を決定するため選択信号Ｓｅｌ″が入力し、所定の
遅延したデータクロックＤｄｃｋ″が出力する点を除け
ば、選択回路１０と同様である。

【００５９】以上が、図５に示すディレー用デバイス５
４の内容である。次に、このディレー用デバイス５４の
応用例として、周辺回路であるＳＥＬ設定回路５２及び
ＬＤＰ形成回路５６を含んだ遅延位相出力装置５０につ
いて説明する。

【００６０】［この発明に係る遅延位相出力装置］この
発明に係る遅延位相出力装置５０は、上述のディレー用
デバイス５４を用いた応用例である。図８に示すよう
に、遅延位相出力装置５０は、上述のディレー用デバイ
ス５４と、その前段にある３個のレジスタ７２，７
２′，７２″からなるＳＥＬ設定回路５２と、後段にあ
る２個のＦＦ７４，７６、例えばＤ−ＦＦを有するＬＤ
Ｐ形成回路５６とからなっている。２個のＦＦ７４，７
６のデータ入力端子Ｄは論理ハイレベル「１」にクラン
プされている。

【００６１】図７で説明したように、ディレー用デバイ
ス５４に対して、前段のＰＬＬ回路１８から基準データ
クロックＤｃｋと、選択信号Ｓｅｌ〜Ｓｅｌ″とが入力
する。これら選択信号Ｓｅｌ〜Ｓｅｌ″は、図５で記録
データＤｉｎが蓄積されていると説明したホストコンピ
ュータ（図示せず。）または専用のＤＳＰ（ディジタル
・シグナル・プロセッサ（図示せず。））からＣＰＵバ
ス７８などを通して、ＳＥＬ設定回路５２のレジスタ７
２〜７２″に夫々設定され、ディレー用デバイス５４に
夫々入力される。選択信号Ｓｅｌ〜Ｓｅｌ″がディレー
用デバイス４０に出力される毎に、各レジスタ７２〜７
２″のリセット端子Ｒにリセット信号が供給されその内
容がリセットされる。

【００６２】ディレー用デバイス５４では、上述のよう
に基準データクロックＤｃｋからその中の遅延素子ＤＬ
により１周期の１／１６ずつ順次遅延した１６種の遅延
したデータクロックｄが生成されている。これに対し、
レジスタからの「レーザ立ち上がり」用の選択信号Ｓｅ
ｌに対応して所定の遅延したデータクロックｄが選択さ
れ、ＦＦ７６のクロック入力端子Ｃｐに「レーザ立ち上
がり」の遅延位相Ｄｄｃｋとして供給さる。

【００６３】同様に、レジスタ７２′からの「レーザ立
ち下がり」用の選択信号Ｓｅｌ′に対応して遅延したデ
ータクロックＤｄｃｋ′が選択され、ＦＦ７４のクロッ
ク入力端子Ｃｐに「レーザ立ち下がり」の遅延位相Ｄｄ
ｃｋ′として供給さる。

【００６４】更に同様に、レジスタ７２″からの「磁界
タイミング」用の選択信号Ｓｅｌ″に対応して所定の遅
延したデータクロックＤｄｃｋ″が選択され、これは直
接に図５のプリエンコーダ４６に「磁界タイミング」の
磁気ヘッド駆動パルスＭＨＤＰ（＝遅延位相Ｄｄｃ
ｋ″）として供給される。

【００６５】「レーザ立ち上がり」の遅延位相Ｄｄｃｋ
と「レーザ立ち下がり」の遅延位相Ｄｄｃｋ′を受けた
ＬＤＰ形成回路５６は、次のように作用する。先ず下段
のＦＦ７６の出力Ｑが論理ローレベル「０」とすると、
これが上段のＦＦ７４のリセット端子／Ｒに供給され上
段のＦＦ７４はリセット状態にある。上段の／Ｑ（Ｑの
反転出力）は論理ハイレベル「１」で、これが下段のＦ
Ｆ７６のリセット端子／Ｒに供給されて下段のＦＦ７６
はリセット状態にない。この状態で、下段のＦＦ７６の
クロック端子Ｃｐに「レーザ立ち上がり」用の遅延信号
Ｄｄｃｋが供給されるとＱ端子からの出力が論理ハイレ
ベル「１」になりレーザ駆動パルスＬＤＰが立ち上が
る。

【００６６】このタイミングで上段のＦＦ７４のリセッ
ト端子／Ｒに論理ハイレベル「１」が供給され上段のＦ
Ｆ７４はリセットが解除され、「レーザ立ち下がり」信
号用データクロックＤｄｃｋ′待ちの状態になる。「レ
ーザ立ち下がり」信号用データクロックＤｄｃｋ′が上
段のＦＦ７４のクロック端子Ｃｐに入ると出力／Ｑは論
理ローレベル「０」になり、下段のＦＦ７６のリセット
端子／Ｒに供給され下段のＦＦがリセット状態にされ、
レーザ駆動信号ＬＤＰが論理ローレベル「０」になる。

【００６７】このタイミングでまた上段のＦＦ７４がリ
セットされ「レーザ立ち下がり」入力Ｄｄｃｋ′を禁止
する。以上により、所定の遅延を持ち且つ特定のレーザ
幅が設定されたレーザ駆動パルスＬＤＰが形成され、レ
ーザ駆動回路６０（図５）に供給される。

【００６８】（作用）図９は、ＰＬＬ回路１８の出力Ｄ
ｃｋ（図５及び図７）、ディレー用デバイス５４の各遅
延素子ＤＬの出力するデータクロックｄ１〜ｄ１６（＝
Ｄｃｋ）（図７）、レーザ駆動パルスＬＤＰ（図８）の
タイミングを表したものである。図５のＰＬＬ回路１８
から基準データクロックＤｃｋが（遅延位相出力装置５
０の中にある）ディレー用デバイス５４の遅延素子列の
初段に供給される。

【００６９】次に図７で説明したように、遅延素子列の
各段からはＤｃｋ（＝ｄ０）に対して順次ｔ／ｎ（図で
は、ｔ／１６）だけ遅延されたデータクロックｄ１〜ｄ
１６（＝ｄ０）が出力される。ここで、遅延ｔ／ｎは、
インバータＩｎｖの２段分、即ち「立ち上がりエッジ→
立ち下がりエッジ→立ち上がりエッジ」分の遅延量であ
る。

【００７０】図９の例では、レーザ駆動パルスＬＤＰ
は、「レーザ立ち上がり」の決定に（ｄ０から（ｔ／１
６）の２段分だけ遅延した）ｄ２を使用している。また
「レーザ立ち下がり」の決定に（このｄ２から（ｔ／１
６）の６段分だけ遅延した）ｄ８を使用している。

【００７１】これに共働する「磁界タイミング」に決定
には、「レーザ立ち下がり」ｄ８の時点で飽和磁界が発
生しているようにｄ２またはｄ３が選択される。

【００７２】［この発明に係る別のディレー用デバイ
ス］図１０は、この発明に係る別のディレー用デバイス
７０の実施例の回路構成を示す図であり、図６の光磁気
ディスク装置６６全体からみると符号６８のブロック内
のディレー用デバイス７０に対応している。この別のデ
ィレー用デバイス７０は、従来の回路例（３）を改良し
た技術であり、複数個の選択回路２４〜２４″を設けた
点に特徴がある。

【００７３】この（従来の回路例（３）を改良した）デ
ィレー用デバイス７０と図７の（従来の回路例（２）を
改良した）ディレー用デバイス５４との相違は、図４Ａ
と図４Ｂとの比較から容易に理解される。なお、図４Ａ
と図４Ｂは、従来の回路例（２）と従来の回路例（３）
との比較説明のために用意されたものであり、以下の説
明においては、図４Ａでは（ディレーライン６を遅延位
相出力装置５０と）、（選択信号ＳＥＬを選択信号ＳＥ
Ｌ〜ＳＥＬ″と）、（出力Ｄｄｃｋを出力Ｄｄｃｋ〜Ｄ
ｄｃｋ″と）夫々読み変え、図４Ｂの（電圧制御発振器
Ｏｓｃ２０を遅延位相出力装置７０と）、（選択信号Ｓ
ＥＬを選択信号ＳＥＬ〜ＳＥＬ″と）、（出力Ｄｄｃｋ
を出力Ｄｄｃｋ〜Ｄｄｃｋ″と）夫々読み変え願いた
い。

【００７４】図４Ａに示すように、クロックピットより
再生される基準クロックＲｅｆｃｌｋが、破線枠のＰ
ＬＬ回路１８と遅延位相出力装置５４の直列回路に供給
される。このＰＬＬ回路１８では、位相比較器（ＰＣ）
２４、ループフィルタ（ＬＰＦ）２６、電圧制御部（Ｖ
Ｃ）２８及び発振器（Ｏｓｃ）３０が直列に接続され、
発振器３０の出力を分周器（１／ｍ）３２を介して位相
比較器２４に帰還して、ＰＬＬ（フェーズ・ロック・ル
ープ）作用により入力基準クロックＲｅｆｃｌｋの周
期の１／ｍの周期のデータクロックＤｃｋを生成してい
る。

【００７５】このデータクロックＤｃｋが供給される遅
延位相出力装置５４も、図７を用いて説明したように内
部にＰＬＬ（位相合わせ手段８）を有している。

【００７６】従って、図７で示す位相合わせ手段８の位
相比較器（ＰＣ）１２、ループフィルタ（ＬＰＦ）１４
及び電圧制御部（ＶＣ）１６は、図４ＡのＰＬＬ回路１
８の位相比較器（ＰＣ）２４、ループフィルタ（ＬＰ
Ｆ）２６及び電圧制御部（ＶＣ）２８と冗長となってい
る。

【００７７】そこで図４Ｂに示すように、この発明に係
る別の遅延位相出力装置６８は、図４Ａの発振器３０と
遅延位相出力装置５４を兼ね備えた機能を奏し、こうし
てＰＬＬ回路の重複を回避している。

【００７８】図４Ｂに示すように、クロックピットより
再生される基準クロックＲｅｆｃｌｋが、破線枠のＰ
ＬＬ回路３４に供給される。このＰＬＬ回路３４では、
位相比較器（ＰＣ）２４、ループフィルタ（ＬＰＦ）２
６、電圧制御部（ＶＣ）２８及び別の遅延位相出力装置
６８が直列に接続され、遅延位相出力装置６８の出力を
分周器（１／ｍ）３２を介して位相比較器２４に帰還し
て、ＰＬＬ（フェーズ・ロック・ループ）作用により入
力基準クロックＲｅｆｃｌｋの周期の１／ｍの周期の
データクロックＤｃｋを生成している。

【００７９】即ち、遅延位相出力装置６８は全体とし
て、電圧制御部２８から（各遅延素子の遅延量制御用
の）電圧が供給され、選択信号Ｓｅｌ〜Ｓｅｌ″に応じ
て任意所定の遅延されたデータクロックＤｄｃｋ〜Ｄｄ
ｃｋ″を夫々出力する。この遅延位相出力装置６８は、
選択信号設定回路５２、ディレー用デバイス７０及びレ
ーザ駆動パルス形成回路５６を有し、次にこのディレー
用デバイス７０について説明する。

【００８０】図１０に示すように、ディレー用デバイス
７０の具体的的な回路構成は、リングオシレータ２２と
３個の選択回路（１５者択一）２４，２４′，２４″か
らなる。

【００８１】（リングオシレータ）リングオシレータ２
２は、これを利用する装置、例えば光磁気ディスク装置
６６が必要とする分解能ｔ／ｎに基づきその個数（段
数）が決定された複数段の遅延素子をリング状に接続し
てＰＬＬを構成する。

【００８２】遅延素子としては、例えばインバータＩｎ
ｖを用い、性能が等しい複数個のインバータＩｎｖ１，
Ｉｎｖ２，Ｉｎｖ３，Ｉｎｖ４，……，Ｉｎｖｎ（図で
は、ｎ＝１５）をリング状に接続する。前段の電圧制御
部（ＶＣ）２８（図４Ｂ）から、各インバータＩｎｖへ
遅延量制御電圧が供給されインバータの遅延量を制御
し、最終段インバータＩｎｖ１５の出力ｄ１５が初段イ
ンバータＩｎｖ１の入力ｄ０になるようにする。

【００８３】リングオシレータ２２は電圧制御発振器
（ＶＣＯ）の作用を有し、ここで発振するためにはｎは
奇数個でなければならない。各段からはクロック周期ｔ
を段数分ｎ（図６では、段数は１５）に分割した位相遅
延クロックｄ１〜ｄ１５（＝ｄ０）が夫々得られる。イ
ンバータＩｎｖの総数ｎは奇数個であるため、最終段出
力ｄ１５を初段入力ｄ０とすると入力は反転入力にな
る。

【００８４】ここで注意しなければならないことは、初
段インバータの入力ｄ０に対する最終段インバータの出
力ｄ１５の遅延量は、この電圧制御発振器２２で発振す
るデータクロックＤｃｋの周期ｔの１／２に相当するこ
とである（図１３のｄ０とｄ１５）。しかし、各地遅延
素子の出力ｄ１〜ｄ１５（＝ｄ０）から順次遅延し且つ
最大では１周期分ｔ遅延した位相量を選択できるのは、
後で述べるように、選択回路２４，２４′，２４″によ
る選択の方法に特徴があるからである。

【００８５】また、この発明に係るディレー用デバイス
７０の特徴の１つに、ディレー用デバイス５４（図７）
と同様に、各段の遅延素子の出力が同じ特性をもつイン
バータＩｎｖからの出力であり、回路上の差異がなく遅
延位相分解能が均一になることが挙げられる。

【００８６】このリングオシレータ２２の最終段出力Ｄ
ｃｋ（＝ｄ１５）は、分周器（１／ｍ）３２（図４Ｂ）
にも送られる。

【００８７】各段のインバータＩｎｖの出力である順次
遅延されたデータクロックｄ１，ｄ２，ｄ３，…，ｄ１
３，ｄ１４，ｄ１５（＝ｄ０）が、次に述べる選択回路
２４，２４′，２４″に夫々供給される。

【００８８】（選択回路）図２で説明した従来の回路例
（３）に比較して、この発明の特徴はクロック選択回路
にある。即ち、３種類の遅延位相のデータクロックＤｄ
ｃｋ〜Ｄｄｃｋ″を得るために、３個の選択回路２４，
２４′，２４″がリングオシレータ２２に対して並列的
な形式で設けられている。例えば、「レーザ立ち上が
り」のため選択回路２４、「レーザ立ち下がり」のため
選択回路２４′、「磁界タイミング」のため選択回路２
４″である。

【００８９】これら選択回路２４〜２４″は実質的に同
じであり、同じマルチプレクサ作用を奏しているで、そ
の内の１つの選択回路２４を中心に説明する。

【００９０】図１０に示す選択回路（１５者択一）２４
により、各段のインバータＩｎｖからの順次遅延された
データクロックｄ１〜ｄ１５（＝ｄ０）の中から、「レ
ーザ立ち上がり」用選択信号Ｓｅｌに対応して選択され
た１つのデータクロックが位相遅延クロックＤｄｃｋと
して出力される。

【００９１】クロック選択信号Ｓｅｌは、上述のよう
に、光磁気ディスク６６（図６）の試し書きの結果に応
じて「レーザ立ち上がり」に最適な遅延された選択信号
Ｓｅｌが生成されている。

【００９２】図１１は、この選択回路２４の詳細が示さ
れており、これを用いて、選択回路２４における選択方
法を説明する。

【００９３】選択回路２４は、デコーダ７８、複数個
（図１０では１５個）のＡＮＤゲート８０及び１個のＯ
Ｒゲート８２を有している。リングオシレータ２２のイ
ンバータＩｎｖ１個（図１０）に対してＡＮＤゲート１
個が対応し、従ってＡＮＤゲートの個数はインバータの
個数ｎ（図１０では、１５個）と同数である。

【００９４】インバータＩｎｖの出力のデータクロック
（例えば、ｄｎ）は、対応するＡＮＤゲート８０（例え
ば、ｎ番目のＡＮＤゲート）の一方の入力端に夫々供給
される。

【００９５】全てのＡＮＤゲート８０の他方の入力端に
は、デコーダ７８からの出力が夫々供給されている。

【００９６】デコーダ７８に対して、選択信号Ｓｅｌが
供給され、デコーダ７８は出力信号ｉに、表１に従って
論理ハイレベル「１」が供給され、他は論理ローレベル
「０」が出力される。

【００９７】

【表１】選択信号Ｓel 出力信号ｉ００００ｉ＝２０００１ｉ＝４００１０ｉ＝６００１１ｉ＝８０１００ｉ＝１００１０１ｉ＝１２０１１０ｉ＝１４０１１１ｉ＝１１０００ｉ＝３１００１ｉ＝５１０１０ｉ＝７１０１１ｉ＝９１１００ｉ＝１１１１０１ｉ＝１３１１１１ｉ＝１５（即ち、ｉ＝０）

【００９８】即ち、選択信号Ｓｅｌの単調増加に対応し
て、偶数列の第２，４，……，ｎ−１番目の出力ｉ、次
に奇数列の第１，３，５，……，ｎ番目の出力ｉが選び
出され、選び出された出力のみに論理ハイレベル「１」
が出力される

【００９９】全てのＡＮＤゲート８０の出力はＯＲゲー
ト８２に供給され、こうしてこのＯＲゲート８２は選択
信号Ｓｅｌに対応した所定の遅延されたデータクロック
Ｄｄｃｋを出力する。

【０１００】この出力順序は、ｄ２ｉ（ｍｏｄｕｌｏ
ｎ）として表現される。即ち、２ｉをｎで割った余りが
出力順序となる。例えば、１５個の内の３番目では、
（２×３）／１５＝０（商）…６（余り）となりｄ６が
出力となり、１５個の内の９番目では、（２×９）／１
５＝１（商）…３（余り）となりｄ３が出力となる。

【０１０１】尚、上述の実施例では、遅延量の順序をク
ロックｄ２，ｄ４，…，ｄ１２，ｄ１４，ｄ１，ｄ３，
…，ｄ１３，ｄ１５（＝ｄ０）として説明しているが、
ｄ１５とｄ０は一致しているので、遅延量ゼロを１番目
として遅延量の順序をクロックｄ０，ｄ２，…，ｄ１
２，ｄ１４，ｄ１，ｄ３，…，ｄ１３と把握しても同じ
ことである。

【０１０２】選択回路２４′は、「レーザ立ち下がり」
を決定するため選択信号Ｓｅｌ′が入力し、所定の遅延
したデータクロックＤｄｃｋ′が選択され出力する点を
除けば、選択回路２４と同様である。

【０１０３】

【０１０４】選択回路２４″は、「磁界タイミング」を
決定するため選択信号Ｓｅｌ″が入力し、所定の遅延し
たデータクロックＤｄｃｋ″が選択され出力する点を除
けば、選択回路２４と同様である。

【０１０５】以上が、図１０に示すディレー用デバイス
７０の内容である。

【０１０６】次に、このディレー用デバイス７０の応用
例として、その周辺回路であるＳＥＬ設定回路５２及び
ＬＤＰ形成回路５４を含んだ遅延位相出力装置６８につ
いて説明する。

【０１０７】［この発明に係る遅延位相出力装置］この
発明に係る別の遅延位相出力装置６８は、上述のＶＣＯ
を用いたディレー用デバイス７０の応用例である。ま
た、このディレー用デバイス７０の周辺回路であるＳＥ
Ｌ設定回路５２とＬＤＰ形成回路５４は、図８で説明し
た遅延位相出力装置５０に用いられているＳＥＬ設定回
路５２とＬＤＰ形成回路５６と同じである。従って要点
のみ簡単に説明する。

【０１０８】図１２に示すように、遅延位相出力装置６
４は、上述のＶＣＯを用いたディレー用デバイス７０
と、その前段の３個のレジスタ７２〜７２″のＳＥＬ設
定回路５２と、後段の２個のＦＦ７４，７６のＬＤＰ形
成回路５４とからなっている。２個のＦＦ７４，７６の
データ入力端子Ｄは論理「１」にクランプされている。

【０１０９】ＶＣＯを用いたディレー用デバイス７０に
対して、前段の電圧制御部２８からの遅延素子の遅延量
制御用電圧と、選択信号Ｓｅｌ〜Ｓｅｌ″とが入力す
る。これら選択信号Ｓｅｌ〜Ｓｅｌ″は、ホストコンピ
ュータ（図示せず。）または専用のＤＳＰ（図示せ
ず。）からＣＰＵバス７８などを通して、レジスタ７２
〜７２″を介してディレー用デバイス７０に夫々入力さ
れる。

【０１１０】ＶＣＯを用いたディレー用デバイス７０で
は、基準データクロックＤｃｋから１周期の１／１６ず
つ順次遅延したデータクロックｄが生成され、レジスタ
７２からの「レーザ立ち上がり」用選択信号Ｓｅｌに対
応したデータクロックＤｄｃｋが選択され、ＦＦ７６の
クロック入力端子Ｃｐに供給さる。

【０１１１】同様に、レジスタ７２′からの「レーザ立
ち下がり」用選択信号Ｓｅｌ′に対応したデータクロッ
クＤｄｃｋ′が選択され、ＦＦ７４のクロック入力端子
Ｃｐに供給さる。同様に、レジスタ７２″からの「磁界
タイミング」用選択信号Ｓｅｌ″に対応したデータクロ
ックＤｄｃｋ″が選択され、図６のプリエンコーダ５８
に供給される。

【０１１２】「レーザ立ち上がり」の遅延位相Ｄｄｃｋ
と「レーザ立ち下がり」の遅延位相Ｄｄｃｋ′を受けた
ＬＤＰ形成回路５４は、次のように作用する。先ず、下
段のＦＦ７６の出力Ｑ（レーザ駆動パルスＬＤＰ）が論
理「０」にあると仮定する。上段のＦＦ７４はリセット
状態にあり、／Ｑは論理「１」で、下段のＦＦ７６はリ
セット状態にない。この状態で、下段のＦＦ７６のクロ
ック端子Ｃｐに遅延位相のデータクロックＤｄｃｋが入
力するとＱ端子の出力が論理「１」とレーザ駆動パルス
ＬＤＰが立ち上がる。

【０１１３】同時に上段のＦＦ７４はリセットが解除さ
れ、データクロックＤｄｃｋ′待ちの状態になる。Ｄｄ
ｃｋ′が上段のＦＦ７４のクロック端子Ｃｐに入ると出
力／Ｑは論理「０」になり、下段のＦＦ７６はリセット
され、出力Ｑ（レーザ駆動信号ＬＤＰ）が論理「０」と
立ち下がる。

【０１１４】（作用）図１３は、基準クロックＲｅｆ
ｃｌｋ（図４Ｂ）、ＶＣＯを用いたディレー用デバイス
７０の各遅延素子の出力クロックｄ１〜ｄ１５（＝ｄ
０）（図１０）、レーザ駆動パルスＬＤＰ（図１２）の
タイミングを表したものである。図４ＢのＰＬＬ回路３
４に基準信号Ｒｅｆｃｌｋが供給され、電圧制御部２
８と（リングオシレータ２２を有する）ディレー用デバ
イス７０のデータクロック出力Ｄｃｋ（＝ｄ０）を、基
準信号Ｒｅｆｃｌｋに対して１／ｍでロックしてい
る。

【０１１５】次に、ｄ０に対して順次ｔ／ｎ（図では、
ｔ／１５）だけ遅延がかかったクロックｄ１〜ｄ１５が
出力される。ここで、遅延ｔ／ｎは、インバータＩｎｖ
１段分の遅延量である。出力の順序は、表１で説明した
通りである。従って、出力される波形は選択信号Ｓｅｌ
の単調増加に対応して、次のような順序になる。

【０１１６】１．遅延無しｄ０（＝ｄ１５）からｔ／１
５遅延したクロックｄ２２．更に、ｔ／１５だけ遅延したクロックｄ４３．更に、ｔ／１５だけ遅延したクロックｄ６４．更に、ｔ／１５だけ遅延したクロックｄ８５．更に、ｔ／１５だけ遅延したクロックｄ１０６．更に、ｔ／１５だけ遅延したクロックｄ１２７．更に、ｔ／１５だけ遅延したクロックｄ１４８．更に、ｔ／１５だけ遅延したクロックｄ１９．更に、ｔ／１５だけ遅延したクロックｄ３１０．更に、ｔ／１５だけ遅延したクロックｄ５１１．更に、ｔ／１５だけ遅延したクロックｄ７１２．更に、ｔ／１５だけ遅延したクロックｄ９１３．更に、ｔ／１５だけ遅延したクロックｄ１１１４．更に、ｔ／１５だけ遅延したクロックｄ１３１５．更に、ｔ／１５だけ遅延したクロックｄ１５

【０１１７】なお、クロックｄ１５出力は、初段インバ
ータＩｎｖ１の入力ｄ０となり、インバータの総個数は
奇数個ｎであるのでｄ１５は位相は反転しており、Ｉｎ
ｖ１〜Ｉｎｖ１５の総遅延量はデータクロックＤｃｋの
半周期分（ｔ／２）になる。

【０１１８】しかし、出力ｄ１〜ｄ１５の信号が順次反
転を繰り返していること、及び出力順序をまず偶数列の
順、次に奇数列の順とすることで、１周期（ｔ）分の順
次遅延したデータクロックが利用できる。

【０１１９】図１３の例では、レーザ駆動パルスＬＤＰ
は、「レーザ立ち上がり」の決定にｄ０から２×（ｔ／
１５）だけ遅延したｄ４を使用している。また「レーザ
立ち下がり」の決定にこのｄ４から６×（ｔ／１５）だ
け遅延したｄ８を使用している。

【０１２０】これに共働する「磁界タイミング」に決定
には、「レーザ立ち下がり」ｄ８の時点で飽和磁界が発
生しているようにｄ２またはｄ４が選択される。

【０１２１】（実施例の効果）この発明に係るディレー
用デバイスによれば、ｔ／ｎの分解能（但し、ｔはクロ
ック周期、ｎは遅延素子段数）で任意の位相クロックが
得られる。

【０１２２】更にこの発明に係るディレー用デバイスに
よれば、入力クロックに対してＰＬＬがかかって、遅延
素子の温度変化等の環境要因による遅延量の変化を補償
しているので、遅延量の変化が累積されるという問題点
は発生しない。

【０１２３】更にこの発明に係るディレー用デバイスに
よれば、順次遅延したクロックを、同じ条件下で取り出
せるので、遅延位相分解能に均一化が達成される。

【０１２４】更にこの発明に係るディレー用デバイスに
よれば、最終段の遅延位相量は１周期分に相当するの
で、任意の遅延位相量を必要とする装置の用途に使用可
能となる。

【０１２５】更に、ＶＣＯを用いたディレー用デバイス
によれば、実質的に似たようなブロックが無くなり、回
路規模の簡素化・縮小が達成される。

【０１２６】尚、上述の実施例は本発明の一例であり、
この発明の要旨を逸脱しない範囲でその他の様々な構成
が取り得ることは勿論である。この発明に技術的範囲
は、特許請求の範囲の記載によってのみ特定される。

【０１２７】

【発明の効果】この発明に係るディレー用デバイスによ
れば、複数の遅延位相を得ることができる。また、この
発明に係る遅延位相出力装置によれば、光磁気ディスク
装置に適したレーザ駆動パルスＬＤＰ及び磁気ヘッド駆
動パルスＭＨＤＰを得ることができる。

【図面の簡単な説明】

【図１】従来の回路例（１）を説明する図である。

【図２】従来の回路例（２）を説明する図である。

【図３】従来の回路例（３）を説明する図である。

【図４】図４Ａは、従来の回路例（２）及びその周辺回
路を説明する図である。図４Ｂは、従来の回路例（３）
及びその周辺回路を説明する図である。

【図５】この発明の実施例であるディレー用デバイス及
び遅延位相出力装置が使用される光磁気ディスク装置の
関連する部分の回路構成図である。

【図６】この発明の別の実施例であるディレー用デバイ
スが使用される光磁気ディスク装置の関連する部分の回
路構成図である。

【図７】この発明の実施例であるディレー用デバイスの
回路構成図である。

【図８】図７のディレー用デバイスの応用例である遅延
位相出力装置の回路構成図である。

【図９】図７及び図８に示す実施例のタイミングを示す
図である。

【図１０】この発明の別の実施例であるディレー用デバ
イスの回路構成図である。

【図１１】図１０に示す選択回路の詳細を示す図であ
る。

【図１２】図９のディレー用デバイスの応用例である遅
延位相出力装置の回路構成図である。

【図１３】図１０〜図１２に示す実施例のタイミングを
示す図である。

【符号の説明】

２，１０〜１０″，２４〜２４″ 選択回路４，６ディレーライン８位相合わせ手段１２，２４位相比較器（ＰＣ）１４，２６ループフィルタ（ＬＰＦ）１６，２８電圧制御部（ＶＣ）１８，３４ＰＬＬ回路２０，３０電圧制御発振器（Ｏｓｃ）３２分周器（１／ｍ）３６，６６光磁気ディスク装置３８光磁気ディスク４０スピンドルモータ（Ｍ）４２光ヘッド（Ｈ）４４ＲＦ回路４６再生信号処理回路５０，６８遅延位相出力装置５２選択信号設定回路５４，７０ディレー用デバイス５６レーザ駆動パルス形成回路５８プリエンコーダ６０レーザ駆動回路６２磁気ヘッド駆動回路６４磁気ヘッド７２〜７２″ レジスタ７４，７６フリップフロップ７８ＣＰＵバス８０ＡＮＤ回路８２ＯＲ回路

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 // Ｈ０３Ｋ 5/15

Claims

【特許請求の範囲】

【請求項１】直列に接続された複数段の遅延量可変な
遅延素子と、該遅延量を制御して、該遅延素子の初段入力クロックと
最終段出力クロックとの位相を合わせる位相合わせ手段
と、任意の段の上記遅延素子の出力クロックを、入力される
各選択信号に応じて選択的に取り出す複数個のクロック
選択手段とを備える複数の遅延位相を出力可能なディレ
ー用デバイス。
【請求項２】各々の上記遅延素子が、等しい特性をも
つ偶数個のインバータを有する請求項１に記載のディレ
ー用デバイス。
【請求項３】選択信号設定回路、ディレー用デバイス
及びレーザ駆動パルス形成回路を備えた遅延位相出力装
置であって、上記選択信号設定回路は、各選択信号を一時的に設定し
上記ディレー用デバイスに出力する複数個のレジスタを
有し、上記ディレー用デバイスは、直列に接続された複数段の
遅延量可変な遅延素子と、該遅延量を制御して該遅延素
子の初段入力クロックと最終段出力クロックとの位相を
合わせる位相合わせ手段と、任意の段の上記遅延素子の
出力クロックを上記各選択信号に対応して選択的に取り
出す複数個のクロック選択手段とを有して、複数の遅延
位相を出力可能であり、上記レーザ駆動パルス形成回路は、レーザ立ち上がりを
決定する遅延位相のクロック及びレーザ立ち下がりを決
定する遅延位相のクロックを受けてレーザ駆動信号を形
成している遅延位相出力装置。
【請求項４】入力電圧に応じて遅延量が制御され、反
転機能を有する奇数個の遅延素子がリング状に接続され
るリングオシレータと、上記各遅延素子の出力端子に現れるクロックを、入力さ
れる各選択信号に応じて選択的に取り出す複数個のクロ
ック選択回路とを備え、各々の上記クロック選択回路は、上記選択信号の単調増
加に対応して、先ず偶数番目の遅延素子の出力端子に現
れるクロックの順序、次に奇数番目の遅延素子の出力端
子に現れるクロックの順序で取り出し、こうして上記複数個のクロック選択回路によって、複数
の遅延位相を出力可能なディレー用デバイス。
【請求項５】上記遅延素子がインバータからなる、請
求項４に記載のディレー用デバイス。
【請求項６】選択信号設定回路、ディレー用デバイス
及びレーザ駆動パルス形成回路を備えた遅延位相出力装
置であって、上記選択信号設定回路は、各選択信号を一時的に設定し
上記ディレー用デバイスに出力する複数個のレジスタを
有し、上記ディレー用デバイスは、入力電圧に応じて遅延量が
制御され、反転機能を有する奇数個の遅延素子がリング
状に接続されるリングオシレータと、上記各遅延素子の
出力端子に現れるクロックを、入力される各選択信号に
応じて選択的に取り出す複数個のクロック選択回路とを
有し、上記クロック選択回路の各々は、該クロック選択
回路に供給される上記選択信号の単調増加に対応して、
先ず偶数番目の遅延素子の出力端子に現れるクロックの
順序、次に奇数番目の遅延素子の出力端子に現れるクロ
ックの順序で取り出し、こうして上記複数個のクロック
選択回路によって複数の遅延位相を出力可能であり、上記レーザ駆動パルス形成回路は、「レーザ立ち上が
り」を決定する遅延位相のクロック及び「レーザ立ち下
がり」を決定する遅延位相のクロックを受けてレーザ駆
動信号を形成している遅延位相出力装置。