JPH07201136A - 位相量選択可能なディレーライン - Google Patents
位相量選択可能なディレーラインInfo
- Publication number
- JPH07201136A JPH07201136A JP33767993A JP33767993A JPH07201136A JP H07201136 A JPH07201136 A JP H07201136A JP 33767993 A JP33767993 A JP 33767993A JP 33767993 A JP33767993 A JP 33767993A JP H07201136 A JPH07201136 A JP H07201136A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- clock
- phase
- stage
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 この発明は、光磁気ディスク装置に用いられ
るデータクロックの位相設定に必要とされる性能を備
え、環境要因の変化に対し遅延量が設定値からズレない
ディレーラインを提供するものである。 【構成】 この発明に係るディレーラインは、直列接続
の遅延量可変な遅延素子ＤＬ1 〜ＤＬ16と、初段入力ク
ロックｄ0 と最終段出力クロックｄ16との位相合わせ手
段と、任意の段の出力クロックｄを選択的に取り出すセ
レクタ２８とを備える位相量選択可能なディレーライン
２０である。
るデータクロックの位相設定に必要とされる性能を備
え、環境要因の変化に対し遅延量が設定値からズレない
ディレーラインを提供するものである。 【構成】 この発明に係るディレーラインは、直列接続
の遅延量可変な遅延素子ＤＬ1 〜ＤＬ16と、初段入力ク
ロックｄ0 と最終段出力クロックｄ16との位相合わせ手
段と、任意の段の出力クロックｄを選択的に取り出すセ
レクタ２８とを備える位相量選択可能なディレーライン
２０である。
Description
【０００１】
【産業上の利用分野】この発明は、ディレーラインに関
し、特に光磁気ディスクにデータを正確に記録等する為
に使用する遅延されたデータクロックの生成に最適なデ
ィレーラインに関する。
し、特に光磁気ディスクにデータを正確に記録等する為
に使用する遅延されたデータクロックの生成に最適なデ
ィレーラインに関する。
【０００２】
【従来の技術】光磁気ディスクに高密度にデータを記録
する方法として、磁界変調・レーザパルス照射による方
法が知られている。この方法では、照射レーザパルスの
発光のタイミングにより、ディスク上の記録ピットの位
置が定まる。
する方法として、磁界変調・レーザパルス照射による方
法が知られている。この方法では、照射レーザパルスの
発光のタイミングにより、ディスク上の記録ピットの位
置が定まる。
【０００３】サンプルサーボ方式など外部クロックであ
るデータクロックを用いて光磁気ディスク上にデータを
記録する際に、ディスクフォーマット上の正確な位置に
記録する為に、データクロックに必要な遅延位相を与え
てレーザパルスの発光位置を設定する必要がある。ま
た、磁界変調データも、レーザ発光のタイミングに合わ
せて位相設定を行う必要がある。
るデータクロックを用いて光磁気ディスク上にデータを
記録する際に、ディスクフォーマット上の正確な位置に
記録する為に、データクロックに必要な遅延位相を与え
てレーザパルスの発光位置を設定する必要がある。ま
た、磁界変調データも、レーザ発光のタイミングに合わ
せて位相設定を行う必要がある。
【０００４】これらの位相設定の際には、ディスクの熱
応答による記録ピットの補正やレーザ駆動回路の遅延な
どの回路特性の補正の為に、任意に遅延量の設定が可能
なディレーラインが求められている。更に、光磁気ディ
スク使用時のディスク温度など環境要因の変化に対する
補正などを考慮すると、上述のような任意に位相設定が
可能なディレーラインは必須なものとなる。更に、デー
タ記録時の取り残しを、データ再生時に補正する必要も
生じる。
応答による記録ピットの補正やレーザ駆動回路の遅延な
どの回路特性の補正の為に、任意に遅延量の設定が可能
なディレーラインが求められている。更に、光磁気ディ
スク使用時のディスク温度など環境要因の変化に対する
補正などを考慮すると、上述のような任意に位相設定が
可能なディレーラインは必須なものとなる。更に、デー
タ記録時の取り残しを、データ再生時に補正する必要も
生じる。
【０００５】このようなデータクロックに対して与える
位相は、必要とする補正量が大きい場合を考慮すると、
データクロックの１周期分までの範囲をカバーする必要
がある。即ち、データクロック１周期ｔを、必要とする
位相分解能に基づきｎで分割した約ｔ／ｎずつ順次位相
の遅延した複数個の一連のデータクロックの中から、任
意に選択が可能なディレーラインが望まれる。
位相は、必要とする補正量が大きい場合を考慮すると、
データクロックの１周期分までの範囲をカバーする必要
がある。即ち、データクロック１周期ｔを、必要とする
位相分解能に基づきｎで分割した約ｔ／ｎずつ順次位相
の遅延した複数個の一連のデータクロックの中から、任
意に選択が可能なディレーラインが望まれる。
【０００６】
【発明が解決しようとする課題】ここで、上述のような
ディレーラインとして、（ｎ−１）個の遅延素子を直列
に接続して、夫々の遅延素子からの出力を任意に選択す
ることにより、所望の位相量のデータクロックを得るデ
ィレーラインが考えられる。このようなディレーライン
では、遅延素子の温度等の環境要因による遅延量等の性
能変化を補償することは困難な為、たとえ設定値を同じ
にしても、データクロックの位相が設定値から異なって
しまう。即ち、各遅延素子の遅延量の変化が累積される
という問題点がある。
ディレーラインとして、（ｎ−１）個の遅延素子を直列
に接続して、夫々の遅延素子からの出力を任意に選択す
ることにより、所望の位相量のデータクロックを得るデ
ィレーラインが考えられる。このようなディレーライン
では、遅延素子の温度等の環境要因による遅延量等の性
能変化を補償することは困難な為、たとえ設定値を同じ
にしても、データクロックの位相が設定値から異なって
しまう。即ち、各遅延素子の遅延量の変化が累積される
という問題点がある。
【０００７】この発明は、このような問題点を考慮しつ
つ、上述の光磁気ディスク装置に使用されるデータクロ
ックの位相設定に必要な性能を備えたディレーラインを
提供するものである。
つ、上述の光磁気ディスク装置に使用されるデータクロ
ックの位相設定に必要な性能を備えたディレーラインを
提供するものである。
【０００８】
【課題を解決する為の手段】この発明に係るディレーラ
インは、直列に接続された複数段の遅延量可変な遅延素
子ＤＬ1 〜ＤＬn と（従って、ｎは遅延素子段数を表
す。）、これら遅延素子ＤＬの遅延量を制御して遅延素
子の初段入力クロックｄ0 と最終段出力クロックｄn と
の位相を合わせる位相合わせ手段と、任意の段の遅延素
子の出力クロックｄを選択的に取り出すクロック選択手
段２８とを備える位相量選択可能なディレーライン２０
である。
インは、直列に接続された複数段の遅延量可変な遅延素
子ＤＬ1 〜ＤＬn と（従って、ｎは遅延素子段数を表
す。）、これら遅延素子ＤＬの遅延量を制御して遅延素
子の初段入力クロックｄ0 と最終段出力クロックｄn と
の位相を合わせる位相合わせ手段と、任意の段の遅延素
子の出力クロックｄを選択的に取り出すクロック選択手
段２８とを備える位相量選択可能なディレーライン２０
である。
【０００９】更に、この発明に係るディレーライン２０
は態様により、遅延素子ＤＬが、等しい特性をもつ偶数
個のインバータＩnvによって構成することもできる。
は態様により、遅延素子ＤＬが、等しい特性をもつ偶数
個のインバータＩnvによって構成することもできる。
【００１０】更に、この発明に係るディレーライン２０
は態様により、遅延素子ＤＬは電源電圧に略比例して遅
延量が変化し、位相合わせ手段は位相比較器２２及び電
圧制御部２６を有し、位相比較器には初段入力ｄ0 と最
終段出力クロックｄn が入力されて位相誤差Ｅrrorを電
圧制御部に出力し、電圧制御部が位相誤差に基づき遅延
素子の電源電圧を制御して位相を合わせ、クロック選択
手段は各々の段の遅延素子の出力クロックｄが入力され
て選択信号Ｓelに従って特定の段の出力クロックを取り
出すこともできる。
は態様により、遅延素子ＤＬは電源電圧に略比例して遅
延量が変化し、位相合わせ手段は位相比較器２２及び電
圧制御部２６を有し、位相比較器には初段入力ｄ0 と最
終段出力クロックｄn が入力されて位相誤差Ｅrrorを電
圧制御部に出力し、電圧制御部が位相誤差に基づき遅延
素子の電源電圧を制御して位相を合わせ、クロック選択
手段は各々の段の遅延素子の出力クロックｄが入力され
て選択信号Ｓelに従って特定の段の出力クロックを取り
出すこともできる。
【００１１】
【作用】この発明に係るディレーライン２０の構成によ
れば、位相合わせ手段を有しているので、初段入力クロ
ックｄ0 と最終段出力クロックｄn との位相が常時正確
に一致し、遅延素子の環境要因の変化による性能（遅延
量）の変化を補償する。
れば、位相合わせ手段を有しているので、初段入力クロ
ックｄ0 と最終段出力クロックｄn との位相が常時正確
に一致し、遅延素子の環境要因の変化による性能（遅延
量）の変化を補償する。
【００１２】更に、この発明に係るディレーライン２０
は態様により、各段の遅延素子ＤＬが、等しい特性をも
つ偶数個のインバータＩnvによって構成されているの
で、入力データクロックＤckのパルス幅Ｈ／Ｌ比（但
し、Ｈはパルスの高レベル部分の長さ、Ｌはパルスの低
レベル部分の長さを表す。）、即ちデューティに揃った
出力クロックが得られ、特別の処理を必要とせず、クロ
ック選択２８は同一条件で全ての入力クロックｄ0 〜ｄ
15を利用出来、各段の遅延量の均一化に寄与している。
は態様により、各段の遅延素子ＤＬが、等しい特性をも
つ偶数個のインバータＩnvによって構成されているの
で、入力データクロックＤckのパルス幅Ｈ／Ｌ比（但
し、Ｈはパルスの高レベル部分の長さ、Ｌはパルスの低
レベル部分の長さを表す。）、即ちデューティに揃った
出力クロックが得られ、特別の処理を必要とせず、クロ
ック選択２８は同一条件で全ての入力クロックｄ0 〜ｄ
15を利用出来、各段の遅延量の均一化に寄与している。
【００１３】
【実施例】以下に、図面を参照してこの発明のディレー
ラインの一実施例について詳細に説明する。
ラインの一実施例について詳細に説明する。
【００１４】［光磁気ディスクの記録系の回路構成全
般］図４を用いて、この発明に係るディレーラインが使
用される光磁気ディスクの記録系を簡単に説明する。符
号４３はスピンドルモータ（Ｍ）であり、光磁気ディス
ク４２はこのスピンドルモータ４３によって角速度一定
（ＣＡＶ）で回転駆動される。光磁気ディスク４２のサ
ーボ方式としては、周知のサンプルサーボ方式が採用さ
れている。また、ホストコンピュータ（図示せず。）か
らの記録データ（ＮＲＺデータ）Ｄinは、プリエンコー
ダ４４に供給されてＮＲＺＩ系列のデータに変調され
る。光磁気ディスク４２のサーボエリアにプリフォーマ
ットされているクロックピットより光学ヘッド（Ｈ）４
５によって再生される信号ＰＰＲＦは、ＲＦアンプ４６
及び再生信号処理回路４７の回路を介してＰＬＬ回路４
８に供給される。ＰＬＬ回路４８は、クロックピットの
再生信号に同期したデータクロックＤckを出力する。
般］図４を用いて、この発明に係るディレーラインが使
用される光磁気ディスクの記録系を簡単に説明する。符
号４３はスピンドルモータ（Ｍ）であり、光磁気ディス
ク４２はこのスピンドルモータ４３によって角速度一定
（ＣＡＶ）で回転駆動される。光磁気ディスク４２のサ
ーボ方式としては、周知のサンプルサーボ方式が採用さ
れている。また、ホストコンピュータ（図示せず。）か
らの記録データ（ＮＲＺデータ）Ｄinは、プリエンコー
ダ４４に供給されてＮＲＺＩ系列のデータに変調され
る。光磁気ディスク４２のサーボエリアにプリフォーマ
ットされているクロックピットより光学ヘッド（Ｈ）４
５によって再生される信号ＰＰＲＦは、ＲＦアンプ４６
及び再生信号処理回路４７の回路を介してＰＬＬ回路４
８に供給される。ＰＬＬ回路４８は、クロックピットの
再生信号に同期したデータクロックＤckを出力する。
【００１５】ＰＬＬ回路４８より出力されるデータクロ
ックＤckは、ディレーライン４０に供給される。ディレ
ーライン４０では、このデータクロックＤckより所定の
遅延されたデータクロックＤdck が形成される。上述し
たプリエンコーダ４４には、ディレーライン４０より出
力される所定の遅延されたデータクロックＤdck に同期
して記録データＤinが供給され、ＮＲＺＩ系列のデータ
に変調される。
ックＤckは、ディレーライン４０に供給される。ディレ
ーライン４０では、このデータクロックＤckより所定の
遅延されたデータクロックＤdck が形成される。上述し
たプリエンコーダ４４には、ディレーライン４０より出
力される所定の遅延されたデータクロックＤdck に同期
して記録データＤinが供給され、ＮＲＺＩ系列のデータ
に変調される。
【００１６】プリエンコーダ４４より出力される変調信
号は、磁気ヘッド駆動回路４９に供給される。そして、
外部磁界発生用の磁気ヘッド５０より変調信号に応じた
磁界が発生され、光学ヘッド４５からのレーザビームと
の共働により光磁気ディスク４２に変調信号がピットと
して記録される。この場合、レーザ駆動回路５０には、
ディレーライン４０より出力される所定の遅延されたデ
ータクロックＤdck が供給される。そして、光学ヘッド
４５より光磁気ディスク４２に対する光ビームの照射が
この所定の遅延されたデータクロックＤdck に同期し
て、間欠的に行われる。このように間欠的に行うことに
より、連続的な光ビーム照射の場合に比して記録ピット
がきれいである。なぜならば磁界データの過渡状態（不
安定、グレーな状態）においては熱記録（光磁気記録）
が行われないからである。なお、サーボバイトの部分で
は、光ビームの照射は連続的に行われ、クロックピット
やウォンブルピットからの再生信号Ｒef clkが、良好に
得られるようにされる。
号は、磁気ヘッド駆動回路４９に供給される。そして、
外部磁界発生用の磁気ヘッド５０より変調信号に応じた
磁界が発生され、光学ヘッド４５からのレーザビームと
の共働により光磁気ディスク４２に変調信号がピットと
して記録される。この場合、レーザ駆動回路５０には、
ディレーライン４０より出力される所定の遅延されたデ
ータクロックＤdck が供給される。そして、光学ヘッド
４５より光磁気ディスク４２に対する光ビームの照射が
この所定の遅延されたデータクロックＤdck に同期し
て、間欠的に行われる。このように間欠的に行うことに
より、連続的な光ビーム照射の場合に比して記録ピット
がきれいである。なぜならば磁界データの過渡状態（不
安定、グレーな状態）においては熱記録（光磁気記録）
が行われないからである。なお、サーボバイトの部分で
は、光ビームの照射は連続的に行われ、クロックピット
やウォンブルピットからの再生信号Ｒef clkが、良好に
得られるようにされる。
【００１７】この発明は、上述のような光ディスク装置
の記録系に最適なディレーライン４０を提供するもので
あり、また説明は省略するが再生系にもこのディレーラ
イン４０は利用される。
の記録系に最適なディレーライン４０を提供するもので
あり、また説明は省略するが再生系にもこのディレーラ
イン４０は利用される。
【００１８】［従来考慮されたディレーラインの回路構
成］この発明の特徴、作用・効果を容易に理解するに役
立つ為、まず最初に図４を参照しながら、従来考慮され
たディレーラインについて説明する。このディレーライ
ン４０ａは、複数個の遅延素子ＤＬ1 ，ＤＬ2 ，ＤＬ3
，…，ＤＬ15と、セレクタ（１６者択１）５８とを備
えている。
成］この発明の特徴、作用・効果を容易に理解するに役
立つ為、まず最初に図４を参照しながら、従来考慮され
たディレーラインについて説明する。このディレーライ
ン４０ａは、複数個の遅延素子ＤＬ1 ，ＤＬ2 ，ＤＬ3
，…，ＤＬ15と、セレクタ（１６者択１）５８とを備
えている。
【００１９】（遅延素子）従来のディレーライン４０ａ
は、データクロック１周期をｔとすると、これを利用す
る光磁気ディスク装置がデータ書き込みに必要とする分
解能ｔ／ｎに基づきその個数が決定された（ｎ−１）個
の遅延素子ＤＬを、図中、左から右に順番にＤＬ1 ，Ｄ
Ｌ2 ，ＤＬ3 ，…，ＤＬn-1 と直列に接続し、遅延素子
列を形成した構成となっている。この遅延素子列の初段
遅延素子ＤＬ1 に対し、データクロックＤckが入力され
る。
は、データクロック１周期をｔとすると、これを利用す
る光磁気ディスク装置がデータ書き込みに必要とする分
解能ｔ／ｎに基づきその個数が決定された（ｎ−１）個
の遅延素子ＤＬを、図中、左から右に順番にＤＬ1 ，Ｄ
Ｌ2 ，ＤＬ3 ，…，ＤＬn-1 と直列に接続し、遅延素子
列を形成した構成となっている。この遅延素子列の初段
遅延素子ＤＬ1 に対し、データクロックＤckが入力され
る。
【００２０】例えば、図４に示すように、光磁気ディス
ク装置の要求性能からデータクロック１周期ｔの１６分
の１の位相分解能ｔ／１６が必要とされる場合、ｎ−１
＝１５とし、遅延素子を１５個設ける。
ク装置の要求性能からデータクロック１周期ｔの１６分
の１の位相分解能ｔ／１６が必要とされる場合、ｎ−１
＝１５とし、遅延素子を１５個設ける。
【００２１】（クロック選択手段）任意・特定の遅延し
たデータクロックＤdck を出力する為に、セレクタ５８
が設けられている。このセレクタ５８に対して、初段遅
延素子ＤＬ1 の入力端の前の分岐点ｎ0 から入力クロッ
クｄ0 （即ち、入力データクロックＤck）が、第１段遅
延素子ＤＬ1 と第２段遅延素子ＤＬ2 との間の分岐点ｎ
1 から出力クロックｄ1 が、第２段遅延素子ＤＬ2 と第
３段遅延素子ＤＬ3 との間の分岐点ｎ2 から出力クロッ
クｄ2 が、それぞれ入力する。順次同様な回路構成を繰
り返すことにより、セレクタ５８に対して、第１４段遅
延素子ＤＬ14と第１５段遅延素子ＤＬ15との間の分岐点
ｎ14から出力クロックｄ14が、最終の第１５段遅延素子
ＤＬ15の出力端から出力クロックｄ15が、それぞれ入力
する。
たデータクロックＤdck を出力する為に、セレクタ５８
が設けられている。このセレクタ５８に対して、初段遅
延素子ＤＬ1 の入力端の前の分岐点ｎ0 から入力クロッ
クｄ0 （即ち、入力データクロックＤck）が、第１段遅
延素子ＤＬ1 と第２段遅延素子ＤＬ2 との間の分岐点ｎ
1 から出力クロックｄ1 が、第２段遅延素子ＤＬ2 と第
３段遅延素子ＤＬ3 との間の分岐点ｎ2 から出力クロッ
クｄ2 が、それぞれ入力する。順次同様な回路構成を繰
り返すことにより、セレクタ５８に対して、第１４段遅
延素子ＤＬ14と第１５段遅延素子ＤＬ15との間の分岐点
ｎ14から出力クロックｄ14が、最終の第１５段遅延素子
ＤＬ15の出力端から出力クロックｄ15が、それぞれ入力
する。
【００２２】このセレクタ５８は、４ビットからなるデ
ータクロック選択信号Ｓelによって、複数個のデータの
中より特定の１つのデータを選び出すマルチプレクサ機
能を有する。データクロック選択信号Ｓelは、光磁気デ
ィスク４２の内周付近にある試し書き領域に対する試し
書きの結果に応じて、そのディスク４２に適合した遅延
量が判定され、その遅延量に対応したデータクロック選
択信号Ｓelが生成される。この実施例の場合、データク
ロック選択信号Ｓelによって、複数個の出力クロックｄ
0 ，ｄ1 ，ｄ2 ，…，ｄ14，ｄ15の中より特定の１つの
出力クロックを選び出し、所定の遅延されたデータクロ
ックＤdck として出力する。ここで、以下に述べるよう
な環境要因による各遅延素子の遅延量の変化が問題にな
る。
ータクロック選択信号Ｓelによって、複数個のデータの
中より特定の１つのデータを選び出すマルチプレクサ機
能を有する。データクロック選択信号Ｓelは、光磁気デ
ィスク４２の内周付近にある試し書き領域に対する試し
書きの結果に応じて、そのディスク４２に適合した遅延
量が判定され、その遅延量に対応したデータクロック選
択信号Ｓelが生成される。この実施例の場合、データク
ロック選択信号Ｓelによって、複数個の出力クロックｄ
0 ，ｄ1 ，ｄ2 ，…，ｄ14，ｄ15の中より特定の１つの
出力クロックを選び出し、所定の遅延されたデータクロ
ックＤdck として出力する。ここで、以下に述べるよう
な環境要因による各遅延素子の遅延量の変化が問題にな
る。
【００２３】（問題点）このようなディレーライン４０
ａでは、遅延素子の環境要因による性能変化（例えば、
温度に対する遅延量特性の変化）を補償することは困難
な為、たとえ設定値を同じにしても、使用時の環境変化
によって出力データクロックＤdck の位相が設定値から
異なってしまう。即ち、例えば、使用時の温度変化範囲
に対して、各遅延素子の温度に対する遅延量特性の変化
が± ｄ [nsec] ある場合には、最終の（ｎ−１）段通
った出力データクロックはこの遅延量の変化が累積さ
れ、設定値に対して最大で±（ｎ−１） ｄ [nsec] の
ズレが生じるという問題点がある。図４の場合、仮に各
遅延素子の温度特性が±１ [nsec] あるとすると、最終
の１５段通った出力データロックＤdck は、設定値に対
して最大で±１５ [nsec]のズレとなる。
ａでは、遅延素子の環境要因による性能変化（例えば、
温度に対する遅延量特性の変化）を補償することは困難
な為、たとえ設定値を同じにしても、使用時の環境変化
によって出力データクロックＤdck の位相が設定値から
異なってしまう。即ち、例えば、使用時の温度変化範囲
に対して、各遅延素子の温度に対する遅延量特性の変化
が± ｄ [nsec] ある場合には、最終の（ｎ−１）段通
った出力データクロックはこの遅延量の変化が累積さ
れ、設定値に対して最大で±（ｎ−１） ｄ [nsec] の
ズレが生じるという問題点がある。図４の場合、仮に各
遅延素子の温度特性が±１ [nsec] あるとすると、最終
の１５段通った出力データロックＤdck は、設定値に対
して最大で±１５ [nsec]のズレとなる。
【００２４】［この発明に係るディレーライン］図１
は、この発明に係るディレーライン２０（図４の符号４
０のブロックに対応する。）の実施例の一例の回路構成
を示す図である。このディレーライン２０は、複数個
（段数）の破線で示す遅延素子ＤＬ1 ，ＤＬ2 ，ＤＬ3
，…，ＤＬ15，ＤＬ16と、位相比較器（ＰＣ）２２
と、ループフィルタ（ＬＰＦ）２４と、電圧制御部（Ｖ
Ｃ）２６と、セレクタ（１６者択１）２８とを備えてい
る。
は、この発明に係るディレーライン２０（図４の符号４
０のブロックに対応する。）の実施例の一例の回路構成
を示す図である。このディレーライン２０は、複数個
（段数）の破線で示す遅延素子ＤＬ1 ，ＤＬ2 ，ＤＬ3
，…，ＤＬ15，ＤＬ16と、位相比較器（ＰＣ）２２
と、ループフィルタ（ＬＰＦ）２４と、電圧制御部（Ｖ
Ｃ）２６と、セレクタ（１６者択１）２８とを備えてい
る。
【００２５】（遅延素子）このディレーライン２０は、
図４の従来考慮されたディレーライン４０ａと同様に、
これを利用する光磁気ディスク装置が必要とする分解能
ｔ／ｎに基づきその個数（段数）が決定された（ｎ−
１）個の、破線枠で示す遅延素子（ＤＬ）を、図中左か
ら右に順番にＤＬ1 ，ＤＬ2 ，ＤＬ3 ，…，ＤＬn-1 と
直列に接続し、更に図４のディレーライン４０ａより１
個多いＤＬn を直列に接続した遅延素子列を形成した構
成となっている。従って、ｎは遅延素子段数に一致す
る。この各遅延素子ＤＬは、電源電圧より遅延量が可変
である。例えば、図４の従来考慮されたディレーライン
４０ａと比較しながら説明すると、光磁気ディスク装置
の要求性能から、データクロック１周期ｔの１６分の１
の位相分解能ｔ／１６が必要とされる場合、図１に示す
ように遅延素子を１６個設ける。これは、図４のディレ
ーライン４０ａの遅延素子より１個だけ多い。
図４の従来考慮されたディレーライン４０ａと同様に、
これを利用する光磁気ディスク装置が必要とする分解能
ｔ／ｎに基づきその個数（段数）が決定された（ｎ−
１）個の、破線枠で示す遅延素子（ＤＬ）を、図中左か
ら右に順番にＤＬ1 ，ＤＬ2 ，ＤＬ3 ，…，ＤＬn-1 と
直列に接続し、更に図４のディレーライン４０ａより１
個多いＤＬn を直列に接続した遅延素子列を形成した構
成となっている。従って、ｎは遅延素子段数に一致す
る。この各遅延素子ＤＬは、電源電圧より遅延量が可変
である。例えば、図４の従来考慮されたディレーライン
４０ａと比較しながら説明すると、光磁気ディスク装置
の要求性能から、データクロック１周期ｔの１６分の１
の位相分解能ｔ／１６が必要とされる場合、図１に示す
ように遅延素子を１６個設ける。これは、図４のディレ
ーライン４０ａの遅延素子より１個だけ多い。
【００２６】図２に示す様にこの発明に係るディレーラ
イン２０は、図４の従来考慮されたディレーライン４０
ａと異なり、１個の遅延素子（例えば、ＤＬn-1 ）は、
偶数個（例えば、２個）の等しい特性をもつインバータ
（例えば、Ｉnvn-11とＩnvn- 12）からなっている。これ
らインバータＩnv1 ，Ｉnv2 は、与えられる電源電圧に
よって遅延時間特性が略直線的に変化する電子部品、例
えばＭＯＳ型ＩＣからなるのが望ましい。この遅延素子
列の初段遅延素子ＤＬ1 に対し、データクロックＤckが
入力される。
イン２０は、図４の従来考慮されたディレーライン４０
ａと異なり、１個の遅延素子（例えば、ＤＬn-1 ）は、
偶数個（例えば、２個）の等しい特性をもつインバータ
（例えば、Ｉnvn-11とＩnvn- 12）からなっている。これ
らインバータＩnv1 ，Ｉnv2 は、与えられる電源電圧に
よって遅延時間特性が略直線的に変化する電子部品、例
えばＭＯＳ型ＩＣからなるのが望ましい。この遅延素子
列の初段遅延素子ＤＬ1 に対し、データクロックＤckが
入力される。
【００２７】（位相合わせ手段）図１に示す様に、この
発明に係るディレーライン２０は、図４の従来考慮され
たディレーライン４０ａと異なり、遅延素子列を電圧制
御発振器（ＶＣＯ）とした場合のＰＬＬ（フェーズロッ
クループ）の思想を利用した位相合わせ手段を有してい
る。位相比較器２２に対し、初段入力クロックｄ0 と最
終段出力クロックｄn とを入力し、位相比較器２２はこ
れらクロックの位相の比較を行い、その誤差に比例した
位相誤差Ｅrrorをループフィルタ２４に供給する。ルー
プフィルタ２４は、主に低域フィルタからなり位相誤差
Ｅrrorを直流電圧化して、電圧制御部２６に供給する。
電圧制御部２６は主に遅延素子ＤＬに適合するよう処理
し、この位相誤差Ｅrrorを減少しゼロにするようにその
出力電圧を制御して、これを各遅延素子ＤＬを構成する
各々のインバータＩnv1 ，Ｉnv2 に対して、遅延時間制
御用の電源電圧として供給する。
発明に係るディレーライン２０は、図４の従来考慮され
たディレーライン４０ａと異なり、遅延素子列を電圧制
御発振器（ＶＣＯ）とした場合のＰＬＬ（フェーズロッ
クループ）の思想を利用した位相合わせ手段を有してい
る。位相比較器２２に対し、初段入力クロックｄ0 と最
終段出力クロックｄn とを入力し、位相比較器２２はこ
れらクロックの位相の比較を行い、その誤差に比例した
位相誤差Ｅrrorをループフィルタ２４に供給する。ルー
プフィルタ２４は、主に低域フィルタからなり位相誤差
Ｅrrorを直流電圧化して、電圧制御部２６に供給する。
電圧制御部２６は主に遅延素子ＤＬに適合するよう処理
し、この位相誤差Ｅrrorを減少しゼロにするようにその
出力電圧を制御して、これを各遅延素子ＤＬを構成する
各々のインバータＩnv1 ，Ｉnv2 に対して、遅延時間制
御用の電源電圧として供給する。
【００２８】（クロック選択手段）特定の遅延した出力
データクロックＤdck を得る為に、セレクタ２８が設け
られている。このセレクタ２８は、図４の従来考慮され
たディレーライン４０ａのセレクタ５８と実質的に同じ
であり、マルチプレクサ作用を有する。
データクロックＤdck を得る為に、セレクタ２８が設け
られている。このセレクタ２８は、図４の従来考慮され
たディレーライン４０ａのセレクタ５８と実質的に同じ
であり、マルチプレクサ作用を有する。
【００２９】即ち、このセレクタ２８に対して、初段遅
延素子の入力端の前の分岐点ｎ0 から入力クロックｄ0
（即ち、入力データクロックＤck）が、第（ｎ−１）段
遅延素子と最終の第ｎ段遅延素子との間の分岐点ｎ-1か
ら出力クロックｄn-1 が、それぞれ入力される。図１に
示す具体例に於いては、最終段は第１６段であり、最終
段出力クロックｄ16は初段入力クロックｄ0 に同じ位相
なのでこの最終段出力クロックｄ16を除く、全ての出力
クロックｄ0 〜ｄ15が、セレクタ２８に対して供給され
る。セレクタ２８は、４ビットからなるデータクロック
選択信号Ｓelによって１６個の出力クロックｄ0 〜ｄ15
の中より特定の１つの出力クロックを選び出し、所定の
遅延されたデータクロックＤdck として出力する。
延素子の入力端の前の分岐点ｎ0 から入力クロックｄ0
（即ち、入力データクロックＤck）が、第（ｎ−１）段
遅延素子と最終の第ｎ段遅延素子との間の分岐点ｎ-1か
ら出力クロックｄn-1 が、それぞれ入力される。図１に
示す具体例に於いては、最終段は第１６段であり、最終
段出力クロックｄ16は初段入力クロックｄ0 に同じ位相
なのでこの最終段出力クロックｄ16を除く、全ての出力
クロックｄ0 〜ｄ15が、セレクタ２８に対して供給され
る。セレクタ２８は、４ビットからなるデータクロック
選択信号Ｓelによって１６個の出力クロックｄ0 〜ｄ15
の中より特定の１つの出力クロックを選び出し、所定の
遅延されたデータクロックＤdck として出力する。
【００３０】（実施例の作用・効果）図３を参照しなが
ら、この発明に係る実施例のディレーライン２０（図
１）の作用・効果を説明する。初段入力クロックｄ0
は、即ち遅延素子列に入力するデータクロックＤckであ
り、１周期ｔの方形波パルスである。ｄ1 は遅延素子１
段ＤＬ1 を通った出力クロックであり、ｄ2 は遅延素子
２段ＤＬ2 を通った出力クロックであり、ｄ3 は遅延素
子３段ＤＬ3 を通った出力クロックである。同様に、ｄ
15は遅延素子１５段ＤＬ15を通った出力クロックであ
り、ｄ16は遅延素子１６段ＤＬ16を通った出力クロック
である。
ら、この発明に係る実施例のディレーライン２０（図
１）の作用・効果を説明する。初段入力クロックｄ0
は、即ち遅延素子列に入力するデータクロックＤckであ
り、１周期ｔの方形波パルスである。ｄ1 は遅延素子１
段ＤＬ1 を通った出力クロックであり、ｄ2 は遅延素子
２段ＤＬ2 を通った出力クロックであり、ｄ3 は遅延素
子３段ＤＬ3 を通った出力クロックである。同様に、ｄ
15は遅延素子１５段ＤＬ15を通った出力クロックであ
り、ｄ16は遅延素子１６段ＤＬ16を通った出力クロック
である。
【００３１】上述のように、図１のディレーライン２０
は、図４のディレーライン４０ａに比較して、１段多い
遅延素子ＤＬ16を有している。従って、ディレーライン
２０の設計上は、この最終段の遅延素子ＤＬ16の出力ク
ロックｄ16は、初段入力クロックｄ0 に位相が一致す
る。しかし、この発明に係る位相合わせ手段を設けて無
い場合は、例えば温度に対する遅延量特性の変化の様な
各遅延素子の環境要因による性能変化の為、出力データ
クロックＤdck の位相が設定値から変化してしまうおそ
れがある。即ち、図１に関連して述べた様に、使用時の
温度変化範囲に対して、各遅延素子の温度ー遅延量特性
の変化が± ｄ [nsec] ある場合には、最終の１６段通
った出力データクロックｄ16は、この遅延量の変化が累
積されて、初段入力クロックｄ0 （即ち、入力データク
ロックＤck）に対して最大で±１６・ ｄ [nsec] の位
相のズレが生じてしまう。
は、図４のディレーライン４０ａに比較して、１段多い
遅延素子ＤＬ16を有している。従って、ディレーライン
２０の設計上は、この最終段の遅延素子ＤＬ16の出力ク
ロックｄ16は、初段入力クロックｄ0 に位相が一致す
る。しかし、この発明に係る位相合わせ手段を設けて無
い場合は、例えば温度に対する遅延量特性の変化の様な
各遅延素子の環境要因による性能変化の為、出力データ
クロックＤdck の位相が設定値から変化してしまうおそ
れがある。即ち、図１に関連して述べた様に、使用時の
温度変化範囲に対して、各遅延素子の温度ー遅延量特性
の変化が± ｄ [nsec] ある場合には、最終の１６段通
った出力データクロックｄ16は、この遅延量の変化が累
積されて、初段入力クロックｄ0 （即ち、入力データク
ロックＤck）に対して最大で±１６・ ｄ [nsec] の位
相のズレが生じてしまう。
【００３２】図１に示すディレーライン２０では、初段
入力クロックｄ0 と最終段出力クロックｄ16とを位相比
較器２２に供給してそれらの立ち上がりエッジの位相を
比較し、位相ズレが発生すると位相誤差Ｅrrorをループ
フィルタ２４に供給する。ループフィルタ２４は、この
位相誤差Ｅrrorを直流化処理して、電圧制御部２６に供
給する。電圧制御部２６はこの位相誤差をゼロにするよ
うに各インバータＩnvに対する電源電圧を制御する。
入力クロックｄ0 と最終段出力クロックｄ16とを位相比
較器２２に供給してそれらの立ち上がりエッジの位相を
比較し、位相ズレが発生すると位相誤差Ｅrrorをループ
フィルタ２４に供給する。ループフィルタ２４は、この
位相誤差Ｅrrorを直流化処理して、電圧制御部２６に供
給する。電圧制御部２６はこの位相誤差をゼロにするよ
うに各インバータＩnvに対する電源電圧を制御する。
【００３３】即ち、図３に白抜き矢印で示す様に、初段
入力クロックｄ0 と最終段出力クロックｄ16の立ち上が
りエッジの位相は常時正確に一致するよう制御され、図
１の従来考慮されたディレーライン４０に生じる遅延量
の累積の問題は生じない。
入力クロックｄ0 と最終段出力クロックｄ16の立ち上が
りエッジの位相は常時正確に一致するよう制御され、図
１の従来考慮されたディレーライン４０に生じる遅延量
の累積の問題は生じない。
【００３４】従って、光磁気ディスク装置の要求性能か
らデータクロック１周期ｔの１６分の１の位相分解能ｔ
／１６が必要とされ、遅延素子を１６個設けた場合（図
１）、図２に示す様に、遅延素子１段（ＤＬ1 ）通った
出力クロックｄ1 は初段入力クロックｄ0 に対してｔ／
１６の位相差をもち、遅延素子２段（ＤＬ2 ）通った出
力クロックｄ2 は遅延素子１段（ＤＬ1 ）通った出力ク
ロックｄ1 に対してｔ／１６の位相差をもち、図示のよ
うに順次ｔ／１６の位相差をもって、遅延素子１５段
（ＤＬ15）通った出力クロックｄ15は遅延素子１４段
（ＤＬ14）通った出力クロックｄ14に対してｔ／１６の
位相差をもっている。更に、最終の遅延素子１６段（Ｄ
Ｌ16）通った出力クロックｄ16は遅延素子１５段（ＤＬ
15）通った出力クロックｄ15に対してｔ／１６の位相差
をもっている為、この最終段出力クロックｄ16は、位相
合わせ手段の作用によって、初段入力クロックｄ0 に対
して常時正確に位相が一致している。
らデータクロック１周期ｔの１６分の１の位相分解能ｔ
／１６が必要とされ、遅延素子を１６個設けた場合（図
１）、図２に示す様に、遅延素子１段（ＤＬ1 ）通った
出力クロックｄ1 は初段入力クロックｄ0 に対してｔ／
１６の位相差をもち、遅延素子２段（ＤＬ2 ）通った出
力クロックｄ2 は遅延素子１段（ＤＬ1 ）通った出力ク
ロックｄ1 に対してｔ／１６の位相差をもち、図示のよ
うに順次ｔ／１６の位相差をもって、遅延素子１５段
（ＤＬ15）通った出力クロックｄ15は遅延素子１４段
（ＤＬ14）通った出力クロックｄ14に対してｔ／１６の
位相差をもっている。更に、最終の遅延素子１６段（Ｄ
Ｌ16）通った出力クロックｄ16は遅延素子１５段（ＤＬ
15）通った出力クロックｄ15に対してｔ／１６の位相差
をもっている為、この最終段出力クロックｄ16は、位相
合わせ手段の作用によって、初段入力クロックｄ0 に対
して常時正確に位相が一致している。
【００３５】更に、図２に示す様に、各段の遅延素子
（例えば、ＤＬn-1 ）は、偶数個（例えば２個）の等し
い特性をもつインバータ（例えば、Ｉnvn-11とＩnv
n-12）からなっていると説明した。このような構成を採
ることにより、図２に示す様に、各段の遅延素子ＤＬn-
1 に供給される出力クロックｄn-2 のパルス幅比Ｈ／
Ｌ、即ちデューティが揃っている場合、その段の遅延素
子ＤＬn-1 が出力する出力クロックｄn-1 のパルス幅比
Ｈ／Ｌ、即ちデューティも揃っている。即ち、例えば１
つおきの遅延素子ＤＬから出力される出力クロックｄを
反転回路を介して反転する等の特別の処理を必要とせ
ず、セレクタ２８は同一条件で全ての出力クロックｄ0
〜ｄ15を利用出来、各段の遅延量の均一化に寄与してい
る。
（例えば、ＤＬn-1 ）は、偶数個（例えば２個）の等し
い特性をもつインバータ（例えば、Ｉnvn-11とＩnv
n-12）からなっていると説明した。このような構成を採
ることにより、図２に示す様に、各段の遅延素子ＤＬn-
1 に供給される出力クロックｄn-2 のパルス幅比Ｈ／
Ｌ、即ちデューティが揃っている場合、その段の遅延素
子ＤＬn-1 が出力する出力クロックｄn-1 のパルス幅比
Ｈ／Ｌ、即ちデューティも揃っている。即ち、例えば１
つおきの遅延素子ＤＬから出力される出力クロックｄを
反転回路を介して反転する等の特別の処理を必要とせ
ず、セレクタ２８は同一条件で全ての出力クロックｄ0
〜ｄ15を利用出来、各段の遅延量の均一化に寄与してい
る。
【００３６】（付記事項）なお、上述の実施例はこの本
発明を説明する為のものであり、この発明の技術的範囲
を何等限定するものでない。当業者にとって、上述の実
施例を適宜改良・変更し得ることは当然に可能であり、
それら改良・変更を伴った製品が、この発明の技術的範
囲から外れることにはならない。この発明の技術的範囲
は、特許請求の範囲の記載のみによって特定されること
を承知されたい。
発明を説明する為のものであり、この発明の技術的範囲
を何等限定するものでない。当業者にとって、上述の実
施例を適宜改良・変更し得ることは当然に可能であり、
それら改良・変更を伴った製品が、この発明の技術的範
囲から外れることにはならない。この発明の技術的範囲
は、特許請求の範囲の記載のみによって特定されること
を承知されたい。
【００３７】
【発明の効果】この発明に係るディレーラインによれ
ば、入力の周期ｔに対して所望の分解能ｔ／ｎより遅延
素子の段数ｎを定めることにより、ｔ／ｎの任意所望の
位相差の出力が得ることが出来る。
ば、入力の周期ｔに対して所望の分解能ｔ／ｎより遅延
素子の段数ｎを定めることにより、ｔ／ｎの任意所望の
位相差の出力が得ることが出来る。
【００３８】更に、入力に対して、ＰＬＬ作用が働いて
いる為に、環境要因の変化に対して、遅延された各出力
が設定値から位相ズレすることが無い。
いる為に、環境要因の変化に対して、遅延された各出力
が設定値から位相ズレすることが無い。
【図１】この発明のディレーラインの一実施例を示す回
路構成図である。
路構成図である。
【図２】図１の遅延素子の詳細な回路を示す説明図であ
る。
る。
【図３】図１のディレーラインから出力される遅延位相
データクロックのタイミングチャートである。
データクロックのタイミングチャートである。
【図４】この発明のディレーラインが使用される光磁気
ディスク装置の記録系の全体を説明する図である。
ディスク装置の記録系の全体を説明する図である。
【図５】従来考慮されたディレーラインを示す回路構成
図である。
図である。
１１，１２，２１，２２ インバータ ２０，２０ａ，４０ ディレーライン ２２ 位相比較器（ＰＣ） ２４ ループフィルタ（ＬＰＦ） ２６ 電圧制御部（ＶＣ） ２８，５８ セレクタ（１６者択一） ４１ 磁気ヘッド ４２ 光磁気ディスク ４３ スピンドルモータ（Ｍ） ４４ プリエンコーダ ４５ 光学ヘッド（Ｈ） ４６ ＲＦアンプ ４７ クランプ回路 ４８ ＰＬＬ回路 ４９ 磁気ヘッド駆動回路 ５０ レーザ駆動回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】このセレクタ５８は、４ビットからなるデ
ータクロック選択信号Ｓｅｌによって、複数個のデータ
の中より特定の１つのデータを選び出すマルチプレクサ
機能を有する。たとえばセクタの先頭に設けられた参照
領域においてデータ抜きとりに最適な遅延位相を求める
動作により選択信号Ｓｅｌが決まる。この実施例の場
合、データクロック選択信号Ｓｅｌによって、複数個の
出力クロックｄ０，ｄ１，ｄ２，…，ｄ14，ｄ15の中よ
り特定の１つの出力クロックを選び出し、所定の遅延さ
れたデータクロックＤｄｃｋとして出力する。ここで、
以下に述べるような環境要因による各遅延素子遅延量の
変化が問題になる。
ータクロック選択信号Ｓｅｌによって、複数個のデータ
の中より特定の１つのデータを選び出すマルチプレクサ
機能を有する。たとえばセクタの先頭に設けられた参照
領域においてデータ抜きとりに最適な遅延位相を求める
動作により選択信号Ｓｅｌが決まる。この実施例の場
合、データクロック選択信号Ｓｅｌによって、複数個の
出力クロックｄ０，ｄ１，ｄ２，…，ｄ14，ｄ15の中よ
り特定の１つの出力クロックを選び出し、所定の遅延さ
れたデータクロックＤｄｃｋとして出力する。ここで、
以下に述べるような環境要因による各遅延素子遅延量の
変化が問題になる。
Claims (3)
- 【請求項１】 直列に接続された複数段の遅延量可変な
遅延素子と、 該遅延量を制御して、該遅延素子の初段入力クロックと
最終段出力クロックとの位相を合わせる位相合わせ手段
と、 任意の段の上記遅延素子の出力クロックを選択的に取り
出すクロック選択手段とを備える位相量選択可能なディ
レーライン。 - 【請求項２】 各々の上記遅延素子が、等しい特性をも
つ偶数個のインバータを有する請求項１に記載の位相量
選択可能なディレーライン。 - 【請求項３】 各々の上記遅延素子は、電源電圧に略比
例して遅延量が変化し、 上記位相合わせ手段は、位相比較器及び電圧制御部を有
し、該位相比較器には上記初段入力クロックと最終段出
力クロックが入力されて位相誤差を該電圧制御部に出力
し、該電圧制御部が位相誤差に基づき上記電源電圧を制
御してこれらクロックの位相を合わせ、 上記クロック選択手段は、各々の段の上記遅延素子の出
力クロックが入力されてクロック選択信号に従って特定
の段のクロック出力を取り出す請求項１又は請求項２に
記載の位相量選択可能なディレーライン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33767993A JPH07201136A (ja) | 1993-12-28 | 1993-12-28 | 位相量選択可能なディレーライン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33767993A JPH07201136A (ja) | 1993-12-28 | 1993-12-28 | 位相量選択可能なディレーライン |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07201136A true JPH07201136A (ja) | 1995-08-04 |
Family
ID=18310944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33767993A Pending JPH07201136A (ja) | 1993-12-28 | 1993-12-28 | 位相量選択可能なディレーライン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07201136A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5802027A (en) * | 1995-12-11 | 1998-09-01 | Senshu; Susumu | Reproduction clock phase correction circuit |
| WO2000016331A1 (fr) * | 1998-09-11 | 2000-03-23 | Matsushita Electric Industrial Co., Ltd. | Dispositif d'extraction de rythme |
| WO2004042721A1 (ja) * | 2002-11-07 | 2004-05-21 | Sanyo Electric Co., Ltd. | 遅延信号生成装置及び記録パルス生成装置 |
| KR100806117B1 (ko) * | 2006-06-23 | 2008-02-21 | 삼성전자주식회사 | 전압제어 발진기, 이를 구비한 위상동기루프 회로, 및위상동기루프 회로의 제어방법 |
| WO2009011877A2 (en) * | 2007-07-16 | 2009-01-22 | Enphase Energy, Inc. | Method and apparatus for anti-islanding of distributed power generation systems |
| US7564283B1 (en) | 1998-06-22 | 2009-07-21 | Xilinx, Inc. | Automatic tap delay calibration for precise digital phase shift |
-
1993
- 1993-12-28 JP JP33767993A patent/JPH07201136A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5802027A (en) * | 1995-12-11 | 1998-09-01 | Senshu; Susumu | Reproduction clock phase correction circuit |
| US7564283B1 (en) | 1998-06-22 | 2009-07-21 | Xilinx, Inc. | Automatic tap delay calibration for precise digital phase shift |
| WO2000016331A1 (fr) * | 1998-09-11 | 2000-03-23 | Matsushita Electric Industrial Co., Ltd. | Dispositif d'extraction de rythme |
| WO2004042721A1 (ja) * | 2002-11-07 | 2004-05-21 | Sanyo Electric Co., Ltd. | 遅延信号生成装置及び記録パルス生成装置 |
| US7471128B2 (en) | 2002-11-07 | 2008-12-30 | Sanyo Electric Co., Ltd. | Delay signal generator and recording pulse generator |
| KR100806117B1 (ko) * | 2006-06-23 | 2008-02-21 | 삼성전자주식회사 | 전압제어 발진기, 이를 구비한 위상동기루프 회로, 및위상동기루프 회로의 제어방법 |
| WO2009011877A2 (en) * | 2007-07-16 | 2009-01-22 | Enphase Energy, Inc. | Method and apparatus for anti-islanding of distributed power generation systems |
| WO2009011877A3 (en) * | 2007-07-16 | 2009-04-16 | Enphase Energy Inc | Method and apparatus for anti-islanding of distributed power generation systems |
| US7899632B2 (en) | 2007-07-16 | 2011-03-01 | Enphase Energy, Inc. | Method and apparatus for anti-islanding of distributed power generation systems |
| US8195414B2 (en) | 2007-07-16 | 2012-06-05 | Enphase Energy, Inc. | Method and apparatus for identifying an islanding condition |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20030198152A1 (en) | Method of consecutive writing on recordable disc | |
| US7471128B2 (en) | Delay signal generator and recording pulse generator | |
| KR100385405B1 (ko) | 펄스 폭 제어 회로 | |
| JP3477803B2 (ja) | ディレー用デバイス及び遅延位相出力装置 | |
| JPH07201136A (ja) | 位相量選択可能なディレーライン | |
| JP2982556B2 (ja) | 光ディスク記録装置 | |
| KR100505634B1 (ko) | 광기록매체상의 위상기준신호와 워블 신호 사이의 위상차검출 장치 및 방법 | |
| US6229774B1 (en) | Method and apparatus for a phase locked loop | |
| JP2556725Y2 (ja) | シンメトリ装置 | |
| JP3969042B2 (ja) | 光ディスク記録装置 | |
| JP3640407B2 (ja) | 電圧制御発振器およびディスク装置 | |
| US5561652A (en) | Apparatus for recording data on optical disk | |
| EP0869484B1 (en) | CD encode device and method for an optical disk drive | |
| JP2000182327A (ja) | 光学記憶装置 | |
| JP2899477B2 (ja) | 光ディスク装置 | |
| US7200081B2 (en) | Write strategy circuit, write strategy method, and optical disk apparatus | |
| KR100186394B1 (ko) | 광디스크 시스템의 비트클럭 회복장치 | |
| JPH06243589A (ja) | クロック発生回路及び光ディスク装置 | |
| JPH087387A (ja) | 光磁気記録方法及び光磁気記録装置 | |
| JP3778554B2 (ja) | 記録パルス発生装置 | |
| JP3142024B2 (ja) | 記録パルス発生回路 | |
| JPH0765508A (ja) | 外部クロック発生装置及びデータ再生装置 | |
| JP3393421B2 (ja) | クロック生成回路及び光ディスク装置 | |
| JP2001202625A (ja) | 光ディスク用データ記録信号生成装置 | |
| JPH07121932A (ja) | 光磁気ディスクドライブ装置のライトパルス幅補正回路 |