JP3142024B2 - 記録パルス発生回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、光磁気ディスクにデー
タを記録する場合に用いて好適な記録パルス発生回路に
関する。

【０００２】

【従来の技術】図５は、光ディスクのトラックフォーマ
ットを示している。同図に示すように、ディスクの１回
転の範囲のトラックが複数のセクタに区分され、各セク
タは、予め所定の信号が記録されているプリフォーマッ
ト部と、データが記録されるデータ部とにより構成され
ている。プリフォーマット部に記録される信号として
は、例えばビット同期信号、セクタ同期信号、セクタア
ドレス、トラックアドレスなどがある。

【０００３】図６は、このようなトラックフォーマット
を有する光ディスクにデータを記録、再生する場合の構
成例を示している。光ディスク１には、レーザダイオー
ド２より出射したレーザ光が照射され、その反射光が光
検出器６により検出されるようになされている。そし
て、光検出器６の出力が再生増幅器７により増幅され、
ＰＬＬ回路８とデータ検出回路９に供給されている。Ｐ
ＬＬ回路８は、再生増幅器７より入力された信号から、
図５に示すビット同期信号に対応する成分を分離し、こ
れに同期したクロックを生成する。このクロックは、変
調器３、記録パルス発生回路４およびデータ検出回路９
に供給されている。

【０００４】データ検出回路９は、ＰＬＬ回路８より供
給されるクロックを基準として、再生増幅器７より供給
される信号からデータを検出する。データ検出回路９に
より検出されたデータは、復調器１０に供給され、復調
され、図示せぬ回路に出力される。

【０００５】また、図示せぬ回路から供給された記録デ
ータは、変調器３において変調され、記録パルス発生回
路４により記録パルスに変換される。この記録パルスが
ＬＤ駆動回路５を介してレーザダイオード２に供給さ
れ、レーザダイオード２を点灯させるようになされてい
る。

【０００６】次に、その動作について説明する。記録モ
ード時および再生モード時のいずれの場合においても、
図５に示すプリフォーマット部においては、レーザダイ
オード２が点灯される（再生状態の強度とされる）。そ
して、光検出器６が光ディスク１により反射されたレー
ザ光を検出し、ＲＦ信号を出力する。このＲＦ信号は、
再生増幅器７を介してＰＬＬ回路８に供給される。ＰＬ
Ｌ回路８は、光ディスク１のプリフォーマット部のビッ
ト同期信号に同期したクロックを生成し、データ検出回
路９と変調器３および記録パルス発生回路４に出力す
る。

【０００７】記録モード時、図示せぬ回路から供給され
た記録データが、変調器３において変調され、この変調
データが記録パルス発生回路４により記録パルスに変換
される。そして、この記録パルスに対応して、ＬＤ駆動
回路５を介してレーザダイオード２が駆動され、光ディ
スク１に記録データに対応するレーザ光が照射され（記
録状態の強度とされ）、記録データに対応するピットが
形成される。

【０００８】変調器３と記録パルス発生回路４は、この
ときＰＬＬ回路８より供給されるクロックを基準とし
て、変調動作および記録パルス発生動作を実行する。

【０００９】一方、再生モード時においては、レーザダ
イオード２が図５のデータ部においても連続的に点灯さ
れる（再生状態の強度とされる）。そしてデータ検出回
路９は、このとき再生増幅器７が出力するＲＦ信号か
ら、ＰＬＬ回路８が出力するクロックを基準としてデー
タを検出する。この検出データは、復調器１０において
復調され、図示せぬ回路に供給される。

【００１０】記録パルス発生回路４は、例えば図７に示
すように、遅延線２１，２２、インバータ２３およびア
ンド回路２４により構成されている。変調器３より入力
された変調データは、遅延線２１により遅延された後、
遅延線２２とアンド回路２４に供給されている。遅延線
２２により遅延されたデータは、インバータ２３を介し
てアンド回路２４の他方の入力に供給されている。そし
て、アンド回路２４の出力がＬＤ駆動回路５に供給され
るようになされている。

【００１１】次に、図８のタイミングチャートを参照し
て、図７の例の動作について説明する。ＰＬＬ回路８に
より生成されたクロックが、変調器３に供給され、変調
器３は、このクロック（図８（ａ））を基準として、図
示せぬ回路から入力される記録データを変調する。その
結果、変調器３が出力する記録データ（図８（ｂ））
は、クロックに同期したものとなる。この記録データ
（記録ビット列）は、遅延線２１により所定の時間ＤＬ
１だけ遅延され（図８（ｃ））、アンド回路２４の一方
の入力に供給されるとともに、遅延線２２により遅延時
間ＤＬ２だけ遅延される（図８（ｄ））。

【００１２】遅延線２２の出力は、インバータ２３によ
り反転され（図８（ｅ））、アンド回路２４の他方の入
力に供給される。アンド回路２４は、遅延線２１の出力
（図８（ｃ））とインバータ２３の出力（図８（ｅ））
との論理積を演算し、記録パルス（図８（ｆ））とし
て、ＬＤ駆動回路５に出力する。レーザダイオード２
は、記録パルスが供給されている区間点灯され（記録強
度とされ）、光ディスク１上に照射される。

【００１３】光ディスク１は、熱的時定数を有している
ため、この記録パルス（図８（ｆ））に対応して、所定
の長さのピットとして記録される（図８（ｇ））。遅延
線２１による遅延時間ＤＬ１は、光検出器６と再生増幅
器７による遅延時間に対応して設定されている。その結
果、光ディスク１上に記録される信号（図８（ｇ））の
位置は、光ディスク１上のビット同期信号（図８
（ｈ））に同期したものとなる。

【００１４】

【発明が解決しようとする課題】従来の装置は、このよ
うに、光検出器６と再生増幅器７による遅延時間に対応
する分だけ、遅延線２１により記録データを遅延して記
録パルスを発生させるようにしていた。その結果、遅延
線２１として遅延時間が固定のものを用いると、例えば
温度変化などに起因して、光検出器６と再生増幅器７の
遅延時間が変化すると、ビット同期信号と正確に同期し
た位置にデータを記録することが困難になる課題があっ
た。

【００１５】これを解決するために、例えば遅延線２１
として、タップ付きの遅延線を用い、そのタップを切り
換えることにより遅延量を制御するようにしたものもあ
る。しかしながら、タップ位置を切り換えることにより
遅延量を制御するものは、遅延量の最小変化単位がタッ
プ間隔で規制され、遅延時間の微細な制御ができない課
題があった。

【００１６】そこで、連続的に遅延量を可変できる遅延
線を用いることも考えられるが、このような遅延線は高
価であるため、これを用いると、コスト高となる課題が
あった。

【００１７】本発明はこのような状況に鑑みてなされた
ものであり、安価で、連続的に遅延量を調整できるよう
にするものである。

【００１８】

【課題を解決するための手段】本発明の記録パルス発生
回路は、記録媒体に記録されている基準信号に同期した
クロックを生成するクロック生成手段としてのＶＣＯ５
３と、ＶＣＯ５３により生成されたクロックのデューテ
ィを制御するデューティ制御手段としてのクロックデュ
ーティコントロール回路４１と、クロックデューティコ
ントロール回路４１によりデューティが制御されたクロ
ックと記録データとを演算して記録パルスを発生する演
算手段としての演算回路４０とを備えることを特徴とす
る。

【００１９】この演算回路４０は、例えばノア回路３２
を含むようにすることができる。

【００２０】

【作用】上記構成の記録パルス発生回路においては、ク
ロックデューティコントロール回路４１によりデューテ
ィが制御されたクロックと記録データとが演算回路４０
において演算される。その結果、安価で、連続的にデュ
ーティを可変することができる装置を実現することが可
能となる。

【００２１】

【実施例】本発明においても、光ディスク装置は図６に
示すように構成される。但し、その記録パルス発生回路
４は、図１に示すように構成される。

【００２２】即ち、この実施例においては、記録パルス
発生回路４が、演算回路４０、クロックデューティコン
トロール回路４１および設定回路４２により構成されて
いる。演算回路４０は、変調器３が出力するデータを反
転するインバータ３１と、クロックデューティコントロ
ール回路４１が出力するクロックと、インバータ３１の
出力のノアを演算するノア回路３２と、ノア回路３２の
出力を所定時間遅延して出力する遅延線３３と、遅延線
３３の出力を反転するインバータ３４と、インバータ３
４の出力とノア回路３２の出力の論理積を演算するアン
ド回路３５とにより構成されている。アンド回路３５の
出力は、ＬＤ駆動回路５に供給されるようになされてい
る。

【００２３】クロックデューティコントロール回路４１
は、ＰＬＬ回路８が出力するクロックのデューティを所
定の値に変更して、変調器３とノア回路３２に出力して
いる。設定回路４２は、例えばボリュームあるいは温度
検出回路などにより構成され、使用者により設定された
値、あるいは検出された温度に対応して、クロックデュ
ーティコントロール回路４１におけるデューティを所定
の値に設定するようになされている。

【００２４】次に、図２のタイミングチャートを参照し
て、その動作について説明する。変調器３は、クロック
デューティコントロール回路４１より供給されるクロッ
ク（図２（ａ））に同期して、図示せぬ回路から供給さ
れる記録データを変調し、変調データ（図２（ｂ））を
出力する。この変調データは、インバータ３１により反
転され（図２（ｃ））、ノア回路３２の一方の入力に供
給される。ノア回路３２の他方の入力には、クロックデ
ューティコントロール回路４１が出力するクロック（図
２（ａ））が供給されている。ノア回路３２は、両入力
のノアを演算して出力する（図２（ｄ））。

【００２５】このノア回路３２の出力は、変調器３が出
力する変調データ（図２（ｂ））が論理１である区間に
おいて（インバータ３１の出力が論理０である区間にお
いて）、クロック（図２（ａ））が論理０である区間、
論理１となり、その他の区間、論理０となる。即ち、こ
の信号の論理１の区間は、クロックデューティコントロ
ール回路４１が出力するクロック（図２（ａ））の論理
０の区間に対応している。

【００２６】ノア回路３２の出力は、遅延線３３により
所定時間だけ遅延され（図２（ｅ））、インバータ３４
により反転され（図２（ｆ））、アンド回路３５の一方
の入力に供給される。このアンド回路３５の他方の入力
には、ノア回路３２の出力（図２（ｄ））がそのまま入
力されている。アンド回路３５は、両入力の論理積を演
算し、記録パルスとしてＬＤ駆動回路５に供給する（図
２（ｇ））。

【００２７】アンド回路３５が出力する記録パルス（図
２（ｇ））の論理１のパルス幅は、遅延線３３による遅
延時間ＤＬに対応している。そして、この記録パルス
（図２（ｇ））の立上りエッジのタイミングは、クロッ
クデューティコントロール回路４１が出力するクロック
（図２（ａ））の立下りエッジに同期している。従っ
て、このクロックデューティコントロール回路４１が出
力するクロックの立下りエッジのタイミング（デューテ
ィ）を調整することにより、光ディスク１（図６）に記
録されているビット同期信号（図８（ｈ））に同期し
て、情報ピットを光ディスク１上に形成することができ
る。

【００２８】クロックデューティコントロール回路４１
は、例えば図３に示すように構成することができる。即
ち、この実施例においては、位相比較器５１、ローパス
フィルタ５２、分周器５４とともに、ＰＬＬ回路８を構
成するＶＣＯ５３の出力が、コンデンサ６１により、そ
の直流成分が除去されて、ＣＭＯＳよりなるインバータ
６２に供給されている。インバータ６２の入出力端に
は、抵抗６３が並列に接続されている。インバータ６２
の出力は、ＣＭＯＳよりなるインバータ６４を介して、
変調器３とノア回路３２に供給されるようになされてい
る。

【００２９】また、インバータ６４の出力は、抵抗６５
を介して、演算増幅器６７の反転入力端子に供給されて
いる。演算増幅器６７の非反転入力端子には、設定回路
４２が出力する基準電圧が供給されている。演算増幅器
６７の反転入力端子と出力端子の間には、コンデンサ６
６が接続されている。即ち、抵抗６５、コンデンサ６６
および演算増幅器６７により、位相補償積分器が構成さ
れている。演算増幅器６７の出力は、抵抗６８を介して
インバータ６２の入力に供給されている。

【００３０】次に、図４のタイミングチャートを参照し
て、その動作について説明する。位相比較器５１は、再
生増幅器７（図６）より入力される信号と、分周器５４
が出力する信号の位相を比較し、その位相誤差を出力す
る。この位相誤差信号は、ローパスフィルタ５２により
不要な高域成分が除去された後、ＶＣＯ５３に制御電圧
として入力される。ＶＣＯ５３は、この制御電圧に対応
して、所定の位相のクロックを生成する。このクロック
は、分周器５４により１／ｎに分周され、位相比較器５
１に供給される。このようにして、ＰＬＬ回路８は光デ
ィスク１に記録されているプリフォーマット部のビット
同期信号に同期したクロックを生成する。

【００３１】ＶＣＯ５３の出力は、その周波数が高い場
合、その容量性のため、方形波とはならず、三角波とな
る（図４（ａ））。このＶＣＯ５３の出力（図４
（ａ））は、コンデンサ６１により、その直流成分が除
去された後、インバータ６２に供給される（図４
（ｂ））。インバータ６２は、その入力が所定の閾値
（例えば２．５Ｖ）より大きいとき、論理０を出力し、
基準電圧より小さいとき、論理１を出力する（図４
（ｃ））。インバータ６２の出力は、インバータ６４に
よりさらに反転され、クロックデューティコントロール
回路４１の出力として、変調器３とノア回路３２に供給
される（図４（ｄ））。

【００３２】インバータ６４の出力の一部は、演算増幅
器６７により構成される位相補償積分器に供給され、積
分される。この演算増幅器６７の非反転入力端子には、
設定回路４２より所定の基準電圧が供給されているた
め、位相補償積分器は、この基準電圧と出力クロックの
積分値との差を出力する。この演算増幅器６７の出力は
抵抗６８を介して、コンデンサ６１を介してインバータ
６２に入力されるＶＣＯ５３の出力（図４（ｂ））に加
算される。その結果、インバータ６２に入力される三角
波よりなるクロック（図４（ｂ））の直流成分が、演算
増幅器６７の出力に対応して変化することになる。

【００３３】インバータ６４より出力されるクロック
（図４（ｄ））のデューティ（演算増幅器６７による、
その積分値）が、設定回路４２により設定する基準電圧
に対応する値より小さいとき、演算増幅器６７の出力が
大きくなり、インバータ６２の入力の直流成分を増加さ
せる。これにより、図４（ｂ）に示す三角波の直流電圧
が増加し、インバータ６２の閾値電圧（２．５Ｖ）より
大きいレベルとなる区間が広くなる。その結果、デュー
ティが増加する。

【００３４】逆に、クロックのデューティが、設定回路
４２により設定する基準電圧に対応する値より大きいと
き、演算増幅器６７の出力が小さくなり、図４（ｂ）に
示す三角波の直流成分が低下する。その結果、インバー
タ６２における閾値電圧（２．５Ｖ）より大きいレベル
の範囲が狭くなり、デューティが小さくなる。以上のよ
うにして、インバータ６２（６４）より出力されるクロ
ックのデューティが、設定回路４２により設定する基準
電圧に対応する値となる。この基準電圧が２．５Ｖのと
き、インバータ６４より出力されるクロックのデューテ
ィは５０％となる。

【００３５】そこで、設定回路４２により設定する基準
電圧を、ボリューム、あるいは検出した周囲の温度に対
応して適宜調整することにより、クロックのデューティ
を連続的に変化させることができる。

【００３６】

【発明の効果】以上の如く本発明の記録パルス発生回路
によれば、クロックのデューティを制御し、このデュー
ティが制御されたクロックと記録データとを演算して、
記録パルスを生成するようにしたので、安価で、連続的
にクロックのデューティを変化させることが可能な装置
を実現することができる。

【図面の簡単な説明】

【図１】本発明の記録パルス発生回路の一実施例の構成
を示すブロック図である。

【図２】図１の実施例の動作を説明するタイミングチャ
ートである。

【図３】図１のクロックデューティコントロール回路４
１の構成例を示すブロック図である。

【図４】図３の実施例の動作を説明するタイミングチャ
ートである。

【図５】光ディスクのトラックフォーマットを説明する
図である。

【図６】光ディスクの構成例を示すブロック図である。

【図７】従来の記録パルス発生回路の構成例を示すブロ
ック図である。

【図８】図７の例の動作を説明するタイミングチャート
である。

【符号の説明】

１ 光ディスク ２ レーザダイオード ３ 変調器 ４ 記録パルス発生回路 ６ 光検出器 ８ ＰＬＬ回路 ９ データ検出回路 １０ 復調器 ２１，２２ 遅延線 ３１ インバータ ３２ ノア回路 ３３ 遅延線 ３４ インバータ ３５ アンド回路 ４１ クロックデューティコントロール回路 ４２ 設定回路 ５３ ＶＣＯ ６１ コンデンサ ６２，６４ インバータ ６７ 演算増幅器

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 記録媒体に記録されている基準信号に同
   期したクロックを生成するクロック生成手段と、 前記クロック生成手段により生成された前記クロックの
   デューティを制御するデューティ制御手段と、 前記デューティ制御手段によりデューティが制御された
   前記クロックと記録データとを演算して記録パルスを発
   生する演算手段とを備えることを特徴とする記録パルス
   発生回路。
2. 【請求項２】 前記演算手段はノア回路を含むことを特
   徴とする請求項１に記載の記録パルス発生回路。