WO2004042721A1 - 遅延信号生成装置及び記録パルス生成装置 - Google Patents

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WO2004042721A1
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Toshiyuki Shutoku
Shin-Ichiro Tomisawa
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Sanyo Electric Co., Ltd.
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    • H03K2005/00032—Dc control of switching transistors
    • H03K2005/00039—Dc control of switching transistors having four transistors serially

Definitions

  • the present invention relates to a delay signal generator and a recording pulse generator.
  • the present invention provides a delay signal generation device capable of generating a plurality of delay signals having different minimum units of delay amount from one input signal, and fetches modulation data on which predetermined modulation processing has been performed.
  • the present invention relates to a recording pulse generation device capable of generating recording pulses for at least two different disk media.
  • a data recording device that records desired data to be recorded on a disk medium such as an optical disk as a recording medium using a laser usually includes a write strategy circuit that generates a timing signal for controlling a laser irradiation mode.
  • a timing signal for example, there is a recording pulse generated by performing pulse modulation processing on data to be recorded and controlling the intensity and irradiation time of an irradiation laser on a disk medium.
  • a timing signal such as a recording pulse is generated in units of time intervals shorter than the cycle of a reference clock signal, which is a clock signal used as a reference for a recording operation, in accordance with the rotation mode of the disk medium. For this reason, in the light strategy circuit, some delay signals having a predetermined delay with respect to the edge of the reference peak signal are generated. By using the delay signal, a timing signal that is a signal in units of a time interval shorter than the cycle of the reference clock signal and that controls the laser irradiation mode is generated.
  • CD-R Compact Disc-Recordable
  • CD-RW Compact Disk-Rewritable
  • DVD-R Digital Versatile Disc-Recordable
  • DVD-RW Digital Versatile Disc-Rewritable
  • the circuit scale is seriously increased. That is, the time interval required for the timing signal in the write strategy circuit differs depending on the specification corresponding to each disk medium. For this reason, the write strategy circuit includes separate delay circuits that generate a delay signal for each specification, and an increase in the circuit scale is inevitable.
  • the present invention has been made in view of such circumstances, and its purpose is to increase the circuit size, even when generating a plurality of delay signals having different minimum units of delay from each other for one input signal. It is an object of the present invention to provide a delay signal generation device and a recording pulse generation device that can suppress the delay.
  • a delay signal generation device includes a plurality of first delay elements connected in series, each of which controls a delay amount according to a control voltage, A delay circuit that delays an input signal stepwise; a delay amount control circuit that is connected to the delay circuit, generates the control voltage, and supplies the control voltage to the plurality of first delay elements; A selector that is connected to a circuit and selects one of the outputs of the plurality of first delay elements to generate a delay signal having a predetermined delay amount.
  • the delay amount control circuit includes a plurality of second delay elements, each having the same configuration as the first delay element, and having a ring shape based on the number of the plurality of first delay elements.
  • a voltage-controlled oscillator including a plurality of second delay elements connected to the voltage-controlled oscillator, and dividing the output signal of the voltage-controlled oscillator by a first frequency-dividing ratio to a first frequency-divided signal.
  • a first frequency divider for generating a frequency-divided signal, and a second frequency divider for generating a second frequency-divided signal by dividing a predetermined reference clock signal by a second frequency division ratio
  • a phase comparator connected to the first and second frequency dividers, for comparing a phase of the first frequency-divided signal with a phase of the second frequency-divided signal to generate a comparison signal;
  • a filter circuit that is connected to the phase comparator and generates the control voltage in response to the comparison signal.
  • the delay amount control circuit changes a delay amount of one first delay element of the delay circuit by changing a division ratio that is a ratio of the second division ratio to the first division ratio. I do.
  • an apparatus which takes in modulated data subjected to a predetermined modulation process and generates recording pulses for at least two different disk media.
  • the recording pulse generation device includes a plurality of delay circuits, each of which delays an input signal in a stepwise manner.
  • Each of the plurality of delay circuits is connected in series, and each of the plurality of delay circuits has a delay amount controlled according to a control voltage.
  • a plurality of delay circuits including a delay element, a delay amount control circuit connected to the plurality of delay circuits, generating the control voltage, and supplying the control voltage to a plurality of first delay elements of each delay circuit;
  • Each of the plurality of delay circuits is connected to each of the plurality of delay circuits, each of which selects an output of any of the plurality of first delay elements of the associated delay circuit to generate a delay signal having a predetermined delay amount.
  • the delay amount control circuit is configured to change the delay amount of one first delay element of each delay circuit by changing the control voltage.
  • the delay amount control circuit is a plurality of second delay elements, A voltage controlled oscillator, each having the same configuration as the first delay element, and including a plurality of second delay elements connected in a ring in a number based on the number of the plurality of first delay elements
  • a first frequency divider connected to the voltage controlled oscillator, for generating a first frequency divided signal by dividing the output signal of the voltage controlled oscillator by a first frequency division ratio, and a predetermined reference clock
  • a second frequency divider that divides the signal by a second frequency division ratio to generate a second frequency-divided signal; and the first and second frequency dividers are connected to the first and second frequency dividers.
  • a phase comparator that generates a comparison signal by comparing the phase of the signal with the phase of the second partial signal; and connected to the phase comparator.
  • Said comparison signal A filter circuit that generates the control voltage in response, the delay amount control circuit changing a frequency division ratio that is a ratio of the second frequency division ratio to the first frequency division ratio. It is preferable to change the delay amount of one first delay element of each of the delay circuits.
  • FIG. 1 is a schematic block diagram showing the entire configuration of a write strategy circuit according to one embodiment of the present invention.
  • FIG. 2 is a schematic block diagram illustrating a configuration of a delay signal generation circuit included in the embodiment.
  • FIG. 3 is a circuit diagram showing a configuration of the delay element of the embodiment.
  • FIG. 4 is a time chart showing a recording pulse generation mode in the embodiment.
  • FIG. 1 is a block diagram showing a configuration of a data recording control device including a write strategy circuit and a peripheral circuit.
  • the optical disc 1 whose rotation is controlled at a constant linear velocity by the spindle motor 10 shown in FIG. 1 is a CD (CD-R, CD-RW) or a DVD (DVD-R, DVD-RW). Regardless of whether the optical disk 1 is a CD or a DVD, the optical disk 1 has one spiral track formed as a data recording area. The track is formed by forming grooves called groups on the flat surface (land) of the disk.
  • the group is formed to meander slightly (wobble), and information called AT IP (Absolute Tinie In Pregroove) is recorded with respect to a change in the meandering period. In this way, trace the track By doing so, the AT IP information written as a group sample can be read, and the absolute time information of the current track position can be obtained.
  • AT IP Absolute Tinie In Pregroove
  • the optical disc 1 is a DVD
  • the group is formed to meander slightly (wobbled), but the address does not always include the address information.
  • areas including positional information on a disk medium called land prepits (LPP) are provided at predetermined intervals on tracks.
  • the data recording control device 100 is a device that takes in data stored in a DRAM (not shown), generates a corresponding recording pulse, and outputs the recording pulse to the optical head 20.
  • the control unit 30 is a microphone port computer that controls each unit in the data recording device in which the data recording control device 100 is mounted. From the control unit 30, information relating to specifications relating to data recording control is output to the data recording control device 100 in accordance with the type of the optical disc 1.
  • the clip generation circuit 110 generates a reference clip signal CLK, which is an operation clip signal in the data recording control device 100, according to whether the optical disc 1 is a CD or a DVD. Generate each one separately.
  • the clock generation circuit 110 includes an oscillator 111 and a PLL circuit 112 in order to generate each of these different reference clock signals CLK. This is a circuit for generating an operation clock signal used when the recording control device 100 performs control of recording data on a CD as the optical disk 1.
  • the oscillator 111 is composed of, for example, a crystal oscillator.
  • the drying circuit 112 is a circuit that generates an operation clock signal used when the data recording control device 100 performs control for recording data on a DVD as the optical disk 1.
  • the PLL circuit 112 generates a clock signal CLK based on the LPP signal and the wobble signal output from the optical head 20. In other words, when the PLL circuit 112 captures a pebble signal and generates a clock signal of a predetermined frequency, the PLL circuit 112 further captures the LPP signal and fine-tunes the frequency to obtain the clock signal C. Generate LK.
  • the PLL circuit may be the one described in, for example, Japanese Patent Application No. 2000-028159, Japanese Patent Application No. 2000-031193, or Japanese Patent Application No. 2000-049702.
  • the PLL circuit 112 may be a circuit that generates the quick signal CLK based on either the sample signal or the LPP signal. Note that the clock signal output from the oscillator 111 and the PLL signal may be used.
  • the command signal from the control unit 30 (CD / DVD) determines which of the cook signals output from the circuit 1 1 2 is used as the reference cook signal C LK output from the cook generation circuit 110. Mode switching signal).
  • the DVD encoder 120 modulates data input from a DRAM (not shown) from 8 bits to 16 bits in accordance with the DVD data format. Note that the DVD encoder 120 operates with the reference clock signal CLK generated by the clock generation circuit 110.
  • the CD encoder 130 performs modulation processing from 8 bits to 14 bits on data input from a DRAM (not shown) in accordance with the data format of the CD. Note that the CD encoder 130 also operates by the reference clock signal CLK generated by the clock generation circuit 110.
  • Data modulated by the DVD encoder 120 and the CD encoder 130 are both input to the selector 140.
  • the selector 140 selectively outputs either data modulated by the DVD encoder 120 or data modulated by the CD encoder 130. More specifically, the selector 140 includes a register 1441 for storing information specifying data desired to be output among the modulated data. When information indicating whether the optical disc 1 is a CD or a DVD is written from the control unit 30, in other words, information specifying desired data is written into the register 141, the selector 140 responds accordingly. To select the output signal.
  • the modulated data selectively output from the selector 140 is taken into the write strategy circuit 150 as data to be pulse-modulated into a recording pulse for controlling the output of the laser irradiated on the optical disc 1. .
  • Light Strategy The circuit 150 generates a recording pulse based on the modulated data and outputs the recording pulse to the optical head 20.
  • the write strategy circuit 150 includes a first circuit 151 that generates various signals used to generate a recording pulse based on the modulated data and the reference clock signal CLK, and a signal based on the various signals. And a second circuit 152 for generating a recording pulse.
  • the first circuit 15 1 generates the following three signals.
  • Delayed signal Delayed signal that is a signal to be delayed in the second circuit 152
  • Delay amount setting signal A signal that sets the delay amount of the signal to be delayed in the second circuit 152
  • Clock synchronization signal A signal used to generate a recording pulse together with the delay signal generated by the second circuit 152 from the signal to be delayed.
  • the clock synchronization signal is a pulse signal that rises or falls in synchronization with the rising edge of the reference clock signal CLK.
  • the manner in which the delay target signal, the delay amount setting signal, and the clock synchronization signal are generated in the first circuit 151 depends on the specification of recording data on the optical disc 1, in other words, the specification of the recording pulse. Will be changed accordingly. That is, it is changed according to whether the optical disc 1 is CD or DVD.
  • the first circuit 15 1 stores the tape data that determines the pulse modulation mode of the modulated data, in other words, the table data that determines the pulse modulation mode of the data to be pulse-modulated.
  • Register 1 5 1a is provided. Based on the table data, the pulse modulation mode, in other words, the generation mode of the delay target signal, the delay amount setting signal, and the clock synchronization signal is changed.
  • the table data is written to the register 151a by the control unit 30.
  • the second circuit 15 2 generates a delay signal by adding the delay amount specified by the delay amount setting signal to the delay target signal, and synchronizes the delay signal with the clock.
  • a recording pulse is generated based on the signal.
  • a delay signal generation circuit 200 that generates a delay signal by adding a delay amount specified by the delay amount setting signal to the delay target signal included in the second circuit 152 will be described with reference to FIG. Will be explained.
  • FIG. 2 shows a delay signal generation circuit 200 and a logic circuit 300 that generates a recording pulse by logically synthesizing the delay signal and the clock synchronization signal. These are all provided in the second circuit 152.
  • the delay signal generation circuit 200 applies the delay amount specified by the delay amount setting signal to four different delay target signals (delay target signal S1 to delay target signal S4). To generate four delay signals (delay signal D1 to delay signal D4).
  • the delay signal generation circuit 200 is either a delay circuit 220 composed of a plurality of (multiple) delay elements 221, or a delay circuit 220 having a plurality of stages of the delay circuit 220. It comprises a selector 230 for selectively extracting the output signal, and a delay amount control circuit 210 for switching and controlling the delay amount of the delay element 222 of the delay circuit 220.
  • the delay circuit 220 is a circuit in which a plurality of delay elements 221 whose delay amount is variably set in accordance with the application mode of the control voltage Vc are connected in a plurality of stages. It consists of four circuits corresponding to. Different delay target signals are input to respective input terminals of the delay circuit 220 composed of four parallel circuits. A signal delayed by a predetermined delay amount by the delay element 2 21 in each stage of each delay circuit 220 is output to the selector 230. .
  • the selector 230 captures the delay amount setting signal output from the first circuit 151 shown in FIG. 1 and, in accordance with the delay amount setting signal, the delay element 2 of each stage of the delay circuit 220. 21 Any one of the output signals from 1 is selectively output as a delay signal.
  • the delay amount control circuit 210 delays the delay element 221 of each stage of the delay circuit 220 so that the delay amount becomes an integer fraction of one cycle of the reference clock signal CLK.
  • the control voltage applied to each delay element 221 of the circuit 220 is controlled, and a predetermined integer is switched according to the specification related to the generation of the recording pulse.
  • the recording pulse is required to have an accuracy of 1/16 of the period of the reference clock signal.
  • DVDs are required to have an accuracy of 1/20 of the period of the reference clock signal.
  • both the CD and DVD are required by the specification to set a pulse waveform as a recording pulse at a time interval shorter than the cycle of the reference clip signal.
  • the delay circuit 220 sets the minimum delay amount obtained by dividing the time of one cycle of the reference clock signal by an integer as the unit time, and calculates the time of one cycle of the reference clock signal and the unit time from the unit time. A signal having a delay amount up to a time corresponding to the difference is generated.
  • the delay amount control circuit 210 the control voltage Vc is adjusted so that the delay amount of one stage of the delay circuit 220 becomes one cycle of the reference clock signal CLK with a delay amount corresponding to the specification. Perform switching control. More specifically, the delay amount control circuit 210 is configured by connecting an impeller 211b and a plurality of stages of delay elements 211a having the same configuration as each of the delay elements 221 in a ring shape. A voltage-controlled oscillator 211 is provided in which the amount of delay of each delay element 211a is controlled by a control voltage input to its control terminal.
  • the delay amount control circuit 2 1 0 is connected to the voltage control oscillator 2 1 1 when the delay amount of the delay element 2 1 1 a of the voltage control oscillator 2 1 1
  • a PLL circuit is configured to lock the output signal (output frequency) of the device.
  • the control voltage applied to the control terminal of the delay element 221 is set so that the delay amount of the delay element 221 becomes an integral one-half of one cycle of the reference cook signal CLK. It will be.
  • the output signal of the voltage controlled oscillator 211 is frequency-divided by the frequency divider 222 at a predetermined frequency division ratio.
  • the reference clock signal output from the clock generation circuit 110 shown in FIG. 1 is frequency-divided by the frequency divider 223 at a predetermined frequency division ratio.
  • the phase of the signal divided by the frequency divider 222 and the frequency divider 222 is compared by the phase comparator 222.
  • a signal corresponding to the phase difference detected by the phase comparator 224 is output from the low-pass filter 225 (filter circuit) as the control voltage Vc.
  • Each division ratio shall include "1".
  • the delay element 211 a included in the voltage controlled oscillator 211 and the delay element 221 included in the delay circuit 220 will be further described.
  • Each of the delay elements 211 a and 221 is a circuit in which a voltage of a predetermined voltage value is applied by the bias circuit 240 and the amount of delay is controlled according to a control voltage applied through a control terminal.
  • FIG. 3 shows a circuit configuration of each of the delay elements 211a and 221.
  • each delay element is basically composed of two stages (impellers IV 1 and IV 2) of inverters each comprising a P-channel transistor TP and an N-channel transistor TN. It is configured.
  • a current control transistor TC1 composed of a P-channel transistor is connected between each inverter IV1, IV2 and the power supply potential V, and an N-channel transistor is connected between each inverter IV1, IV2 and the ground potential.
  • the current control transistors TC 2 are connected to each other.
  • buffer circuits B 1 and B 2 each composed of a P-channel transistor TP having a gate electrode electrically connected to the gate electrode of each transistor TP and TN of each of the inverters IV 1 and IV 2 and an N-channel transistor TN include , IV2.
  • a voltage having a predetermined voltage value is applied to the gate terminal of the current control transistor TC1 of the impellers IV1 and IV2 by the bias circuit 240 shown in FIG.
  • the control voltage Vc is applied to the gate terminals of the current control transistors TC2 of the inverters IVI and IV2.
  • the delay amount of the delay element is controlled according to the magnitude of the control voltage Vc.
  • the output of the inverter IV2 at the subsequent stage among the delay elements is input to the next delay element.
  • the selector 230 shown in FIG. 2 receives the output from the buffer circuit B2 at the subsequent stage provided corresponding to the inverter IV2 at the subsequent stage. Next, a process of generating a delay signal in the delay signal generation circuit 200 including such a delay element will be described.
  • the control unit 30 shown in FIG. A frequency division ratio setting signal corresponding to whether the optical disk 1 is a CD or a DVD is output to the frequency dividers 222, 222.
  • the delay amount of one stage of the delay circuit 220 is set to an accuracy of one-half of one cycle of the above-described reference clock signal for CD, and the reference clock signal for DVD is used. Set the accuracy to 1/40 of one cycle of.
  • the number of stages of the delay elements 222 connected in series in each delay circuit 220 is set to 40 stages.
  • the number of stages of the delay elements 211a connected in series in the voltage control oscillator 211 is set to 20 stages.
  • the frequency division ratios of the frequency dividers 222 and 222 are set to “1”.
  • the cycle of the output signal of the voltage controlled oscillator 211 and the cycle of the reference clock signal match, the output of the voltage controlled oscillator 211 is locked, and the control voltage Vc is also locked. Therefore, since one-fourth of the cycle of the output signal of the voltage controlled oscillator 211 is the delay amount of each delay element 211a, the delay amount of each delay element 211a is equal to the reference clock signal. Is 1/40 of one cycle of.
  • the frequency division ratio of the frequency divider 222 is set to “4”, and the frequency division ratio of the frequency divider 222 is set to “5”.
  • the output of the voltage-controlled oscillator 211 is turned off at a point where the cycle of the output signal of the voltage-controlled oscillator 211 is 5Z4, which is the cycle of the reference clock signal. Locked. Therefore, since 1/40 of the period of the output signal of the voltage controlled oscillator 211 is the delay amount of each delay element 211a, the delay amount of each delay element 211a is determined by the reference clock signal. One half of one cycle.
  • the selection range of the output of the delay element 222 of the delay circuit 220 is limited in the selector 230. In other words, out of the delay elements of the 40 stages, the outputs of the delay elements of up to 32 stages are validated, and the delay elements of the 33 and subsequent stages are not selected.
  • the logic circuit 300 illustrated in FIG. 2 generates a recording pulse.
  • the recording pulse generation processing according to the present embodiment will be described with reference to FIG.
  • FIG. 4 (b) shows an example of data modulated L from the DV encoder 120 or the CD encoder 130.
  • the modulated data is synchronized with the edge of the reference clock signal shown in FIG.
  • the modulated data is subjected to a pulse modulation process based on the table data stored in the register 15a shown in FIG. 1 to generate a recording pulse as shown in FIG. 4 (c). It will be.
  • the recording pulse is set corresponding to each pulse of the modulated data (from the rising edge to the falling edge of the data), and each recording pulse corresponding to each pulse of the modulated data is 1 or It has a plurality of pulses.
  • Fig. 4 (c) shows an example in which the recording pulse is composed of three pulses, but the number of pulses constituting the recording pulse depends on the pulse length of the modulated data. Change.
  • each pulse constituting the recording pulse are not necessarily synchronized with the rising edge of the reference clock signal, as shown in FIG. 4 (c). This is because the rising edge R1 of the first pulse of the recording pulse, the falling edge F1 of the first pulse, the rising edge R2 of the second pulse, and the falling edge Ff of the last pulse are transferred to the optical disk 1. It is a parameter that is adjusted to properly record the data. Therefore, when generating a recording pulse, the rising edge R 1 of the first pulse, the falling edge F 1 of the first pulse, the rising edge R 2 of the second pulse, and the falling edge F f of the last pulse are defined as 4 It is set using the two delay signals D 1 to D 4.
  • the delay target signals S 1 to S 4 are set.
  • the delay target signal S1 shown in FIG. 4 (d) is a pulse whose rising precedes the rising edge R1 of the leading pulse within one cycle of the reference pulse signal.
  • the maximum amount of delay by the delay circuit 220 is one cycle of the click signal.
  • the signal to be delayed S2 shown in FIG. 4 (e) has a falling edge with the pulse preceding the falling edge F1 of the first pulse within one cycle of the reference pulse signal. I do.
  • the delay target signal S1 and the delay target signal S2 are the same signal here.
  • the delay target signal S 3 shown in FIG. 4 (f) is a pulse whose rising edge precedes the rising edge R 2 of the second pulse within one cycle of the reference clock signal.
  • the delay target signal S 4 shown in FIG. 4 (g) is a panel whose falling edge precedes the falling edge F f of the final pulse within one cycle of the reference clock signal. .
  • the delay signals shown in FIG. The generation circuit 200 generates the delay signals D1 to D4 (FIGS. 4 (h) to (k)).
  • the delay signal D1 shown in FIG. 4 (h) is a signal whose rising is synchronized with the rising edge R1 of the leading pulse.
  • the delay signal D2 shown in FIG. 4 (i) is a signal whose falling is synchronized with the falling edge F1 of the leading pulse.
  • the delay signal D3 shown in FIG. 4 (j) is a signal synchronized with the rising edge R2 of the second pulse.
  • a recording pulse is generated using the delay signals D1 to D4. That is, as shown in FIG. 4A, an AND signal of the delay signal D1 and the delay signal D2 is generated. Further, as shown in FIG. 4 (m), an exclusive OR signal of the delay target signal S 3 and the delay signal D 3 is generated, and as shown in FIG. 4 (n), A logical product signal of the signal shown and the delay signal D4 is generated.
  • the recording pulse shown in FIG. 4 (c) is generated from the logical sum signal of the signal shown in FIG. 4 (1) and the signal shown in FIG. 4 (n).
  • FIGS. 4 (1) to 4 (n) schematically shows the recording pulse generation processing in the second circuit 152.
  • a recording pulse is generated using a clock synchronization signal or the like output from the first circuit 151 in addition to the target signal.
  • Each delay element 22 1 of the delay circuit 220 so that the delay amount of the delay element 22 1 at each stage of the delay circuit 2 20 becomes a predetermined integer of one cycle of the reference cook signal CLK.
  • a delay amount control circuit 210 that controls a control voltage VC applied to the switch and switches a predetermined integer according to a specification related to generation of a recording pulse.
  • the same delay circuit 220 can be shared when data is recorded on any of the CD and DVD disk media. Therefore, the circuit scale of the delay signal generation circuit 200 (write strategy circuit 150) can be suitably suppressed.
  • the output signal of the voltage-controlled oscillator 21 1 configured by connecting the delay amount control circuit 210 with a plurality of delay elements 2 11 a having the same configuration as each delay element 22 1 in a ring shape However, it is configured as a PLL circuit that locks when the delay amount of the delay element 211a is equal to a predetermined integral number of one cycle of the reference clock signal CLK. This makes it possible to easily configure the delay amount control circuit 210 that generates the control voltage Vc.
  • the first circuit 15 1 of the write strategy circuit 150 has a table data that determines the pulse modulation mode of the data to be pulse-modulated according to different specifications. It has a register 15 1 a for storing data. This makes it possible to generate a recording pulse for recording data on both DVDs and CDs according to externally specified table data. By providing the register in this way, it is possible to suppress an increase in the circuit scale of the write strategy circuit as compared with a case where all the table data is provided in the write strategy circuit. Also, by changing the table data stored in the register, it is possible to generate recording pulses according to the specifications of disk media other than DVDs and CDs, and a versatile write strategy circuit can be realized. .
  • the clock generation circuit 110 that generates the reference clock signal is not limited to the above configuration.
  • a circuit for generating a clock signal for CD may be generated based on a wobble signal read from an optical disk instead of an oscillator.
  • the rotation control of the optical disk during data recording is not limited to the constant linear velocity method, but may be the constant angular velocity method.
  • the reference clock signal is generated based on a signal extracted as reflected light of a laser beam on the optical disk whose rotation is controlled, as in the PLL circuit 112.
  • the number of delay elements of the voltage-controlled oscillator 211 may be one.
  • the delay elements 2 1 1a and 2 21 1 are not limited to the configuration illustrated in FIG. Further, the present invention is not limited to a circuit that delays an input signal and outputs the delayed signal, and may be an inverter that outputs a logically inverted signal of the delayed input signal.
  • the output of the selector 230 may be provided with an indexer, and the voltage-controlled oscillator may be provided with an odd-numbered stage of the indexer.
  • the configuration of the delay amount control circuit 210 is not limited to that illustrated in FIG. •
  • the write strategy circuit is not limited to a configuration having only a function of generating a recording pulse as a timing signal. For example, a predetermined delay is given to the rising or falling edge of the reference clock signal, and a function is provided to generate a sampling signal used when controlling the output of the recording laser as a timing signal. May be implemented. Even in this case, it is effective to apply the delay signal generation device according to the present invention that generates the delay signal by the processing performed by the extension signal generation circuit.
  • the optical disk is not limited to the one exemplified in the above embodiment, but may be any disk medium. Even in these cases, it is effective to use the delay signal generated by the delay signal generation circuit when controlling the irradiation mode of the laser based on two or more specifications.

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Abstract

ライトストラテジ回路（記録パルス生成装置）は、ＤＶＤエンコーダ又はＣＤエンコーダにて変調されたデータを用いて、光ディスクに照射されるレーザの出力を制御する記録パルスを生成する。各遅延回路（２２０）は遅延対象信号Ｓ１～Ｓ４をそれぞれ所定に遅延させて遅延信号Ｄ１～Ｄ４を生成する。各遅延回路（２２０）の遅延量は、遅延量制御回路（２１０）にて制御される。論理回路（３００）は遅延信号Ｄ１～Ｄ４を論理合成して記録パルスを生成する。前記遅延量制御回路は、前記遅延回路の各遅延素子（２２１）と同一の構成を有する複数の遅延素子（２１１ａ）をリング状に接続して構成される電圧制御発振器（２１１）を含む。電圧制御発振器の出力信号は、遅延素子（２１１ａ）の遅延量が基準クロック信号の１周期の整数分の１となるところでロックする。

Description

明細書
遅延信号生成装置及び記録パルス生成装置 技術分野
本発明は、 1つの入力信号に対して互いに遅延量の最小単位が異なる複数の遅 延信号を生成可能な遅延信号生成装置、 及ぴ所定の変調処理の施された変調デー タを取り込み、 互いに異なる少なくとも 2つのディスク媒体に対する記録パルス を生成可能な記録パルス生成装置に関する。 背景技術
記録媒体としての光ディスク等のディスク媒体に、 記録を所望するデータをレ 一ザを用いて記録するデータ記録装置には、 通常、 レーザの照射態様を制御する タイミング信号を生成するライ トストラテジ回路が備えられている。 そのタイミ ング信号として、 例えば、 記録を所望するデータにパルス変調処理を施すことに よって生成され、 ディスク媒体への照射レーザの強度や照射時間を制御する記録 パルスがある。 その記録パルスに従ってレーザ照射がなされることで、 記録を所 望するデータに好適に対応したピットがディスク媒体上に形成される。
記録パルス等、 タイミング信号は、 ディスク媒体の回転態様に対応するととも に記録動作の基準となるクロック信号である基準クロック信号の周期よりも短い 時間間隔を単位として生成される。 このため、 ライ トス トラテジ回路においては 、 基準ク口ック信号のエッジに対して所定の遅延を有する遅延信号をいくつか生 成するようにしている。 その遅延信号を用いることで、 基準クロック信号の周期 よりも短い時間間隔を単位とする信号であって、 レーザ照射態様を制御する信号 であるタイミング信号を生成する。
ところで、 近年、 ディスク媒体として、 CD— R (Compact Disc- Recordable) や CD— RW (Compact Disk - Rewritable) 、 DVD-R ( Digital Versatile Disc-Recordable) 、 DVD― R W (Digital Versatile Disc-Rewritable) 等、 様々なものが市場に出回りつつある。 こうした状況下、 例えば CD— Rと DVD— R等、 複数のディスク媒体を対象として、 これらとの 間でデータの記録や再生を制御する汎用性のある記録制御装置や再生制御装置が 望まれている。 ただし、 こうした記録制御装置や再生制御装置を構成する場合に は、 記録制御装置や再生制御装置の回路規模の增大も無視できないものとなる。 特に、 ライ トストラテジ回路にあっては、 レーザの照射態様の制御にかかる仕 様がディスク媒体毎に異なるために、 回路規模の増大は深刻である。 すなわち、 ライ トストラテジ回路においてタイミング信号にかかる時間間隔は、 各ディスク 媒体に対応した仕様によって異なる。 このため、 ライ トストラテジ回路は、 各仕 様毎に遅延信号を生成する各別の遅延回路を備えることとなり、 その回路規模の 増大が避けられないものとなる。
なお、 ライ トストラテジ回路に限らず、 1つの入力信号に対して互いに遅延量 の最小単位が異なる複数の遅延信号を生成可能な遅延信号生成装置にあっては、 こうした問題も概ね共通したものとなっている。 発明の開示
本発明はこうした実情に鑑みてなされたものであり、 その目的は、 1つの入力 信号に対して互いに遅延量の最小単位が異なる複数の遅延信号を生成する場合で あれ、 回路規模の増大を好適に抑制することのできる遅延信号生成装置及ぴ 記録パルス生成装置を提供することにある。
上記目的を達成するために、 本発明の第一の態様の遅延信号生成装置は、 直列 に接続され、 各々が制御電圧に応じて遅延量が制御される複数の第 1の遅延素子 を含み、 入力信号を段階的に遅延する遅延回路と、 前記遅延回路に接続され、 前 記制御電圧を生成し、 前記制御電圧を前記複数の第 1の遅延素子に供給する遅延 量制御回路と、 前記遅延回路に接続され、 前記複数の第 1の遅延素子の何れかの 出力を選択して所定の遅延量を有する遅延信号を生成するセレクタとを備える。 前記遅延量制御回路は、 複数の第 2の遅延素子であって、 各々が前記第 1の遅延 素子と同一の構成を有し、 前記複数の第 1の遅延素子の数に基づく個数でリング 状に接続された複数の第 2の遅延素子を含む電圧制御発振器と、 前記電圧制御発 振器に接続され、 前記電圧制御発振器の出力信号を第 1の分周比で分周して第 1 の分周信号を生成する第 1の分周器と、 所定の基準ク口ック信号を第 2の分周比 で分周して第 2の分周信号を生成する第 2の分周器と、 前記第 1及び第 2の分周 器に接続され、 前記第 1の分周信号の位相と第 2の分信号の位相とを比較して比 較信号を生成する位相比較器と、 前記位相比較器に接続され、 前記比較信号に応 答して前記制御電圧を生成するフィルタ回路とを含む。 前記遅延量制御回路は、 前記第 1の分周比に対する前記第 2の分周比の比である分周比率を変更すること によって前記遅延回路の 1つの第 1の遅延素子の遅延量を変更する。
本発明の第二の態様では、 所定の変調処理の施された変調データを取り込み、 互いに異なる少なく とも 2つのディスク媒体に対する記録パルスを生成する装置 が提供される。 記録パルス生成装置は、 各々が入力信号を段階的に遅延する複数 の遅延回路であって、 その各々が、 直列に接続され各々が制御電圧に応じて遅延 量が制御される複数の第 1の遅延素子を含む複数の遅延回路と、 前記複数の遅延 回路に接続され、 前記制御電圧を生成し、 前記制御電圧を各遅延回路の複数の第 1の遅延素子に供給する遅延量制御回路と、 前記複数の遅延回路のそれぞれに対 応して接続され、 各々が、 関連する遅延回路の複数の第 1の遅延素子の何れかの 出力を選択して所定の遅延量を有する遅延信号を生成する複数のセレクタと、 前記複数のセレクタに接続され、 各セレクタの遅延信号を論理合成して前記記 録パルスを生成する論理回路とを備える。 前記遅延量制御回路は、 前記制御電圧 を変更することによって各遅延回路の 1つの第 1の遅延素子の遅延量を変更する 前記遅延量制御回路は、 複数の第 2の遅延素子であって、 各々が前記第 1の遅 延素子と同一の構成を有し、 前記複数の第 1の遅延素子の数に基づく個数でリン グ状に接続された複数の第 2の遅延素子を含む電圧制御発振器と、 前記電圧制御 発振器に接続され、 前記電圧制御発振器の出力信号を第 1の分周比で分周して第 1の分周信号を生成する第 1の分周器と、 所定の基準クロック信号を第 2の分周 比で分周して第 2の分周信号を生成する第 2の分周器と、 前記第 1及び第 2の分 周器に接続され、 前記第 1の分周信号の位相と第 2の分信号の位相とを比較して 比較信号を生成する位相比較器と、 前記位相比較器に接続され、 前記比較信号に 応答して前記制御電圧を生成するフィルタ回路とを含み、 前記遅延量制御回路は 、 前記第 1の分周比に対する前記第 2の分周比の比である分周比率を変更するこ とによって前記各遅延回路の 1つの第 1の遅延素子の遅延量を変更することが好 まじい。 図面の簡単な説明
図 1は、 本発明の一実施形態にかかるライ トストラテジ回路の全体構成を示す 概略的なプロック図である。
図 2は、 同実施形態の備える遅延信号生成回路の構成を示す概略的なプロック 図である。
図 3は、 同実施形態の遅延素子の構成を示す回路図である。
図 4は、 同実施形態における記録パルスの生成態様を示すタイムチャートであ る。 発明を実施するための最良の形態
以下、 本発明にかかる記録パルス生成装置を CD及び DVDのライ トストラテ ジ回路に適用した一実施形態について、 図面を参照しつつ説明する。
図 1は、 ライ トストラテジ回路を備えるデータ記録制御装置及びその周辺の回 路の構成を示すブロック図である。
図 1に示すスピンドルモータ 1 0によって線速度一定に回転制御される光ディ スク 1は、 CD (CD-R, CD-RW) 又は DVD (DVD-R, DVD-R W) である。 光ディスク 1が CD、 DVDのいずれである場合でも、 同光デイス ク 1には、 らせん状の 1本のトラックがデータ記録領域として形成されている。 トラックは、 ディスクの平坦面 （ランド） に対してグループとよばれる溝が形成 されてできている。
光ディスク 1が CDである場合には、 グループはわずかに蛇行 （ゥォブル） し て形成されており、 蛇行の周期変化に対して AT I P (Absolute Tinie In Pregroove) とよばれる情報が記録されている。 こうして、 トラックをトレース することによりグループのゥォプルとして書き込まれた AT I P情報を読み出し 、 現在のトラック位置の絶対時間情報を得ることができる。
—方、 光ディスク 1が DVDである場合にも、 グループはわずかに蛇行して （ ゥォブル） して形成されているが、 ゥォプルには必ずしもア ドレス情報が含まれ てはいない。 DVDでは、 ゥォブルに加えてランドプリピット （LPP) とよば れるディスク媒体上の位置情報を含む領域が、 トラック上に所定の間隔で設けら れている。
また、 データ記録制御装置 1 00は、 図示しない DRAMの格納するデータを 取り込み、 これに対応した記録パルスを生成して光学へッド 20に出力する装置 である。 また、 制御ュニット 30は、 当該デ一タ記録制御装置 1 00の搭載され るデータ記録装置内にあって、 その各部を制御するマイク口コンピュータである 。 制御ュ-ット 30からは、 光ディスク 1の種類に応じて、 データの記録制御に かかる仕様に関する情報が当該データ記録制御装置 1 00に出力される。
ここで、 データ記録制御装置 1 00について更に説明する。
ク口ック生成回路 1 10は、 データ記録制御装置 1 00内の動作ク口ック信号 である基準ク口ック信号 C LKを、 光ディスク 1が CDであるか DVDであるか に応じて各別に生成する。 クロック生成回路 1 1 0は、 こうした各別の基準クロ ック信号 CLKを生成すべく、 発振器 1 1 1と P LL回路 1 1 2とを備えている ここで、 発振器 1 1 1は、 当該データ記録制御装置 1 00が光ディスク 1とし て C Dにデータを記録する制御を行う際に用いる動作クロック信哥を生成する回 路である。 発振器 1 1 1は、 例えばクリスタル発振子からなる。
一方、 卩しし回路1 1 2は、 当該データ記録制御装置 1 00が光ディスク 1 と して DVDにデータを記録する制御を行う際に用いる動作クロック信号を生成す る回路である。 PLL回路 1 1 2は、 光学へッド 20から出力される L P P信号 及ぴゥォブル信号に基づいてクロック信号 C LKを生成する。 すなわち、 PLL 回路 1 1 2は、 ゥォブル信号を取り込んで所定の周波数のクロック信号を生成す る際、 LP P信号を更に取り込んで周波数を微調整することで、 クロック信号 C LKを生成する。 なお、 P LL回路については、 例えば特願 2000— 028 1 5 9や、 特願 2000— 038 1 93、 特願 2000— 049 702等に記載さ れたものとしてもよい。 また、 P LL回路 1 1 2としては、 ゥォプル信号及ぴ L P P信号のいずれかに基づいてク口ック信号 C LKを生成する回路としてもよい なお、 発振器 1 1 1の出力するクロック信号及び P L L回路 1 1 2の出力する ク口ック信号のいずれをク口ック生成回路 1 1 0の出力する基準ク口ック信号 C LKとするかは、 制御ユニット 30による指令信号 （CDノ DVDモード切替信 号） によって決定される。
DVDエンコーダ 1 20は、 図示しない DRAMから入力されるデータに対し D VDのデータフォーマットに従って 8ビッ トから 1 6ビットへの変調処理等を 施す。 なお、 DVDエンコーダ 1 20は、 クロック生成回路 1 10によって生成 される基準クロック信号 CLKによって動作する。
一方、 CDエンコーダ 1 30は、 図示しない DRAMから入力されるデータに 対し CDのデータフォーマツトに従って 8ビッ トから 14ビットへの変調処理等 を施す。 なお、 CDエンコーダ 1 30も、 クロック生成回路 1 1 0によって生成 される基準クロック信号 CLKによって動作する。
DVDエンコーダ 120及び CDエンコーダ 1 30によって変調されたデータ は、 いずれもセレクタ 140に入力される。 セレクタ 140は、 DVDェンコ一 ダ 1 20によって変調されたデータ及び CDエンコーダ 1 30によって変調され たデータのいずれかを選択的に出力する。 詳しくは、 セレクタ 1 40は、 変調さ れたデータのうち出力を所望するデータを指定する情報を格納するレジスタ 1 4 1を備えている。 制御ュニット 30から光ディスク 1が CDであるか DVDであ るかの情報が、 換言すれば所望するデ一タを指定する情報がレジスタ 14 1に書 き込まれると、 セレクタ 140では、 これに応じて出力信号を選択する。
セレクタ 140から選択的に出力される変調されたデータは、 光ディスク 1に 照射されるレーザの出力を制御する記録パルスへとパルス変調される対象となる データとして、 ライ トストラテジ回路 1 50に取り込まれる。 ライ トストラテジ 回路 1 5 0は、 変調されたデータに基づいて記録パルスを生成し、 光学へッ ド 2 0に出力する。
詳しくは、 ライ トス トラテジ回路 1 5 0は、 変調されたデータや基準クロック 信号 C L Kに基づいて記録パルスを生成するために用いる各種信号を生成する第 1の回路 1 5 1と、 各種信号に基づき記録パルスを生成する第 2の回路 1 5 2と を備えている。
ここで、 第 1の回路 1 5 1は、 以下の 3つの信号を生成する。
•遅延対象信号：第 2の回路 1 5 2において遅延対象となる信号である遅延対象 信号
•遅延量設定信号：第 2の回路 1 5 2における遅延対象信号の遅延量を設定する 信号
• クロック同期信号：遅延対象信号から第 2の回路 1 5 2にて生成される遅延信 号とともに記録パルスを生成するために用いられる信号。 クロック同期信号は、 基準ク口ック信号 C L Kの立ち上がりエツジに同期して立ち上がり又は立ち下が るパルス信号である。
なお、 遅延対象信号や遅延量設定信号、 クロック同期信号の第 1の回路 1 5 1 における生成態様は、 光ディスク 1へのデータの記録にかかる仕様に応じて、 換 言すれば記録パルスの仕様に応じて変更される。 すなわち、 光ディスク 1が C D であるか D V Dであるかに応じて変更される。
詳しくは、 第 1の回路 1 5 1は、 変調されたデータのパルス変調態様を定める テ一プルデータを、 換言すればパルス変調の対象となるデータのパルス変調態様 を定めるテ一ブルデータを格納するレジスタ 1 5 1 aを備えている。 テーブルデ ータに基づいて、 パルス変調態様を、 換言すれば遅延対象信号や遅延量設定信号 、 クロック同期信号の生成態様を変更する。
なお、 テーブルデータは、 制御ュ-ット 3 0によってレジスタ 1 5 1 aに書き 込まれる。
一方、 第 2の回路 1 5 2は、 遅延対象信号に対し遅延量設定信号によって指定 された遅延量を付与して遅延信号を生成するとともに、 遅延信号とクロック同期 信号とに基づいて記録パルスを生成する。
次に、 第 2の回路 1 5 2の備える遅延対象信号に対し遅延量設定信号によって 指定された遅延量を付与して遅延信号を生成する遅延信号生成回路 2 0 0につい て、 図 2に基づいて説明する。
図 2には、 遅延信号生成回路 2 0 0と、 遅延信号及びクロック同期信号を論理 合成して記録パルスを生成する論理回路 3 0 0とが示されている。 なお、 これら は、'いずれも第 2の回路 1 5 2に備えられている。
同図 2に示すように、 遅延信号生成回路 2 0 0は、 4つの異なる遅延対象信号 (遅延対象信号 S 1〜遅延対象信号 S 4 ) に対し、 遅延量設定信号によって指定 された遅延量を付与して 4つの遅延信号（遅延信号 D 1〜遅延信号 D 4 )を生成 する。
詳しくは、 遅延信号生成回路 2 0 0は、 複数段 （複数個） の遅延素子 2 2 1か らなる遅延回路 2 2 0と、 遅延回路 2 2 0の複数段の遅延素子 2 2 1のいずれか の出力信号を選択的に取り出すセレクタ 2 3 0と、 遅延回路 2 2 0の遅延素子 2 2 1の遅延量を切替制御する遅延量制御回路 2 1 0とからなる。
ここで、 遅延回路 2 2 0は、 制御電圧 V cの印加態様に応じてその遅延量が可 変設定される遅延素子 2 2 1が直列に複数段接続された回路であり、 各遅延対象 信号に対応した 4つの回路からなる。 4つの並列回路からなる遅延回路 2 2 0の それぞれの入力端には、 それぞれ異なる遅延対象信号が入力される。 各遅延回路 2 2 0の各段の遅延素子 2 2 1によって所定の遅延量だけ遅延された信号がセレ クタ 2 3 0に出力される。 .
一方、 セレクタ 2 3 0は、 図 1に示した第 1の回路 1 5 1の出力する遅延量設 定信号を取り込み、 遅延量設定信号に応じて遅延回路 2 2 0の各段の遅延素子 2 2 1からの出力信号のうちのいずれかを遅延信号として選択的に出力する。 また、 遅延量制御回路 2 1 0は、 遅延回路 2 2 0の各段の遅延素子 2 2 1の遅 延量が基準ク口ック信号 C L Kの 1周期の整数分の 1となるように遅延回路 2 2 0の各遅延素子 2 2 1に印加する制御電圧を制御するとともに、 所定の整数を記 録パルスの生成にかかる仕様に応じて切り替える。 ちなみに、 C Dの仕様によれば、 記録パルスは、 基準クロック信号の周期の 1 6分の 1の精度が要求されている。 これに対し、 D V Dでは、 基準クロック信号 の周期の 2 0分の 1の精度が要求されている。 このように、 C D及び D V Dは、 いずれも記録パルスとして、 基準ク口ック信号の周期よりも短い時間間隔でパル ス波形を設定するよう仕様によって要求されている。 このため、 遅延回路 2 2 0 では、 基準クロック信号の 1周期の時間を整数で割った最小遅延量を単位時間と して、 単位時間から基準ク口ック信号の 1周期の時間と単位時間との差に対応し た時間までの遅延量を有する信号を生成する。
この際、 基準クロック信号の整数分の 1に設定される精度は、 仕様毎に、 その 精度が、 換言すれば整数の値が異なっている。 したがって、 遅延量制御回路 2 1 0では、 遅延回路 2 2 0の 1段の遅延量が、 基準クロック信号 C L Kの 1周期に '対し当該仕様に対応した遅延量となるように制御電圧 V cを切替制御する。 詳しくは、 遅延量制御回路 2 1 0は、 ィンパータ 2 1 1 bと、 各遅延素子 2 2 1と同一の構成を有する複数段の遅延素子 2 1 1 aとをリング状に接続して構成 され、 各遅延素子 2 1 1 aの遅延量がその制御端子に入力される制御電圧によつ て制御される電圧制御発振器 2 1 1を備えている。 遅延量制御回路 2 1 0は、 電 圧制御発振器 2 1 1の遅延素子 2 1 1 aの遅延量が、 基準クロック信号 C L Kの 1周期の整数分の 1となるところで、 電圧制御発振器 2 1 1の出力信号（出力周 波数）をロックする P L L回路を構成している。 これにより、 遅延素子 2 2 1の 制御端子に印加される制御電圧は、 遅延素子 2 2 1の遅延量が基準ク口ック信号 C L Kの 1周期の整数分の 1 となるように設定されることとなる。
具体的には、 遅延量制御回路 2 1 0においては、 電圧制御発振器 2 1 1の出力 信号が分周器 2 2 2において所定の分周比にて分周される。 一方、 図 1に示した クロック生成回路 1 1 0の出力する基準クロック信号は、 分周器 2 2 3にて所定 の分周比にて分周される。 分周器 2 2 2及ぴ分周器 2 2 3にて分周された信号は 、 位相比較器 2 2 4にて位相が比較される。 位相比較器 2 2 4で検出された位相 差に応じた信号が、 制御電圧 V cとしてローパスフィルタ 2 2 5 (フィルタ回路 ) から出力される。 各分周比.には、 「1」 も含まれることとする。 ここで、 電圧制御発振器 21 1の備える遅延素子 21 1 aと遅延回路 220の 備える遅延素子 22 1 とについて、 更に説明する。
各遅延素子 21 1 aと遅延素子 221 とは、 バイアス回路 240によって所定 の電圧値の電圧が印加されるとともに、 制御端子を通じて印加される制御電圧に 応じて遅延量が制御される回路である。 図 3に、 各遅延素子 2 1 1 aや遅延素子 221の回路構成を示す。
図 3に示すように、 各遅延素子は、 基本的には、 それぞれ Pチャネルトランジ スタ TPと Nチャネルトランジスタ TNとからなるインパ一タが 2段 （ィンパー タ I V 1、 I V 2) 直列に接続されて構成されている。 各インバータ I V 1、 I V 2及ぴ電源電位 V間には、 Pチャネルトランジスタからなる電流制御トランジ スタ TC 1が、 また各インバータ I V 1、 I V 2及ぴ接地電位間には、 Nチヤネ ルトランジスタからなる電流制御トランジスタ T C 2がそれぞれ接続されている 。 また、 各インパータ I V 1、 I V 2の各トランジスタ TP、 TNのゲート電極 と導通するゲート電極を有する Pチャネルトランジスタ TPと Nチャネルトラン ジスタ TNとからなるバッファ回路 B 1、 B 2が各インパータ I V 1、 I V2に 対応して設けられている。
インパータ I V 1、 I V 2の電流制御トランジスタ TC 1のゲート端子には、 図 2に示したバイアス回路 240によって所定の電圧値の電圧が印加されている 。 また、 インパータ I V I、 I V 2の電流制御トランジスタ TC 2のゲート端子 には、 制御電圧 V cが印加される。
これにより、 制御電圧 V cが大きくなると、 インバータ I V I、 I V 2に流れ る電流が増加して、 遅延素子に入力される信号に付与される遅延量は減少する。 一方、 制御電圧 V cが小さくなると、 ィンバータ I V 1、 I V 2に流れる電流が 滅少して、 遅延素子に入力される信号に付与される遅延量は増加する。
このように、 遅延素子の遅延量は、 制御電圧 V cの大きさに応じて制御される。 なお、 遅延素子のうち後段のインバータ I V 2の出力は、 次の遅延素子に入力 される。 ただし、 図 2に示したセレクタ 230には、 後段のインバータ I V 2に 対応して設けられた後段のバッファ回路 B 2からの出力が取り込まれる。 次に、 こうした遅延素子を備えて構成される遅延信号生成回路 2 0 0における 遅延信号の生成処理について説明する。
遅延素子 2 2 1の遅延量が基準クロック信号の 1周期の所定の整数分の 1とな るように設定すべく、 図 1に示した制御ユニット 3 0は、 第 2の回路 1 5 2の分 周器 2 2 2、 2 2 3に、 光ディスク 1が C Dであるか D V Dであるかに応じた分 周比設定信号を出力する。
なお、 本実施形態では、 遅延回路 2 2 0の 1段の遅延量を、 C Dにおいては上 記基準クロック信号の 1周期の 3 2分の 1の精度に、 また、 D V Dでは、 基準ク ロック信号の 1周期の 4 0分の 1の精度に設定する。 これに対応して、 各遅延回 路 2 2 0において直列接続された遅延素子 2 2 1の段数を 4 0段とする。 電圧制 御発振器 2 1 1において直列接続された遅延素子 2 1 1 aの段数を、 2 0段とす る。 これにより、 電圧制御発振器 2 1 1の発振する信号の 1周期の時間は、 遅延 回路 2 2 0の 4 0段の遅延素子 2 2 1によって遅延される遅延量 （遅延時間） と 略一致する。
これに対応して、 光ディスク 1が D V Dである場合には、 分周器 2 2 2及び分 周器 2 2 3の分周比をそれぞれ 「1」 に設定する。 これにより、 電圧制御発振器 2 1 1の出力信号の周期と基準クロック信号の周期とがー致するところで、 電圧 制御発振器 2 1 1の出力がロックされ、 これにより制御電圧 V cもロックされる 。 したがって、 電圧制御発振器 2 1 1の出力信号の周期の 4 0分の 1が各遅延素 子 2 1 1 aの遅延量であるため、 各遅延素子 2 1 1 aの遅延量は、 基準クロック 信号の 1周期の 4 0分の 1 となる。
一方、 光ディスク 1が C Dである場合には、 分周器 2 2 2の分周比を 「4」 に 、 また、 分周器 2 2 3の分周比を 「5」 にそれぞれ設定する。 これにより、 電圧 制御発振器 2 1 1の出力信号の周期は、 基準クロック信号の周期の 5 Z 4となる ところで、 電圧制御発振器 2 1 1の出力が口ックされ、 これにより制御電圧 V c もロックされる。 したがって、 電圧制御発振器 2 1 1の出力信号の周期の 4 0分 の 1が各遅延素子 2 1 1 aの遅延量であるため、 各遅延素子 2 1 1 aの遅延量は 、 基準クロック信号の 1周期の 3 2分の 1となる。 また、 光ディスク 1が C Dである場合には、 セレクタ 2 3 0において、 遅延回 路 2 2 0の遅延素子 2 2 1の出力の選択範囲が制限される。 すなわち、 4 0段の 遅延素子のうち、 3 2段までの遅延素子の出力が有効とされ、 3 3段以降の遅延 素子が選択されなくなる。
このように、 分周器 2 2 2、 2 2 3によって電圧制御発振器 2 1 1の出力信号 と基準ク口ック信号との分周態様を適宜切り替えることで、 各遅延素子 2 2 1の 遅延量が各デイスク媒体に適した値となるように切替制御される。
なお、 遅延信号生成回路 2 0 0の出力する遅延信号 D 1〜D 4やクロック同期 信号に基づいて、 図 2に示す論理回路 3 0 0では、 記録パルスが生成される。 ここで、 本実施形態にかかる記録パルスの生成処理について、 図 4に基づいて 説明する。
図 4 ( b ) に、 D V Dエンコーダ 1 2 0又は C Dエンコーダ 1 3 0から変調さ Lたデータの一例を示す。 変調されたデータは、 図 4 ( a ) に示す基準クロック 信号のエッジに同期している。 変調データに対しては、 図 1に示したレジスタ 1 5 1 aに格納されたテーブルデータに基づいてパルス変調処理がなされることで 、 図 4 ( c ) に示すような記録パルスが生成されることとなる。
記録パルスは、 変調されたデータの各パルス （データの立ち上がりから立ち下 がりまで） に対応して設定されるものであり、 変調されたデータの各パルスに対 応する各記録パルスは、 1又は複数のパルスを有して構成される。 ちなみに、 図 4 ( c ) には、 記録パルスが 3つのパルスを有して構成されている例を示してい るが、 記録パルスを構成するパルスの数は、 変調されたデータのパルス長に応じ て変化する。
記録パルスを構成する各パルスの立ち上がりエッジや立ち下がりエッジは、 図 4 ( c ) に示すように、 必ずしも基準クロック信号の立ち上がりエッジと同期し ,ていない。 これは、 記録パルスの先頭のパルスの立ち上がりエッジ R 1、 同先頭 のパルスの立ち下がりエッジ F 1、 2番目のパルスの立ち上がりエッジ R 2、 最 終パルスの立ち下がりエッジ F f が、 光ディスク 1へのデータの記録を適切に行 うべく調整されるパラメータであることに起因する。 そこで、 記録パルスを生成する際、 先頭のパルスの立ち上がりエッジ R 1、 同 先頭のパルスの立ち下がりエッジ F 1、 2番目のパルスの立ち上がりエッジ R 2 、 最終パルスの立ち下がりエッジ F f を、 4つの遅延信号 D 1 ~D 4を用いて設 定する。
各設定に際しては、 まず、 図 1に示した第 1の回路 1 51にて、 変調データの 各パルスに応じて、 換言すれば所望する記録パルスに応じて、 遅延対象信号 S 1 ~S 4を生成する （図 4 (d) 〜図 4 (g) ) 。 ここで、 図 4 (d) に示す遅延 対象信号 S 1は、 その立ち上がりが、 先頭のパルスの立ち上がりエッジ R 1に対 して基準ク口ック信号の 1周期以内で先行するパルスとする。 このような設定と するのは、 遅延回路 220による最大の遅延量がク口ック信号の一周期であるこ とに起因する。 同様に、 図 4 (e) に示す遅延対象信号 S 2は、 その立ち下がり が、 先頭のパルスの立ち下がりエッジ F 1に対して基準ク口ック信号の 1周期以 内で先行するパルスとする。 なお、 図 4 (d) 及ぴ図 4 (e) に示すように、 遅 延対象信号 S 1及び遅延対象信号 S 2は、 ここでは同一の信号とする。 また、 図 4 ( f ) に示す遅延対象信号 S 3は、 その立ち上がりが、 2番目のパルスの立ち 上がりェ.ッジ R 2に対して基準クロック信号の 1周期以内で先行するパルスとす る。 更に、 図 4 (g) に示す遅延対象信号 S 4は、 その立ち下がりが、 最終パル スの立ち下がりエッジ F f に対して基準ク口ック信号の 1周期以内で先行するパ ノレスとする。
遅延対象信号 S 1〜S 4とそれらに各対応した遅延量設定信号とが図 1に示し た第 1の回路 1 5 1にて生成されると、 これらを元に図 2に示した遅延信号生成 回路 200にて、 遅延信号 D 1〜D 4が生成される （図 4 (h) 〜 （k) ) 。 こ こで、 図 4 (h) に示す遅延信号 D 1は、 その立ち上がりが、 先頭のパルスの立 ち上がりエッジ R 1に同期した信号である。 一方、 図 4 ( i) に示す遅延信号 D 2は、 その立ち下がりが、 先頭のパルスの立ち下がりエッジ F 1に同期した信号 である。 また、 図 4 ( j ) に示す遅延信号 D 3は、 2番目のパルスの立ち上がり エッジ R 2に同期した信号である。 更に、 図 4 (k) に示す遅延信号 D 4は、 そ の立ち下がりが、 最終パルスの立ち下がりエッジ F f に同期した信号である。 図 1に示した第 2の回路 1 52では、 遅延信号 D 1〜D 4を用いて記録パルス を生成する。 すなわち、 図 4 ( 1 ) に示すように、 遅延信号 D 1及び遅延信号 D 2の論理積信号を生成する。 また、 図 4 (m) に示すように、 遅延対象信号 S 3 及ぴ遅延信号 D 3の排他的論理和信号を生成し、 さらに図 4 (n) に示すように 、 図 4 (m) に示す信号と遅延信号 D 4との論理積信号を生成する。 図 4 ( 1 ) に示す信号と図 4 (n) に示す信号との論理和信号より図 4 (c) に示す記録パ ルスを生成する。
なお、 図 4 ( 1 ) 〜図 4 (n) に示す記録パルスの生成処理は、 第 2の回路 1 52における記録パルスの生成処理を模式的に示したものであり、 実際には、 遅 延対象信号に加えて、 第 1の回路 1 5 1から出力されるクロック同期信号等を用 いて記録パルスの生成が行われる。
以上説明した本実施形態によれば、 以下の効果が得られる。
(1) 遅延回路 2 20の各段の遅延素子 22 1の遅延量が基準ク口ック信号 C LKの 1周期の所定の整数分の 1となるように遅延回路 220の各遅延素子 22 1に印加する制御電圧 VCを制御すると共に、 所定の整数を記録パルスの生成に かかる仕様に応じて切り替える遅延量制御回路 21 0を備えた。 これにより、 C D及ぴ DVDのいずれのディスク媒体にデータの記録を行うときにおいても、 同 —の遅延回路 220を共有化することができる。 したがって、 遅延信号生成回路 200 (ライ トストラテジ回路 1 50) の回路規模を好適に抑制することができ るようになる。
(2) 遅延量制御回路 2 1 0を、 各遅延素子 22 1と同一の構成を有する複数 段の遅延素子 2 1 1 aをリング状に接続して構成される電圧制御発振器 21 1の 出力信号が、 遅延素子 2 1 1 aの遅延量が基準クロック信号 CLKの 1周期の所 定の整数分の 1となるところでロックする PL L回路として構成した。 これによ り、 制御電圧 V cの生成を行う遅延量制御回路 2 1 0を簡易に構成することがで きるようになる。
(3) ライ トストラテジ回路 1 50の第 1の回路 1 5 1に、 パルス変調の対象 となるデータのパルス変調態様を互いに異なる仕様に応じて定めるテープルデー タを格納するレジスタ 1 5 1 aを備えた。 これにより、 外部からのテーブルデー タの指示により D V D及び C Dのいずれにもデータを記録する際の記録パルスを 生成することができるようになる。 このように、 レジスタを備えることで、 テー ブルデータを全てライ トストラテジ回路内に備える場合と比較して、 同ライ トス トラテジ回路の回路規模の增大を抑制することができる。 また、 レジスタに格納 するテーブルデータを変更することで、 D V D及び C D以外のディスク媒体の仕 様に応じた記録パルスを生成することも可能となり、 汎用性のあるライ トストラ テジ回路とすることもできる。
なお、 上記実施形態は、 以下のように変更して実施してもよい。
•基準クロック信号を生成するクロック生成回路 1 1 0としては、 上記構成に 限らない。 例えば、 C D用のクロック信号を生成する回路も、 発振器に代えて光 ディスクから読み出されるゥォブル信号に基づいて生成されるものであってもよ い。
，データの記録時の光ディスクの回転制御は、 線速度一定方式に限らず、 角速 度一定方式でもよい。 この場合、 基準クロック信号は、 P L L回路 1 1 2のよう に、 回転制御される光ディスクに対するレーザの反射光として取り出される信号 に基づいて生成する。
•電圧制御発振器 2 1 1の有する遅延素子の段数は、 1段でもよい。
•遅延素子 2 1 1 aや遅延素子 2 2 1は、 図 3に例示した構成に限らない。 ま た、 入力信号を遅延させて出力する回路に限らず、 入力信号を遅延させつつその 論理反転信号を出力するインバータであってもよい。 この場合、 セレクタ 2 3 0 の出力にィンパータを備えるとともに、 電圧制御発振器が奇数段のィンパータを 備えるようにするなどすればよい。
•遅延量制御回路 2 1 0の構成としては、 図 2に例示したものに限らない。 • ライ トストラテジ回路は、 タイミング信号として、 記録パルスを生成する機 能のみを有する構成に限らない。 例えば、 基準クロック信号の立ち上がり又は立 ち下がりエッジに対して所定の遅延が付与され、 記録レーザの出力を制御する際 に用いられるサンプリング信号をタイミング信号として生成する機能を有して構 成してもよい。 この場合であれ、 ¾延信号生成回路の行う処理によって遅延信号 を生成する本発明にかかる遅延信号生成装置を適用することは有効である。
*光ディスクとしては、 上記実施形態で例示したものに限らず、 任意のデイス ク媒体でよい。 これらの場合であっても、 2つ以上の複数の仕様に基づいてレ一 ザの照射態様を制御する際には、 遅延信号生成回路によって生成される遅延信号 を用いることは有効である。

Claims

請求の範囲
1 . 遅延信号生成装置は、
直列に接続され、 各々が制御電圧に応じて遅延量が制御される複数の第 1の遅 延素子を含み、 入力信号を段階的に遅延する遅延回路と、
前記遅延回路に接続され、 前記制御電圧を生成し、 前記制御電圧を前記複数の 第 1の遅延素子に供給する遅延量制御回路と、
前記遅延回路に接続され、 前記複数の第 1の遅延素子の何れかの出力を選択し て所定の遅延量を有する遅延信号を生成するセレクタと、
を備え、
前記遅延量制御回路は、
複数の第 2の遅延素子であって、 各々が前記第 1の遅延素子と同一の構成を有 し、 前記複数の第 1の遅延素子の数に基づく個数でリング状に接続された複数の 第 2の遅延素子を含む電圧制御発振器と、
前記電圧制御発振器に接続され、 前記電圧制御発振器の出力信号を第 1の分周 比で分周して第 1の分周信号を生成する第 1の分周器と、
所定の基準ク口ック信号を第 2の分周比で分周して第 2の分周信号を生成する 第 2の分周器と、
前記第 1及び第 2の分周器に接続され、 前記第 1の分周信号の位相と第 2の分 信号の位相とを比較して比較信号を生成する位相比較器と、
前記位相比較器に接続され、 前記比較信号に応答して前記制御電圧を生成する フィルタ回路と、 を含み、
前記遅延量制御回路は、 前記第 1の分周比に対する前記第 2の分周比の比であ る分周比率を変更することによって前記遅延回路の 1つの第 1の遅延素子の遅延 量を変更する。
2 . 請求の範囲第 1項に記載の遅延信号生成装置において、 前記遅延量制御回路は、 前記基準クロック信号を l Zm (mは自然数） に分周 するとき、 第 1の遅延信号を生成するための第 1の制御信号を生成し、 前記基準 クロック信号を l Z n ( nは自然数で、 且つ、 nく πι) に分周するとき、 第 2の 遅延信号を生成するための第 2の制御信号を生成し、
前記遅延回路は、 m個の第 1の遅延素子を含み、
前記遅延量制御回路は、 前記第 2の遅延信号が生成されるとき、 前記遅延回路 の 1つの第 1の遅延素子の遅延量を前記基準ク口ック信号の周期の 1 Z nに設定 し、
前記第 2の遅延信号が生成されるとき、 前記セレクタは、 n個の第 1の遅延素 子のうちのいずれかの出力を選択する。 '
3 . 請求の範囲第 2項に記載の遅延信号生成装置において、
前記電圧制御発振器は、 πιΖ 2個の第 2の遅延素子を含み、
前記遅延量制御回路は、 前記第 2の遅延信号が生成されるとき、 前記分周比率 を mZ nに設定する。
4 . 所定の変調処理の施された変調データを取り込み、 互いに異なる少なく と も 2つのディスク媒体に対する記録パルスを生成する装置であって、 該記録パル ス生成装置は、
各々が入力信号を段階的に遅延する複数の遅延回路であって、 その各々が、 直 列に接続され各々が制御電圧に応じて遅延量が制御される複数の第 1の遅延素子 を含む複数の遅延回路と、
前記複数の遅延回路に接続され、 前記制御電圧を生成し、 前記制御電圧を各遅 延回路の複数の第 1の遅延素子に供給する遅延量制御回路と、
前記複数の遅延回路のそれぞれに対応して接続され、 各々が、 関連する遅延回 路の複数の第 1の遅延素子の何れかの出力を選択して所定の遅延量を有する遅延 信号を生成する複数のセレクタと、 前記複数のセレクタに接続され、 各セレクタの遅延信号を論理合成して前記記 録パルスを生成する論理回路と、
を備え、
前記遅延量制御回路は、 前記制御電圧を変更することによって各遅延回路の 1 つの第 1の遅延素子の遅延量を変更する。
5 . 請求の範囲第 4項に記載の記録パルス生成装置において、
前記遅延量制御回路は、
複数の第 2の遅延素子であって、 各々が前記第 1の遅延素子と同一の構成を有 し、 前記複数の第 1の遅延素子の数に基づく個数でリング状に接続された複数の 第 2の遅延素子を含む電圧制御発振器と、
前記電圧制御発振器に接続され、 前記電圧制御発振器の出力信号を第 1の分周 比で分周して第 1の分周信号を生成する第 1の分周器と、
所定の基準クロック信号を第 2の分周比で分周して第 2の分周信号を生成する 第 2の分周器と、
.前記第 1及び第 2の分周器に接続され、 前記第 1の分周信号の位相と第 2の分 信号の位相とを比較して比較信号を生成する位相比較器と、
前記位相比較器に接続され、 前記比較信号に応答して前記制御電圧を生成する フィルタ回路と、 を含み、
前記遅延量制御回路は、 前記第 1の分周比に対する前記第 2の分周比の比であ る分周比率を変更することによって前記各遅延回路の 1つの第 1の遅延素子の遅 延量を変更する。
6 . 請求の範囲第 5項に記載の記録パルス生成装置において、
前記論理回路は、 前記基準クロック信号が 1 / m ( mは自然数） に分周された とき、 その分周比に応じて制御されたパルス幅を有する第 1の記録パルス信号を 生成し、 前記基準クロック信号が l Z n ( nは自然数で、 且つ、 nく m ) に分周 されたとき、 その分周比に応じて制御されたパルス幅を有する第 2の記録パルス 信号を生成し、
前記複数の遅延回路の各々は、 m個の第 1の遅延素子を含み、
前記遅延量制御回路は、 前記第 2の記録パルス信号が生成されるとき、 各遅延 回路の 1つの第 1の遅延素子の遅延量を前記基準ク口ック信号の周期の 1 Z nに 設定し、
前記第 2の記録パルス信号が生成されるとき、 各セレクタは n個の第 1の遅延 素子のうちのいずれかの出力を選択する。
7 . 請求の範囲第 6項に記載の記録パルス生成装置において、
前記電圧制御発振器は、 mZ 2個の第 2の遅延素子を含み、
前記遅延量制御回路は、 前記第 2の記録パルスが生成されるとき、 前記分周比 率を πιΖ ηに設定する。
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