本実施形態におけるパラレル/シリアル変換回路及びそれを備えた光出力制御回路並びに光記録装置は、基準クロックの位相をそのパルス幅の1/n幅ずつシフトして、n個の位相シフトパルスを出力する第1位相シフト手段と、第1位相シフト手段によってシフトした各位相シフトパルスのうちの2つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する微小幅パルス生成手段と、位相シフトパルスを基準として、パラレル信号の位相をシフトする第2位相シフト手段と、微小幅パルス生成手段によって生成された微小幅パルスを第2位相シフト手段によってシフトされたパラレル信号に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段とを備えている。
しかも、基準クロックの周波数を取得するパラレル信号周波数取得手段と、第2位相シフト手段に用いる位相シフトパルスとして、第2位相シフト手段によるシフト後のパラレル信号とシフト前のパラレル信号との間隔が所定範囲内になる位相シフトパルスを、パラレル信号周波数取得手段によって取得したパラレル信号の動作周波数に基づいて選択するシフトパルス選択手段とを備えている。
したがって、位相シフトパルスが第1位相シフト手段から第2位相シフト手段まで到達するまでの遅延時間(ディレイ時間)や第2位相シフト手段での遷移時間などによって、第2位相シフト手段によるシフト後のパラレル信号が大幅に遅延してしまうような周波数のパラレル信号であっても、その周波数に応じてシフト後のパラレル信号が所定範囲内の位相シフトとなるため、パラレル/シリアル変換回路の動作周波数範囲を拡張することができる。
また、本実施形態におけるパラレル/シリアル変換回路は、パラレル信号はn個のデータ信号から構成され、第2位相シフト手段はn個のデータ信号をm個毎に異なる位相シフトパルスを用いて、その位相をシフトし、シフトパルス選択手段は、第2位相シフト手段において前記m個単位のデータにそれぞれ用いる位相シフトパルスとして、第2位相シフト手段によるシフト後のパラレル信号とシフト前のパラレル信号とが所定範囲内になる位相シフトパルスを、パラレル信号周波数取得手段によって取得したパラレル信号の動作周波数に基づいて選択する。
したがって、シフトパルス選択手段によって選択し、切り替える位相シフトパルスの数を低減することができるため構成が簡単になり、集積回路の配線などを大きく増やすことなく、パラレル/シリアル変換回路の動作周波数範囲を拡張することができる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。図1は、本発明に係る光出力制御回路の一実施形態を示すブロック図である。
本光出力制御回路1は、図1に示すように、モードレジスタ部(MREG)10、アドレスエンコーダ部(AENC)20、RAM部(波形データメモリ)30、デコーダ部(DEC)40と、PLL(Phase Locked Loop)回路50、第1位相シフト手段としての16tapリング発振器(OSC)60、パラレル/シリアル(P/S)変換部70、出力回路(OUTC)80、光源駆動部(LDDRV)90、およびレーザ光源(LD)100を有している。なお、P/S変換部70、16tapリング発振器(OSC)60及びその周辺回路を含め、パラレル/シリアル変換回路とする。
図1の回路においては、PLL回路50、16tapリング発振器60、P/S変換部70、および出力回路80は、上述した高速駆動のための5GHz動作を実現する超高速バイポーラトランジスタ回路部AによるECL(Emitter Coupled Logic)回路となっており、その他の部分はCMOS等によるMOS系回路部となっている。
なお、本光出力制御回路1は、たとえば近年実用が拡大している書き込み可能な光ディスク方式として相変化型光ディスク装置等に適用される。
この相変化型光ディスクでは、レーザパワーを制御する書き込みパルスのパルス波形を最適化する必要があり、このような書き込みパルスの変形制御をライトストラテジと呼んでいる。
そこで、本実施の形態では、特に記録マーク長に応じて3つのレベルで、それぞれ微妙な幅を有するパルス列よりなる光駆動信号に変換するライトストラテジに適した回路を例に説明する。
まず、回路の各構成要素の構成および機能の説明に先立って、光源駆動部90によるレーザ光源100の光駆動信号について説明する。
図2(A)〜(C)は、この光駆動部90で用いる基準クロックと光駆動用のパルス信号とを説明するための図である。図2(A)は基準クロック(チャネルクロック)RCLK(CCLK)を、図2(B)は記録マークRMKを、図2(C)はレーザ光源(LD)100の駆動電流Iopをそれぞれ示している。
まず、本例では、光変調方式として1−7変調を用い、マーク長として2T〜8T、スペース長として2T〜8Tを用いる。ここで、Tはチャネルクロックの周期である。
ここで、図2(A)に示す基準クロック(チャネルクロック)RCLK(CCLK)を、たとえば66MHzとして仮定すると、1Tが15nsecになる。
1つのマークを記録する場合には、各マーク長毎に設定される個数と波形の書き込みパルスを出力し、この書き込みパルスによってレーザ光源100を駆動し、その熱量を制御する。
また、本例で用いるレーザ光源100のレーザパワーは3値である。すなわち、光ディスク媒体のスペース部分に当たる消去(Erase)レベルと、記録層を溶融させてアロモルファスのマーク部を作るためのクール(Cool)レベルと、ピーク(Peak)レベルの3通りである。
それぞれの駆動電流Iopは、ピーク(Peak)レベルが最大200mA、クール(Cool)レベルが約40mAであり、このクール(Cool)からピーク(Peak)までを1nsecの立ち上がり期間/立ち下がり期間(Tr/Tf)で駆動する。
また、このような3値のレーザパワーのそれぞれについて、実際に記録を行うとする光源駆動部90においてもフィードバック制御するAPC(Auto Power Control)回路を有している。
このようなレーザ光源100の駆動を行うための駆動電流Iop、すなわち書き込みパルスは、たとえば図2(C)に示すような波形となる。
すなわち、5Tのマークを記録する動作は、基準クロックRCLKの5Tに対応する5つのパルスとその前後の1つのパルスとの合計7つのパルスのタイミングを用いて制御され、消去(Erase)レベルの後、クール(Cool)レベルとピーク(Peak)レベルとを繰り返す4つの書き込みパルスが出力され、次いでクール(Cool)レベルから消去(Erase)レベルに戻るような波形となる。
また、2Tのマークを記録する動作は、基準クロックRCLKの2Tに対応する2つのパルスとその前後の1つのパルスとの合計4つのパルスのタイミングを用いて制御され、消去(Erase)レベルの後、クール(Cool)レベルとピーク(Peak)レベルとを繰り返す1つの書き込みパルスが出力され、次いでクール(Cool)レベルから消去(Erase)レベルに戻るような波形となる。
そして、本実施形態の光出力制御回路1は、上述のような光源駆動信号をパルス波形を最適化(ライトストラテジ)した状態で生成するものであり、上述のような光源駆動信号を得るための波形データを設定し、この波形データによって立ち上がりエッジと立ち下がりエッジが独立して制御されるパルス信号を生成して後段の光源駆動部90に供給する。
なお、本例の回路で目標とする精度は、たとえばパルスエッジタイミングで500psec〜200psec程度とする。
そこで、この要求を満足するため、集積回路(IC)としては、200pS分解能に当たる1/32T精度を4系統、1/4T精度を4系統、計8系統の出力を設ける。そして、8系統のそれぞれについて50種類の独立したパラメータを格納するために十分な容量のRAM部30を用い、また、高速駆動のためにバイポーラトランジスタ回路部Aを用いた回路構成となっている。
以下、図1の各構成要素の構成および機能について図面に関連付けて順を追って説明する。
モードレジスタ部10は、シリアルインタフェースを介して外部からRAM部30等に設定データを登録するためのレジスタ群であり、通常動作とは別の設定モード時に利用されるものである。
特に本例では、RAM部30に後述のような波形データを格納する必要があり、モードレジスタ部10からRAM部30にライトクロックWCLKとライトアドレスWAdrを用いて波形データを書き込むようになっている。
モードレジスタ部10は、たとえばモード設定を行うための8つのモードレジスタ(MREG0〜MREG7)を有している。各モードレジスタMREG0〜MREG7は、たとえば図3に示すような機能を有している。
モードレジスタMREG0は、RAMのサブアドレスを示すページアドレスデータを設定するレジスタである。モードレジスタMREG1は、図示しない各出力ポートの各チャンネルのパワーセーブコントロールを行うためのデータを設定するレジスタである。モードレジスタMREG2は、チップのパワーセーブを行うためのデータを設定するレジスタである。モードレジスタMREG3はPLL回路50のロックレンジ設定、動作モードおよび入力チャンネル数の選択を行うためのデータを設定するレジスタである。モードレジスタMREG4は、テストモードの選択とストラテジモードの選択、出力のパワーモードの選択を行うためのデータを設定するレジスタである。モードレジスタMREG5はモニタ出力のオン・オフを行うためのデータを設定するレジスタである。モードレジスタMREG6は、ライトゲート(WG)のコントロール、WGタイマーの設定を行うためのデータを設定するレジスタである。モードレジスタMREG7は、PLL動作周波数を引き下げ低い周波数で動作させるモードの設定を行うためのデータを設定するレジスタである。
また、モードレジスタMREG0〜MREG7のアドレスは、図3に示すように、00h〜07h(hは16進を示す)に割り当てられている。
これらのモードレジスタMREG0〜MREG7に設定するためのデータは、シリアルインタフェースを介してモードレジスタ部10に供給される。
シリアルインタフェースは、たとえば図4(A)〜(C)に示すように、チップセレクトXCS、シリアルクロックSCLK、シリアルデータSDIの3つの信号を含む。
モードレジスタ部10は、シリアルデータSDIを、図4(A)〜(C)に示すように、最下位ビット(LSB)からシリアルクロックSCLKの立ち上がりエッジで取り込み、チップセレクトXCSの立ち上がりで所定のモードレジスタMREGにセットする。
また、図4(C)に示すように、シリアルデータSDIにおいて、アドレスビットはA0〜A5で、ビットA6はレジスタ/RAMの選択ビット、ビットA7は書き込み(WR)/読み出し(RD)の選択ビットとなっている。
たとえばビットA7を「H(ハイレベル)」に設定し、ビットA6を「H」に設定することでレジスタに、ビットA6を「L(ローレベル)」に設定することでRAMに書き込むことができる。
なお、RAMのデータを読み出す時と、RAMにデータを書き込む時は、あらかじめモードレジスタMREG0にページアドレスを書き込んでおく必要がある。
アドレスエンコーダ部20は、通常の記録動作時において、記録データ(NRZI)、たとえば図5(A)〜(H)に示すようなパラレルデータ信号DT0〜DT5を入力し、クロック信号DCLKの立ち上がりエッジタイミングでシリアルデータに変換し、変換された記録データ(2T〜≧8Tまたは2T〜≧4T)を判別し、記録データによって示されるマーク長やスペース長に対応したパルスパターンの書き込んであるRAM部30の読み出しアドレスRAdrを生成して、読み出しクロックRCLKと共にRAM部30に出力し、RAM部30に波形データの読み出し動作を実行させる。
波形データメモリとしてのRAM部30は、光源駆動信号のマーク長に対応する個数のパルス波形データによって構成される波形データを格納し、アドレスエンコーダ部20から受け取った読み出しアドレスに基づいて記憶領域を検索し、該当する波形データをデコーダ部40に出力する。
RAMの使い方としては、2T〜≧8Tのマーク長のパルスパターンを設定できる第1ストラテジモードと、2T〜≧4Tのマーク長までのパルスパターンを設定できる第2ストラテジモードの2種類がある。ストラテジモードの切り替えはモードレジスタMREG4により設定される。
デコーダ(DEC)部40は、RAM部30から読み出された波形データに基づいて、各パルス波形に対応するパラレルな2値データによるパルス信号に変換する。
たとえば分解能がパルス幅を32ビットで表せる場合、極性が正であれば、先頭のビットからパルス波形データで示される立ち上がりビットまでのビットは“L”、立ち上がりビットから立ち下がりビットまでのビットは“H”、立ち下がりビットから最終ビットまでは“L”というようなパラレルなパルス信号を出力し、逆に極性が負であれば、先頭のビットからパルス波形データで示される立ち上がりビットまでのビットは“H”、立ち上がりビットから立ち下がりビットまでのビットは“L”、立ち下がりビットから最終ビットまでは“H”というようなパラレルなパルス信号を出力する。
なお、ここまでは基準クロック(チャネルクロック)RCLK(CCLK)に基づく動作となる。
PLL回路50は、たとえばアドレスエンコーダ20に入力されるパラレル信号DT0〜DT5の同期信号DCLKに位相同期したクロック信号を生成して16tapリング発振器60に供給する。PLL回路50は、VCO(Voltage Controlled Osillator)を含み、VCOは、たとえば上述のようにパラレル信号が6入力の場合には、入力周波数の6倍で発振する。また、PLL回路50は、ロックレンジは動作周波数に応じて設定することが可能である。
16tapリング発振器60は、PLL回路50によって生成され基準クロックRCLKに位相同期したクロックの位相をシフトすることにより、16tapの差動出力により、基準クロックRCLKに対してクロック幅の1/32(1/n)ずつ位相がずれた32種類の位相シフトパルス信号CK0〜CK31を生成し、これら位相シフトパルスCK0〜CK31をP/S変換部70に出力する。また、パルス信号CK0をバッファBUFを介してアドレスエンコーダ部20、RAM部30、およびデコーダ部40に供給する。
16tapリング発振器60は、たとえば図6に示すように、16個のディレイセルDC0〜DC15を有している。そして、本実施形態では、各ディレイステップの均等化(配線の均等化)を図るために、図6に示すようなレイアウトを採用している。
具体的には、図6に示すように、8個ずつ2段の均等に配置する。図中、上段側には、その左側から偶数の符号のディレイセルDC12,DC4,DC14,DC6,DC10,DC2,DC0,DC8を略等間隔で配置し、下段側には、その左側から奇数の符号のディレイセルDC13,DC5,DC11,DC3,DC15,DC7,DC9,DC1を略等間隔で配置し、DC0からDC15に向かって順番に配線により接続し、結果としてリング状をなす発振器を実現している。
各ディレイセルDC0〜DC15は、差動型の発振器であり、各ディレイセルDC0〜DC15から位相が1/32ずつずれた32種類の位相シフトパルス信号CK0〜CK31が出力される。
図7は、本実施形態に係るディレイセルDC(0〜15)の具体的な構成を示す回路図である。
このディレイセルDCは、カスケード接続されたディレイコントロール部61、ミックスアンプ部62、および出力部63を有している。
ディレイコントロール部61は、npnトランジスタQ611〜Q614、可変電流源I611,I612、ダイオードD611〜D614、およびキャパシタC611,C612を有している。
トランジスタQ611とQ612のエミッタ同士が接続され、その接続点が電流源I611に接続されている。トランジスタQ613とQ614のエミッタ同士が接続され、その接続点が電流源I612に接続されている。トランジスタQ611とQ614のベースがクロックDCLKの入力ラインに接続され、トランジスタQ612とQ613のベースがクロックCKKの入力ラインに接続されている。
トランジスタQ611のコレクタがキャパシタC611の第1電極およびダイオードD611のカソードに接続され、キャパシタC611の第2電極およびダイオードD611のアノードが電源電圧VDDの供給ラインに接続されている。トランジスタQ612のコレクタがキャパシタC612の第1電極およびダイオードD612のカソードに接続され、キャパシタC612の第2電極およびダイオードD612のアノードが電源電圧VDDの供給ラインに接続されている。トランジスタQ613のコレクタがダイオードD613のカソードに接続され、ダイオードD613のアノードが電源電圧VDDの供給ラインに接続されている。トランジスタQ614のコレクタがダイオードD614のカソードに接続され、ダイオードD614のアノードが電源電圧VDDの供給ラインに接続されている。
ディレイコントロール部61は、制御信号CTLIにより電流源I611,I612による電流Ivcoを制御することによりディレイ量を制御できるように構成されている。
ミックスアンプ部62は、npnトランジスタQ621〜Q624、電流源I621,I622、、および抵抗素子R611,R622を有している。
トランジスタQ621とQ622のエミッタ同士が接続され、その接続点が電流源I621に接続されている。トランジスタQ623とQ624のエミッタ同士が接続され、その接続点が電流源I622に接続されている。
トランジスタQ621のベースがトランジスタQ612のコレクタに接続され、トランジスタQ622のベースがトランジスタQ611のコレクタに接続され、トランジスタQ623のベースがトランジスタQ614のコレクタに接続され、トランジスタQ624のベースがトランジスタQ613のコレクタに接続されている。
そして、トランジスタQ621とQ624のコレクタが接続され、その接続点が抵抗素子R611を介して電源電圧VDDの供給ラインに接続されている。トランジスタQ622とQ623のコレクタが接続され、その接続点が抵抗素子R622を介して電源電圧VDDの供給ラインに接続されている。
すなわち、ミックスアンプ部62は、ディレイコントロール部61の4つの差動出力を増幅し、それぞれ2つずつ混合して出力部63に供給する。
ミックスアンプ部62においては、電流源I621の電流I1と電流源I622の電流I2の比がI1:I2=1:1、あるいはI1:I2=0、4:1.6等に設定されて、ミックス比切り替えによる制御範囲の高帯域化を実現している。
出力部63は、npnトランジスタQ631,Q632、および電流源I631,I632を有している。
トランジスタQ631のベースがトランジスタQ621,Q624のコレクタに接続され、コレクタが電源電圧VDDの供給ラインに接続され、エミッタが電流源I631に接続され、その接続点が出力端子Tout1に接続されている。トランジスタQ632のベースがトランジスタQ622,Q623のコレクタに接続され、コレクタが電源電圧VDDの供給ラインに接続され、エミッタが電流源I632に接続され、その接続点が出力端子Tout2に接続されている。
すなわち、出力部63は、エミッタフォロワの出力段構成となっている。
P/S変換部70は、16tapリング発振器60によりシフトした各位相シフトパルスCK0〜CK31のうちの2つの位相シフトパルスに基づいて、両パルスの位相差から微小幅パルスを生成し、生成された複数の微小幅パルスをデコーダ部40によるパラレル信号な2値信号をシリアルに加算し、シリアルパルス信号に変換し、出力回路80に出力する。
また、出力回路80は、P/S変換部70からのシリアル信号について増幅やインピーダンスマッチング等の必要な信号処理を行って光源駆動部90に出力する。
なお、本実施形態では、上述のように8系統の出力を有している。
これは、たとえば図2に示す消去(Erase)レベルやピーク(Peak)レベルといったレベルの異なるパルス信号を別々に生成し、後段の光源駆動部90で合成するためや、あるいは上述した32ビットの解像度の他に、より低解像度の波形処理を行うためなどに、それぞれ複数の系統をRAM部30以降の構成で並列に用意しており、これらを適宜選択して用いるようにしたものである。
P/S変換部70では、このような1/32ずつ位相がずれた32種類の位相シフトパルスに基づいて、32分の1のパルス幅を有する微小幅パルスを作成し、この微小幅パルスを用いてパラレル信号をシリアル信号に変換する。
図8は、本実施形態に係るP/S変換部70の構成を示すブロック図である。
図8に示すように、このP/S変換部70は、32個のMEL(マルチレベルエミッタロジック)スイッチ回路SW1〜SW32と、各MELスイッチ回路SW1〜SW32からの出力を加算する加算器SA(センスアンプ)とを有している。
各MELスイッチ回路SW1〜SW32は、上述した位相シフトパルスCK0〜CK31のうちの隣接する2つの位相シフトパルス(たとえばCK0とCK1、CK1とCK2、CK2とCK3、……)を入力し、2つの位相シフトパルスの差分をとることにより、上述した32分の1の微小幅パルスを出力する。
また、各MELスイッチ回路SW1〜SW32の出力には、2つの出力が用意されており、上述したパルス波形性データに応じて、微小幅パルスを加算器SAの正極性入力側(+)または、負極性入力側(−)に選択的に出力し、これらの微小幅パルスを加算器SAによって加算し、微小幅パルスをシリアルに連続させることにより、パルス波形データに対応するシリアル信号を出力する。
図9は、このような微小幅パルスをシリアルに連続させたシリアル信号の一例を示す説明図である。
図示の例は、図9(B)に示すように、3番目のMELスイッチ回路SW3から9番目のMELスイッチ回路SW9で7つの微小幅パルスが加算器SAの正極性入力側に出力された場合を示しており、このような連続する7つの微小幅パルスが加算器SAでシリアルに加算され、図9(A)に示すように、3/32Tのタイミングで立ち上がり、10/32Tのタイミングで立ち下がる7/32Tのパルス幅を有する正極性のパルス波形信号が出力されることになる。
図10は、MELスイッチ回路の回路構成を示すブロック図であり、図11は、MELスイッチ回路内での信号処理内容を示す説明図である。
図10に示すように、MELスイッチ回路は、それぞれ一対のnpnトランジスタQ71、Q72およびQ73、Q74よりなる2つの差動増幅部と、各トランジスタQ71、Q72、Q73、Q74のエミッタに共通接続された定電流源I71と、2つの差動増幅部のいずれか一方を上述した波形データ(DATA)に応じて選択的に定電流源Iに接続するNMOSトランジスタQ75、Q76とを有している。
上述した2つの位相シフトパルスCKn、CKn+1にうち、位相シフトパルスCKnは差動増幅部のトランジスタQ71とQ74のベースに供給され、位相シフトパルスCKn+1は、それぞれ2つの差動増幅部のトランジスタQ72、Q73のベースに供給される。
各位相シフトパルスCKn、CKn+1は、図11(B)に示すように、入力段に設けられた後述するバッファ回路によってレベル変換されており、互いに一定のレベル差を有する位相シフトパルスとして入力される。
そして、一方の差動増幅部のトランジスタQ71、Q72は、レベルの高い位相シフトパルスCKn+1からレベルの低い位相シフト、パルスCKnを減算し、そのレベル差による微小幅パルス(図11(A)の例では200psecのパルス幅)がトランジスタQ71のコレクタ電流Ipとして出力される。
また、他方の差動増幅部のトランジスタQ73、Q74も、トランジスタQ71、Q72と同様に、レベルの高い位相シフトパルスCKn+1からレベルの低い位相シフトパルスCKnを減算し、そのレベル差による微小幅パルスがトランジスタQ74のコレクタ電流Ipとして出力される。
また、MOSトランジスタQ75、Q76は、上述したデコーダ部40からの波形データ(極性データを含む)に基づいていずれか一方がオンし、いずれか一方の差動増幅部を定電流源Iに接続することで、波形データに対応して差動増幅部の動作を選択的に実行させる。
図12は、本実施形態におけるパラレル/シリアル変換回路の全体構成を示す図である。
本実施形態におけるパラレル/シリアル変換回路は、図12に示すように、第1位相シフト手段としての16tapリング発振器60と、微小幅パルス生成手段及びシリアル信号生成手段としてのP/S変換部70と、クロックドライバ120と、第2位相シフト手段としてのシフトレジスタ130と、バッファとしてのエミッタ−CMOSレベル変換回路140と、シフトパルス選択手段としてのシフトパルス選択回路170と、パラレル信号周波数取得手段としての制御部171とを有している。ここで、16tapリング発振器60とP/S変換部70とは、上述のように超高速バイポーラトランジスタ回路部によるECL回路となっており、その他の部分はCMOS等によるMOS系回路部となっている。
16tapリング発振器60は、上述のように、基準クロックRCLKの位相をそのパルス幅の1/32幅ずつシフトして、32個の位相シフトパルスを出力する。
シフトレジスタ130は、16tapリング発振器60から出力される位相シフトパルスCK0〜CK28を基準として、入力されるパラレル信号である32個の波形データdata0〜data31(D0〜D31)の位相をシフトする。
すなわち、シフトレジスタ130は、図12に示すように、3個のDフリップフロップFF1301,FF1302,FF1303からなる一組のシフトレジスタを32組有しており、これらのシフトレジスタによって、エミッタ−CMOSレベル変換回路14を介して16tapリング発振器60から出力されるクロックxCK0,CK0,CK4,CK8,CK16,CK20,CK24,CK28を基準として、32個の波形データdata0〜data31(D0〜D31)に位相シフト処理を施す。
このように、32個の波形データdata0〜data31は、それぞれ各3個のフリップフロップからなるシフトレジスタによってそれぞれ位相がシフトされる。
シフトレジスタによる波形データdata0〜data31のシフト量は、16tapリング発振器60からシフトレジスタにどの位相シフトパルスが入力されるかによって変わる。
本実施形態においては、高周波信号である波形データdata0〜data31をP/S変換部70内で確実に処理するために、4個の波形データごと(data0〜data3,data4〜data7,・・・,data28〜data31)に、その位相のシフト量を異ならしめており、低速動作状態では、波形データdata0〜data3は、位相シフトパルスCK4を基準として位相が1/8クロック分シフトされ、波形データdata4〜data7は、位相シフトパルスCK8を基準として位相が2/8クロック分シフトされる。
以下、同様にして波形データdata8〜data11は位相シフトパルスCK12、波形データdata12〜data15は位相シフトパルスCK16、波形データdata16〜data19は位相シフトパルスCK20、波形データdata20〜data23は位相シフトパルスCK24、波形データdata24〜data27は位相シフトパルスCK28、波形データdata28〜data31は位相シフトパルスCK0を基準として、それぞれ3/8クロック分,4/8クロック分,5/8クロック分,6/8クロック分,7/8クロック分,1クロック分位相がシフトされる。
ここで、エミッタ−CMOSレベル変換回路140やシフトレジスタ130はCMOS系回路部であるため、16tapリング発振器60やP/S変換部70に比べ、その応答速度が遅い。
そのため、16tapリング発振器60から出力される位相シフトパルスCK0〜28は、シフトレジスタ130のフィリップフロップ回路に入力されるまでにディレイ(遅延)が生じてしまう。また、シフトレジスタ130での遷移時間の影響もでてくる。特に、基準クロックRCLKの周波数が高ければ高いほど、このディレイや遷移時間の影響は無視できなり、P/S変換部70のMELスイッチ回路とのセットアップマージンTaを確保することができなくなる。
すなわち、シフトレジスタ130によるシフト後の波形データdata0〜data31とシフト前の波形データdata0〜data31との間隔が所定範囲内を超えると、セットアップマージンTaが確保できなくなり、パラレル/シリアル変換回路の動作周波数範囲が限られてしまう。
そこで、基準クロックRCLKの周波数に応じて、シフトレジスタ130に入力する位相シフトパルスCK0〜28を切り替えることによって、シフトレジスタ130によるシフト後の波形データdata0〜data31とシフト前の波形データdata0〜data31との間隔が所定範囲内になるように調整し、エミッタ−CMOSレベル変換回路140によるディレイやシフトレジスタ130の遷移時間などの影響を可及的に回避している。
ここで、シフトレジスタ130に入力する位相シフトパルスCK0〜28を切り替えるタイミングは、位相シフトパルスCK0〜28が16tapリング発振器60から出力されてP/S変換部70のMELスイッチ回路に入力されるタイミングとシフトレジスタ130によってシフトした後の波形データdata0〜data31との間のずれ(ディレイ)が最も大きくなる条件、つまりP/S変換部70のMELスイッチ回路SW1〜SW32でのセットアップタイムがなくなる周波数で切り替えることが望ましい。
本実施形態におけるパラレル/シリアル変換回路は、波形データdata0〜data31のシフト量を、パラレル/シリアル変換回路の低速動作状態、中速動作状態、高速動作状態の3つの動作状態により3段階に変えている。中速動作状態においては、波形データdata0〜data31のシフト量が低速動作状態よりも1/8クロック分早い位相シフトパルスを用い、高速動作状態においては、波形データdata0〜data31のシフト量が低速動作状態よりも2/8クロック分早い位相シフトパルスを用いる。図14は、このように高速動作状態でのシフトレジスタ130による波形データdata0〜data31のシフト状態を示している。
具体的には、中速動作状態では、data0〜data3は、位相シフトパルスCK0を基準として位相がシフトされ、data4〜data7は、位相シフトパルスCK4を基準として位相がシフトされる。以下、同様にしてdata8〜data11は位相シフトパルスCK8、data12〜data15は位相シフトパルスCK12、data16〜data19は位相シフトパルスCK16、data20〜data23は位相シフトパルスCK20、data24〜data27は位相シフトパルスCK24、data28〜data31は位相シフトパルスCK28を基準として位相がシフトされる。
また、高速動作状態では、data0〜data3は、位相シフトパルスCK28を基準として位相がシフトされ、data4〜data7は、位相シフトパルスCK0を基準として位相がシフトされる。以下、同様にしてdata8〜data11は位相シフトパルスCK4、data12〜data15は位相シフトパルスCK8、data16〜data19は位相シフトパルスCK12、data20〜data23は位相シフトパルスCK16、data24〜data27は位相シフトパルスCK20、data28〜data31は位相シフトパルスCK24を基準として位相がシフトされる。
これら低速動作状態、中速動作状態、高速動作状態における波形データdata0〜data31のシフト量の切り替えは、シフトパルス選択回路170によって行われる。
すなわち、シフトパルス選択回路170は、シフトレジスタ130に用いる位相シフトパルスとして、シフトレジスタ130によるシフト後の波形データdata0〜data31とシフト前の波形データdata0〜data31との間隔が所定範囲内になる位相シフトパルスを、パラレル信号周波数取得手段としての制御部171によって取得した基準クロックRCLKの周波数に基づいて選択する。このように選択された位相シフトパルスは、エミッタ−CMOSレベル変換回路140を介してシフトレジスタ130に入力される。
具体的には、低速動作状態において、波形データdata0〜data15に関するフリップフロップFF1301,FF1302にそれぞれxCK0,CK16を入力し、波形データdata16〜data31に関するフリップフロップFF1301,FF1302にそれぞれCK0を入力し、波形データdata0〜data3,波形データdata4〜data7,・・・,波形データdata28〜data31に関するFF1303にそれぞれCK4,CK8,・・・,CK28,CK0を入力する。
また、中速動作状態において、波形データdata0〜data15に関するフリップフロップFF1301,FF1302にそれぞれxCK0,CK12を入力し、波形データdata16〜data31に関するフリップフロップFF1301,FF1302にそれぞれCK0,CK28を入力し、波形データdata0〜data3,波形データdata4〜data7,・・・,波形データdata28〜data31に関するFF1303にそれぞれCK0,CK4,・・・,CK24,CK28を入力する。
また、高速動作状態において、波形データdata0〜data15に関するフリップフロップFF1301,FF1302にそれぞれxCK0,CK8を入力し、波形データdata16〜data31に関するフリップフロップFF1301,FF1302にそれぞれCK0,CK24を入力し、波形データdata0〜data3,波形データdata4〜data7,・・・,波形データdata28〜data31に関するFF1303にそれぞれCK28,CK0,・・・,CK20,CK24を入力する。
エミッタ−CMOSレベル変換回路140は、バッファとしての機能を有しており、シフトパルス選択回路170から入力される位相シフトパルスCK0〜28をオペアンプOP131,OP132,OP133により増幅して、シフトレジスタ130へ出力する。また、エミッタ−CMOSレベル変換回路140は、ECLレベルとCMOSレベルの変換回路としての機能も有している。
P/S変換部70は、上述のように16tapリング発振器60によってシフトした各位相シフトパルスのうちの2つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する。また、P/S変換部70は、生成した微小幅パルスをシフトレジスタ130によってシフトされたパラレル信号に対応してシリアルに加算し、シリアルパルス信号を出力する。
図13は、シフトパルス選択回路170の具体的な構成例を示す回路図である。
シフトパルス選択回路170は、4個の波形データ(data0〜data3,data4〜data7,・・・,data28〜data31)ごとにそれぞれ対応するセレクタ51−1〜50−8を有しており、4個の波形データごとに、パラレル/シリアル変換回路の動作状態(低速動作状態、中速動作状態、高速動作状態)に応じて、シフトレジスタ130へ出力する位相シフトパルスの種類を選択するように構成されている。
このシフトパルス選択回路170における位相シフトパルスの選択は、制御部171からの制御信号に基づいて行われるものであり、パラレル/シリアル変換回路の動作状態に応じた制御信号が制御部171から出力される。
セレクタ51−1は、図13に示すように、npnトランジスタQ201〜Q205、および抵抗素子R200,R201、スイッチSW200〜SW202、定電流源I200を有している。
トランジスタQ200とQ201のエミッタ同士が接続され、その接続点がスイッチSW200の一端に接続されており、スイッチSW200の他端は、定電流源I200を介して接地されている。トランジスタQ200のベースは位相シフトパルスCK4に接続され、トランジスタQ201のベースは位相シフトパルスxCK4に接続される。トランジスタQ200のコレクタは、抵抗R200を介して電源電圧VDDの供給ラインに接続され、トランジスタQ201のコレクタは、抵抗R201を介して電源電圧VDDの供給ラインに接続される。
また、トランジスタQ202とQ203のエミッタ同士が接続され、その接続点がスイッチSW201の一端に接続されており、スイッチSW201の他端は、定電流源I200を介して接地されている。トランジスタQ202のベースは位相シフトパルスCK0に接続され、トランジスタQ203のベースは位相シフトパルスxCK0に接続される。トランジスタQ202のコレクタは、抵抗R200を介して電源電圧VDDの供給ラインに接続され、トランジスタQ203のコレクタは、抵抗R201を介して電源電圧VDDの供給ラインに接続される。
また、トランジスタQ204とQ205のエミッタ同士が接続され、その接続点がスイッチSW202の一端に接続されており、スイッチSW202の他端は、定電流源I200を介して接地されている。トランジスタQ204のベースは位相シフトパルスCK28に接続され、トランジスタQ205のベースは位相シフトパルスxCK28に接続される。トランジスタQ204のコレクタは、抵抗R200を介して電源電圧VDDの供給ラインに接続され、トランジスタQ205のコレクタは、抵抗R201を介して電源電圧VDDの供給ラインに接続される。
そして、制御部171からの制御信号に基づき、スイッチSW200〜SW202のうちいずれかのスイッチがONとなり、位相クロックパルスCK4,CK0,CK28のいずれかが出力される。
セレクタ51−2〜50−8もセレクタ51−1と同様の構成となっており、それぞれ位相クロックパルス(CK8,CK4,CK0),(CK12,CK8,CK4),(CK16,CK12,CK8),(CK20,CK16,CK12),(CK24,CK20,CK16),(CK28,CK24,CK20),(CK0,CK28,CK24)を選択することができるように構成されている。
ここで、制御部171は、上述のようにパラレル信号周波数取得手段として機能する。すなわち、制御部171は、シリアルインタフェースを介して外部から設定される基準クロックRCLKの周波数の値を取得する。
そして、制御部171は、外部から設定される基準クロックRCLKの周波数の値を取得すると、基準クロックRCLKの周波数に応じた制御信号をシフトパルス選択回路170に出力するように構成されている。
そして、シフトパルス選択回路170は、上述のように、シフトレジスタ130に用いる位相シフトパルスCK0〜28として、シフトレジスタ130によるシフト後のパラレル信号とシフト前の波形データdata0〜data31との間隔が所定範囲内になる位相シフトパルスを、制御部171によって取得した基準クロックRCLKの周波数に基づいて選択する。
したがって、位相シフトパルスが16tapリング発振器60からシフトレジスタ130まで到達するまでの遅延時間(ディレイ時間)、シフトレジスタ130での遷移時間などによって、シフトレジスタ130によるシフト後の波形データdata0〜data31が大幅に遅延してしまうような周波数のパラレル信号入力であっても、その周波数が早くなるに従い、シフトレジスタ130で用いる位相シフトパルスを順次早めるようにしているため、シフト後の波形データdata0〜data31を所定範囲内の位相シフトとすることができる。
その結果、たとえば、図15に示すように、従来350MHz以下の動作周波数範囲であったものを440MHzの動作周波数範囲に拡張することができる。
以上のように、波形データdata0〜data31を4個の波形データ毎に異なる位相シフトパルスを用いてその位相をシフトするようにしたが、これに限られるものではなく、たとえば、波形データdata0〜data31毎に異なる位相シフトパルスを用いてその位相をシフトするようにしてもよい。
また、シフトパルス選択回路170による位相シフトパルスCK0〜28の切り替え(選択)を、低速動作状態、中速動作状態、高速動作状態の3つの動作状態により3段階で行っているがこれに限られるものではなく、さらに切り替えを多くしてもよい。
セレクタ110の出力ラインには、加算器SAを構成するセンスアンプ150が設けられ、このセンスアンプ150からの出力信号が出力回路80のECL出力アンプ160に送出される。
クロックドライバ120は、図12に示すように、オペアンプOP121〜OP123を有しており、上述した各位相シフトパルスを、オペアンプOP121で受けて、さらにオペアンプOP122,OP123で図12に示すようにレベル変換してセレクタ110に供給する。
図17は、クロックドライバ120の具体的な構成例を示す回路図である。
このクロックドライバ120は、図17に示すように、npnトランジスタQ1201〜Q1221、および抵抗素子R1201〜R1216を有している。
トランジスタQ1201とQ1202のエミッタ同士が接続され、その接続点が電流源としてのトランジスタQ1209のコレクタに接続され、トランジスタQ1209のエミッタが抵抗素子R1209を介して接地されている。トランジスタQ1201のコレクタは抵抗素子R1201を介して電源電圧VDDの供給ラインに接続され、トランジスタQ1207のベースに接続されてる。そして、Q1207のコレクタが電源電圧VDDの供給ラインに接続され、エミッタがトランジスタQ1203,Q1205のベース、電流源としてのトランジスタQ1212のコレクタに接続され、トランジスタQ1212のエミッタが抵抗素子R1208を介して接地されている。トランジスタQ1202のコレクタは抵抗素子R1205を介して電源電圧VDDの供給ラインに接続され、トランジスタQ1208のベースに接続されてる。
また、Q1208のコレクタが電源電圧VDDの供給ラインに接続され、エミッタがトランジスタQ1204,Q1206のベースに接続され、電流源としてのトランジスタQ1213のコレクタに接続され、トランジスタQ1213のエミッタが抵抗素子R1212を介して接地されている。また、電流源としてのトランジスタQ1209のベースが制御信号C1201の供給ラインに接続され、同じく電流源としてのトランジスタQ1212,Q1213のベースが制御信号C1202の供給ラインに接続されてている。
そして、トランジスタQ1201のベースが位相シフトクロックCKの入力ラインに接続され、トランジスタQ1202のベースが位相シフトクロックXCKの入力ラインに接続されている。
これらトランジスタQ1201,Q1202,Q1209Q1212,Q1213、抵抗素子R1201,R1205,R1208,R1209,R1212により入力段のオペアンプOP121が構成されている。
トランジスタQ1203とQ1204のエミッタ同士が接続され、その接続点が電流源としてのトランジスタQ1211のコレクタに接続され、トランジスタQ1211のエミッタが抵抗素子R1211を介して接地されている。トランジスタQ1203のコレクタは抵抗素子R1202を介して電源電圧VDDの供給ラインに接続され、トランジスタQ1215のベースに接続されてる。そして、Q1215のコレクタが電源電圧VDDの供給ラインに接続され、エミッタが電流源としてのトランジスタQ1219のコレクタに接続され、トランジスタQ1219のエミッタが抵抗素子R1214を介して接地されている。トランジスタQ1204のコレクタは抵抗素子R1204を介して電源電圧VDDの供給ラインに接続され、トランジスタQ1214のベースに接続されてる。そして、Q1214のコレクタが電源電圧VDDの供給ラインに接続され、エミッタが電流源としてのトランジスタQ1218のコレクタに接続され、トランジスタQ1218のエミッタが抵抗素子R1213を介して接地されている。また、電流源としてのトランジスタQ1211のベースが制御信号C1202の供給ラインに接続され、同じく電流源としてのトランジスタQ1218,Q1219のベースが制御信号C1203の供給ラインに接続されている。
これらのトランジスタQ1203,Q1204,Q1211、Q1214,Q1215、抵抗素子R1202,R1204,R1211,R1213,R1214により高レベル出力段のオペアンプOP122が構成されている。
トランジスタQ1205とQ1206のエミッタ同士が接続され、その接続点が電流源としてのトランジスタQ1210のコレクタに接続され、トランジスタQ1210のエミッタが抵抗素子R1210を介して接地されている。トランジスタQ1205のコレクタは抵抗素子R1206の一端に接続され、抵抗素子R1206の他端が抵抗素子R1203を介して電源電圧VDDの供給ラインに接続され、トランジスタQ1217のベースに接続されてる。
また、Q1217のコレクタが電源電圧VDDの供給ラインに接続され、エミッタが電流源としてのトランジスタQ1221のコレクタに接続され、トランジスタQ1221のエミッタが抵抗素子R1216を介して接地されている。トランジスタQ1206のコレクタは抵抗素子R1207の一端に接続され、抵抗素子R1207の他端が抵抗素子R1203を介して電源電圧VDDの供給ラインに接続され、トランジスタQ1216のベースに接続されてる。
また、Q1216のコレクタが電源電圧VDDの供給ラインに接続され、エミッタが電流源としてのトランジスタQ1220のコレクタに接続され、トランジスタQ1220のエミッタが抵抗素子R1215を介して接地されている。また、電流源としてのトランジスタQ1210のベースが制御信号C1202の供給ラインに接続され、同じく電流源としてのトランジスタQ1220,Q1221のベースが制御信号C1203の供給ラインに接続されている。
これらのトランジスタQ1205,Q1206,Q1210,Q1216,Q1217,Q1220,Q1221、抵抗素子R1203,R1206,R1207、R1210,R1215,R1216により低レベル出力段のオペアンプOP123が構成されている。
次に、図1の動作について説明する。なお、ここでは、RAM部30には、モードレジスタ部10の設定データに基づいて、第1ストラテジモードおよび第2ストラテジモードに対応した波形データは格納されているものとする。
通常の記録動作時において、記録データ(NRZI)、たとえばパラレルデータ信号DT0〜DT5がアドレスエンコーダ部20に入力される。アドレスエンコーダ部20において、クロック信号DCLKの立ち上がりエッジタイミングで入力されたパラレルデータがシリアルデータに変換される。
アドレスエンコーダ20にいては、シリアルデータに変換された記録データ(2T〜≧8Tまたは2T〜≧4T)が判別され、記録データによって示されるマーク長やスペース長に対応したパルスパターンの書き込んであるRAM部30の読み出しアドレスRAdrを生成される。そして、アドレスエンコーダ20から生成した読み出しクロックRCLKと共にRAM部30に出力される。
これにより、RAM部30においては、アドレスエンコーダ部20から受け取った読み出しアドレスに基づいて記憶領域を検索し、該当する光源駆動信号のマーク長に対応するパルス波形データが読み出されデコーダ部40に出力される。
また、PLL回路50においては、たとえばアドレスエンコーダ20に入力されるパラレル信号DT0〜DT5の同期信号DCLKの6倍の周波数で位相同期したクロック信号が16tapリング発振器60で生成されるように16tapリング発振器60をコントロール(制御)する。また、制御部171(図12)は、このように制御された発振器60の動作周波数(基準クロック信号の周波数)を検出する。16tapリング発振器60の動作周波数の検出方法としては、たとえば、PLL回路50から出力される制御信号を参照することなどによって行われる。
16tapリング発振器60においては、PLL回路50によってコントロール(制御)され、基準クロックに位相同期したクロックの位相がシフトされる。これにより、16tapの差動出力により、基準クロックRCLKに対してクロック幅の1/32(1/n)ずつ位相がずれた32種類の位相シフトパルス信号CK0〜CK31が生成される。そして、これら位相シフトパルスCK0〜CK31がP/S変換部70に出力される。
また、制御部171は、シフトパルス選択回路170を制御して、シフトレジスタ130による波形データdata0〜data31のシフト量を設定する。すなわち、上述のようにシフトパルス選択回路170は制御部171による設定内容に従った位相シフトパルスをシフトレジスタ130に入力する。シフトレジスタ130は、シフトパルス選択回路170からバッファであるエミッタ−CMOSレベル変換回路140を介して入力される位相シフトパルスを基準として、波形データdata0〜data31をシフトする。
P/S変換部70においては、16tapリング発振器60によりシフトした各位相シフトパルスCK0〜CK31のうちの2つの位相シフトパルスに基づいて、両パルスの位相差から微小幅パルスが生成される。P/S変換部70においては、さらに生成された複数の微小幅パルスをデコーダ部40によるパラレル信号な2値信号がシリアルに加算され、その結果シリアルパルス信号に変換されて出力回路80に出力される。
そして、出力回路80では、P/S変換部70からのシリアル信号について増幅やインピーダンスマッチング等の必要な信号処理が行われて光源駆動部90に出力される。
そして、光源駆動部90においては、入力信号に応じてレーザ光源100が駆動される。
以上のように、本例のP/S変換回路では、基準クロックを高速化することなく、位相シフトによって得られる微小幅パルスを用いて有効なシリアル変換を行うことができ、しかも動作周波数範囲を広範囲にすることができ、回路の複雑化やコストを増大させることなく、高速かつ高精度の処理のP/S変換回路を実現することが可能となる。
また、このようなP/S変換回路を用いることにより、光ディスク記録用のレーザドライバを制御する光記録装置を構成することができ、ライトストラテジ機能を強化した光ディスク装置の高速化や高精度化に寄与することが可能となる。
なお、以上は本発明の一例であり、具体的な回路構成や数値は適宜変形が可能である。また、光駆動信号の形状や波形データの構造等も上記例に限定されず、種々の形態に広く適用できるものである。
また、P/S回路の用途としては、光記録装置に限らず、他の電子機器装置に広く用いることが可能である。
図18は、本発明に係る光出力制御回路を採用した光記録装置としての光ディスク装置の要部を示す回路図である。
図18において、光ディスク装置200は、光ディスク媒体201、光ピックアップ202、およびレーザ駆動回路(LDDRV)203、およびパルス信号生成回路(PGEN)204を有している。
光ピックアップ202は、駆動電流の値に応じてレーザ光LOを光ディスク媒体201に照射するレーザダイオード(LD)100と、LD100から出射されたレーザ光LOを受光して受光レベルに応じたモニタ電流を発生するモニタ用フォトディテクタ(PD)101と、光ディスク媒体に201に照射されたレーザ光LOの反射戻り光RLOを受光し、受光レベルに応じた値の電流を生成する光検出器205を主構成要素として備えている。
レーザ駆動回路203が図1の光源駆動部90に相当し、パルス信号生成回路204は、図1のモードレジスタ部(MREG)10、アドレスエンコーダ部(AENC)20、RAM部(波形データメモリ)30、デコーダ部(DEC)40と、PLL(Phase Locked Loop)回路50、位相シフト手段としての16tapリング発振器(OSC)60、パラレル/シリアル(P/S)変換部70、および出力回路(OUTC)80を含む。
このように、本発明に係る光出力制御回路1は、光ディスク装置に適用でき、光ディスク装置の高速化や高精度化を図ることができる。
以上説明したように、本実施形態におけるパラレル/シリアル変換回路、光出力制御回路および光記録装置によれば、パラレル信号の信号周波数を取得するパラレル信号周波数取得手段と、第2位相シフト手段に用いる前記位相シフトパルスとして、第2位相シフト手段によるシフト後のパラレル信号とシフト前のパラレル信号とが所定範囲内になる位相シフトパルスを、パラレル信号周波数取得手段によって取得したパラレル信号の動作周波数に基づいて選択するシフトパルス選択手段とを備えている。
したがって、位相シフトパルスが第1位相シフト手段から第2位相シフト手段まで到達するまでの遅延時間(ディレイ時間)や第2位相シフト手段での遷移時間などによって、第2位相シフト手段によるシフト後のパラレル信号が大幅に遅延してしまうような周波数のパラレル信号であっても、その周波数に応じてシフト後のパラレル信号が所定範囲内の位相シフトとなるため、パラレル/シリアル変換回路の動作周波数範囲を拡張することができる。
また、超高速クロックを用いることなく低コストでP/S変換の高速化および高精度化を実現でき、光源駆動部に出力するパルス信号の波形制御を高速、高精度に最適化することができることから、相変化型光ディスク等のような光ディスク装置に好適であり、また、他の電子機器装置に広く用いることが可能である。