JP2007295407A - パラレル／シリアル変換回路、光出力制御回路、および光記録装置 - Google Patents

Abstract

【課題】超高速クロックを用いることなく低コストで高速化および高精度化を実現できるパラレル／シリアル変換回路を提供すること。
【解決手段】基準クロックの位相をそのパルス幅の１／ｎ幅ずつシフトして、ｎ個の位相シフトパルスを出力し、各位相シフトパルスのうちの２つの位相シフトパルスを入力して、両者の位相差から微小幅パルスを生成する。また、位相シフトパルスを基準として、入力されるパラレル信号の位相をシフトする、微小幅パルスをシフトされたパラレル信号に対応してシリアルに加算し、シリアルパルス信号を出力する。そして、シフト後のパラレル信号とシフト前のパラレル信号とが所定範囲内になる位相シフトパルスを、基準クロックの動作周波数に基づいて選択する。
【選択図】図１２

Description

本発明は、パラレル信号入力をシリアルパルス信号に変換して出力するパラレル／シリアル変換回路、相変化型光ディスク等のような書き換え可能型光記録媒体等に各種の情報を照射するための光源の光出力を制御する光出力制御回路、および光記録装置に関する。

近年、各種電子機器の高速化が進んでいる。たとえば光ディスクに情報を書き込む光記録装置においても、記録データをパラレル信号からシリアル信号に変換してレーザドライバに出力するためのパラレル／シリアル変換回路についても変換動作の高速化が要求されている。

しかしながら、パラレル／シリアル変換回路における変換動作の高速化を図る場合、パラレル／シリアル変換後のシリアル信号が超高速となるため、このシリアル信号を出力するための超高速なクロックが必要となり、このクロックの高速度化が技術面およびコスト面の障害となってしまう。

そこで、クロックに対して１／ｎ分割した複数の微小幅パルスを生成し、これらの微小幅パルスを用いて、ｎビットのパラレル信号をシリアル信号へ変換する技術が開示されている（たとえば、特許文献１参照。）。

特許文献１に記載のパラレル／シリアル変換回路では、クロックに対して１／３２分割した複数の微小幅パルスを生成し、これらの微小幅パルスを用いて、パラレル信号をシリアル信号へ変換するようにしているため、超高速クロックを用いることなく低コストで高速化および高精度化を実現できる。

以下、特許文献１に記載のパラレル／シリアル変換回路について、図面を参照して具体的に説明する。図１９は従来のパラレル／シリアル変換回路３００の構成を示す図である。このパラレル／シリアル変換回路３００は、入力されるパラレル信号から所望のパルス波形データに対応するシリアル信号を生成する回路である。

図１９に示すように、従来のパラレル／シリアル変換回路３００は、１６ｔａｐリング発振器３１０、クロックドライバ３２０、エミッタ−ＣＭＯＳレベル変換回路３３０、シフトレジスタ３４０、およびＰ／Ｓ変換部３５０を有している。

１６ｔａｐリング発振器３１０およびＰ／Ｓ変換部３５０は、高速駆動を実現する超高速バイポーラトランジスタを用いたＥＣＬ（Emitter Coupled Logic）回路となっており、その他の部分はＣＭＯＳ等によるＭＯＳ系回路部となっている。そして、ＭＯＳ系回路部から出力されるパラレル信号をＥＣＬレベルのシリアル信号へ変換するものである。

１６ｔａｐリング発振器３１０は、基準クロックＲＣＬＫに対してクロック幅の１／３２ずつ位相がずれた３２種類の位相シフトパルス信号ＣＫ０〜ＣＫ３１を生成する。

クロックドライバ３２０は、各位相シフトパルスをレベル変換してＰ／Ｓ変換回路３５０に供給するものであり、各位相シフトパルスＣＫｎ、ＣＫｎ＋１は、図１１（Ｂ）に示すようにレベル変換され、互いに一定のレベル差を有する位相シフトパルスとして出力される。すなわち、位相が隣接する一組の位相シフトパルスＣＫｎ、ＣＫｎ＋１を互いに一定レベル差を設け、これらを３２組（ＣＫ０、ＣＫ１の組からＣＫ３０、ＣＫ３１の組。それらが位相反転したものを含むと６４組）生成してＰ／Ｓ変換回路３５０に供給する。

図１９に示すように、このＰ／Ｓ変換回路３５０は、３２個のＭＥＬ（マルチレベルエミッタロジック）スイッチ回路ＳＷ１〜ＳＷ３２からなるセレクタ３６０と、各ＭＥＬスイッチ回路ＳＷ１〜ＳＷ３２からの出力を加算する加算器ＳＡ（センスアンプ）３７０とを有している。

各ＭＥＬスイッチ回路ＳＷ１〜ＳＷ３２は、図１１（Ｂ）に示すように、それぞれクロックドライバ３２０から供給される一組のレベル差を設けた位相シフトパルスＣＫｎ、ＣＫｎ＋１の差分をとることにより、３２分の１の微小幅パルス（図１１（Ａ）参照）を出力する。たとえば、ＭＥＬスイッチ回路ＳＷ１は一組のレベル差を設けた位相シフトパルスＣＫ０、ＣＫ１の差分を、ＭＥＬスイッチ回路ＳＷ３２は一組のレベル差を設けた位相シフトパルスＣＫ３１、ＣＫ０の差分をとることで、３２分の１の微小幅パルスを出力する。

また、各ＭＥＬスイッチ回路ＳＷ１〜ＳＷ３２の出力には、２つの出力が用意されており、上述したパルス波形データに応じて、微小幅パルスを加算器ＳＡの正極入力側（＋）または、負極性入力側（−）に選択的に出力し、これらの微小幅パルスを加算器ＳＡによって加算し、微小幅パルスをシリアルに連続させることにより、パラレル信号入力であるパルス波形データに対応するシリアル信号を出力する。

図９は、このような微小幅パルスをシリアルに連続させたシリアル信号の１例を示す説明図である。図９の例では、３番目のＭＥＬスイッチ回路ＳＷ３から９番目のＭＥＬスイッチ回路ＳＷ９で７つの微小幅パルスが加算器ＳＡの正極側に出力された場合を示しており、このような連続する７つの微小幅パルスが加算器ＳＡでシリアルに加算され、図９に示すように３／３２Ｔのタイミングで立ち上がり、１０／３２Ｔのタイミングで立ち下がる７／３２Ｔのパルス幅を有する正極性のパルス信号が出力される。

このようにＰ／Ｓ変換回路３００では、レベルの低いＣＫｎと、レベルの高い位相シフトパルスＣＫｎ＋１をＭＥＬスイッチ回路における差動増幅回路に入力することで、レベルの高い位相シフトパルスＣＫｎ＋１からレベルの低いＣＫｎを減算し、そのレベル差による微小幅パルスを生成する。このように生成した３２個の微小幅パルスを組み合わせてタイミングパルスとし、パラレル信号入力である波形データに対応するパラレルなパルス信号にあわせて微小幅パルスを選択的に組み合わせることにより、パラレル信号入力に対応するシリアル信号を出力するのである。

シフトレジスタ３４０は、２個一組のＤフリップフロップからなる３２個のシフトレジスタから構成され、エミッタ−ＣＭＯＳレベル変換回路３３０から供給される位相シフトパルスＣＫ０〜ＣＫ２８に基づいて、３２個のパラレル信号である波形データｄａｔａ０〜ｄａｔａ３１それぞれに対して位相シフト処理を施すものであり、ＣＭＯＳ回路部（エミッタ−ＣＭＯＳレベル変換回路３３０など）でのディレイやシフトレジスタ３４０での遷移時間を吸収するために設けられたものである。

すなわち、高周波のパラレル信号をＰ／Ｓ変換回路で確実に処理するために、３２個のパラレル信号ｄａｔａ０〜ｄａｔａ３１を、８等分で４個ずつの８組のデータ群（ｄａｔａ０〜ｄａｔａ３，ｄａｔａ４〜ｄａｔａ７，・・・，ｄａｔａ２８〜ｄａｔａ３１）に対してそれぞれ異なる位相シフトを施し、ＭＥＬスイッチ回路に供給するようになっている。

言い換えれば、シフトレジスタ３４０は、８組のデータ群（ｄａｔａ０〜ｄａｔａ３，ｄａｔａ４〜ｄａｔａ７，・・・，ｄａｔａ２８〜ｄａｔａ３１）に対してそれぞれ、位相シフトパルスＣＫ４，ＣＫ８，・・・，ＣＫ０を基準として、８組のデータ群に対して異なる位相シフトを施すのである。

このように、パラレル信号ｄａｔａ０〜ｄａｔａ３１に位相シフトを施すことによって、図２０に示すように、ＭＥＬスイッチ回路とのセットアップマージンＴａを確保することができる。

また、３２個のパラレル信号ｄａｔａ０〜ｄａｔａ３１に対する位相シフト処理を、８等分で４個ずつのデータ群ではなく、２等分のデータ群ごとや３２等分で１個ずつのデータに対してそれぞれ異なる位相シフトを施すようにしてもよい。このように、同一位相シフトを施すデータの数を少なくし、位相シフト数を多くすることによって、ＭＥＬスイッチ回路とのセットアップマージンをさらに確保することができるようになる。

従来のパラレル／シリアル変換回路３００は、以上のように構成されているため、基準クロックを高速化することなく、位相シフトによって得られる微小幅パルスを用いて有効なシリアル変換を行うことができ、回路の複雑化やコストを増大させることなく、高精度の処理のパラレル／シリアル変換を実現できる。
国際公開第ＷＯ２００３／０２８２２１号パンフレット

ところが、近年の光記録速度の高速化に伴い、ディレイおよび遷移時間の影響が大きくなり、従来のパラレル／シリアル変換回路の構成では、セットアップマージンＴａを充分にとれなくなってしまう。

すなわち、従来の動作周波数範囲では、図２０に示すように、エミッタ―ＣＭＯＳレベル変換回路でのディレイやシフトレジスタでの遷移時間は特に問題にならなかったが、動作周波数が高くなるにつれ、ディレイおよび遷移時間の影響が大きくなり、図２１に示すように、セレクタ３６０における、ＥＣＬレベルの位相シフト信号と波形データとのセットアップマージンＴａを充分にとれなくなってしまう。

そこで、本発明は、超高速クロックを用いることなく低コストで高速化および高精度化を実現できるパラレル／シリアル変換回路を提供することにある。

請求項１に記載の発明は、基準クロックの位相をそのパルス幅の１／ｎ幅ずつシフトして、ｎ個の位相シフトパルスを出力する第１位相シフト手段と、前記第１位相シフト手段によってシフトした各位相シフトパルスのうちの２つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する微小幅パルス生成手段と、前記位相シフトパルスを基準として、入力されるパラレル信号の位相をシフトする第２位相シフト手段と、前記微小幅パルス生成手段によって生成された微小幅パルスを前記第２位相シフト手段によってシフトされたパラレル信号に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段とを備え、パラレル信号入力をシリアルパルス信号に変換して出力するパラレル／シリアル変換回路において、前記基準クロックの周波数を取得するパラレル信号周波数取得手段と、前記第２位相シフト手段に用いる前記位相シフトパルスとして、前記第２位相シフト手段によるシフト後のパラレル信号とシフト前のパラレル信号との間隔が所定範囲内になる位相シフトパルスを、前記パラレル信号周波数取得手段によって取得した前記基準クロックの周波数に基づいて選択するシフトパルス選択手段とを有することを特徴とする。

また、請求項２に記載の発明は、請求項１に記載の発明において、前記パラレル信号は、ｎ個のデータから構成され、 前記第２位相シフト手段は、前記ｎ個のデータをｍ個毎に異なる位相シフトパルスを用いて、前記パラレル信号の位相をシフトし、前記シフトパルス選択手段は、前記基準クロックの周波数に応じて、前記第２位相シフト手段において前記ｍ個単位のデータにそれぞれ用いられる前記位相シフトパルスを切り替えることを特徴とする。

また、請求項３に記載の発明は、光媒体に所定のデータ光を照射するための光源の光出力を制御する光出力制御回路であって、上記シリアルパルス信号に応じて上記光源を駆動する光源駆動部と、上記光源が出射すべきデータ光に対応する波形データに基づくパラレル信号を入力し、上記パラレル信号をシリアルパルス信号に変換して上記光源駆動部に出力するパラレル／シリアル変換回路を有し、上記パラレル／シリアル変換回路は、基準クロックの位相をそのパルス幅の１／ｎ幅ずつシフトして、ｎ個の位相シフトパルスを出力する第１位相シフト手段と、前記第１位相シフト手段によってシフトした各位相シフトパルスのうちの２つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する微小幅パルス生成手段と、前記位相シフトパルスを基準として、前記パラレル信号の位相をシフトする第２位相シフト手段と、前記微小幅パルス生成手段によって生成された微小幅パルスを前記第２位相シフト手段によってシフトされたパラレル信号に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段と、前記基準クロックの周波数を取得するパラレル信号周波数取得手段と、前記第２位相シフト手段に用いる前記位相シフトパルスとして、前記第２位相シフト手段によるシフト後のパラレル信号とシフト前のパラレル信号との間隔が所定範囲内になる位相シフトパルスを、前記パラレル信号周波数取得手段によって取得した前記基準クロックの周波数に基づいて選択するシフトパルス選択手段とを有することを特徴とする。

また、請求項４に記載の発明は、光記録媒体に記録するマーク長を示す記録データに基づいて上記光記録媒体にデータの書き込みを行う光源駆動部に光源駆動信号を出力する光記録装置にであって、光記録媒体に記録するマーク長に対応して波形データメモリから読み出された波形データに基づくパラレル信号を入力し、上記パラレル信号をシリアルパルス信号に変換して上記光源駆動部に出力するパラレル／シリアル変換回路を有し、上記パラレル／シリアル変換回路は、基準クロックの位相をそのパルス幅の１／ｎ幅ずつシフトして、ｎ個の位相シフトパルスを出力する第１位相シフト手段と、前記第１位相シフト手段によってシフトした各位相シフトパルスのうちの２つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する微小幅パルス生成手段と、前記位相シフトパルスを基準として、前記パラレル信号の位相をシフトする第２位相シフト手段と、前記微小幅パルス生成手段によって生成された微小幅パルスを前記第２位相シフト手段によってシフトされたパラレル信号に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段と、前記基準クロックの周波数を取得するパラレル信号周波数取得手段と、前記第２位相シフト手段に用いる前記位相シフトパルスとして、前記第２位相シフト手段によるシフト後のパラレル信号とシフト前のパラレル信号との間隔が所定範囲内になる位相シフトパルスを、前記パラレル信号周波数取得手段によって取得した前記基準クロックの周波数に基づいて選択するシフトパルス選択手段とを有することを特徴とする。

請求項１，３，４に記載の発明によれば、基準クロックの位相をそのパルス幅の１／ｎ幅ずつシフトして、ｎ個の位相シフトパルスを出力する第１位相シフト手段と、前記第１位相シフト手段によってシフトした各位相シフトパルスのうちの２つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する微小幅パルス生成手段と、前記位相シフトパルスを基準として、入力されるパラレル信号の位相をシフトする第２位相シフト手段と、前記微小幅パルス生成手段によって生成された微小幅パルスを前記第２位相シフト手段によってシフトされたパラレル信号に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段とを備え、パラレル信号入力をシリアルパルス信号に変換して出力するパラレル／シリアル変換回路又はそれを備えた光出力制御回路若しくは光記録装置において、前記基準クロックの周波数を取得するパラレル信号周波数取得手段と、前記第２位相シフト手段に用いる前記位相シフトパルスとして、前記第２位相シフト手段によるシフト後のパラレル信号とシフト前のパラレル信号との間隔が所定範囲内になる位相シフトパルスを、前記パラレル信号周波数取得手段によって取得した前記基準クロックの周波数に基づいて選択するシフトパルス選択手段とを有するので、位相シフトパルスが第１位相シフト手段から第２位相シフト手段まで到達するまでの遅延時間（ディレイ時間）や第２位相シフト手段での遷移時間などによって、第２位相シフト手段によるシフト後のパラレル信号が大幅に遅延してしまうような周波数のパラレル信号であっても、その周波数に応じてシフト後のパラレル信号が所定範囲内の位相シフトとなるため、パラレル／シリアル変換回路の動作周波数範囲を拡張することができる。

また、請求項２に記載の発明によれば、前記パラレル信号は、ｎ個のデータから構成され、前記第２位相シフト手段は、前記ｎ個のデータをｍ個毎に異なる位相シフトパルスを用いて、前記パラレル信号の位相をシフトし、前記シフトパルス選択手段は、前記基準クロックの周波数に応じて、前記第２位相シフト手段において前記ｍ個単位のデータにそれぞれ用いられる前記位相シフトパルスを切り替えるので、シフトパルス選択手段によって選択し、切り替える位相シフトパルスの数を低減することができるため構成が簡単になり、集積回路の配線などを大きく増やすことなく、パラレル／シリアル変換回路の動作周波数範囲を拡張することができる。

本実施形態におけるパラレル／シリアル変換回路及びそれを備えた光出力制御回路並びに光記録装置は、基準クロックの位相をそのパルス幅の１／ｎ幅ずつシフトして、ｎ個の位相シフトパルスを出力する第１位相シフト手段と、第１位相シフト手段によってシフトした各位相シフトパルスのうちの２つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する微小幅パルス生成手段と、位相シフトパルスを基準として、パラレル信号の位相をシフトする第２位相シフト手段と、微小幅パルス生成手段によって生成された微小幅パルスを第２位相シフト手段によってシフトされたパラレル信号に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段とを備えている。

しかも、基準クロックの周波数を取得するパラレル信号周波数取得手段と、第２位相シフト手段に用いる位相シフトパルスとして、第２位相シフト手段によるシフト後のパラレル信号とシフト前のパラレル信号との間隔が所定範囲内になる位相シフトパルスを、パラレル信号周波数取得手段によって取得したパラレル信号の動作周波数に基づいて選択するシフトパルス選択手段とを備えている。

したがって、位相シフトパルスが第１位相シフト手段から第２位相シフト手段まで到達するまでの遅延時間（ディレイ時間）や第２位相シフト手段での遷移時間などによって、第２位相シフト手段によるシフト後のパラレル信号が大幅に遅延してしまうような周波数のパラレル信号であっても、その周波数に応じてシフト後のパラレル信号が所定範囲内の位相シフトとなるため、パラレル／シリアル変換回路の動作周波数範囲を拡張することができる。

また、本実施形態におけるパラレル／シリアル変換回路は、パラレル信号はｎ個のデータ信号から構成され、第２位相シフト手段はｎ個のデータ信号をｍ個毎に異なる位相シフトパルスを用いて、その位相をシフトし、シフトパルス選択手段は、第２位相シフト手段において前記ｍ個単位のデータにそれぞれ用いる位相シフトパルスとして、第２位相シフト手段によるシフト後のパラレル信号とシフト前のパラレル信号とが所定範囲内になる位相シフトパルスを、パラレル信号周波数取得手段によって取得したパラレル信号の動作周波数に基づいて選択する。

したがって、シフトパルス選択手段によって選択し、切り替える位相シフトパルスの数を低減することができるため構成が簡単になり、集積回路の配線などを大きく増やすことなく、パラレル／シリアル変換回路の動作周波数範囲を拡張することができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明に係る光出力制御回路の一実施形態を示すブロック図である。

本光出力制御回路１は、図１に示すように、モードレジスタ部（ＭＲＥＧ）１０、アドレスエンコーダ部（ＡＥＮＣ）２０、ＲＡＭ部（波形データメモリ）３０、デコーダ部（ＤＥＣ）４０と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路５０、第１位相シフト手段としての１６ｔａｐリング発振器（ＯＳＣ）６０、パラレル／シリアル（Ｐ／Ｓ）変換部７０、出力回路（ＯＵＴＣ）８０、光源駆動部（ＬＤＤＲＶ）９０、およびレーザ光源（ＬＤ）１００を有している。なお、Ｐ／Ｓ変換部７０、１６ｔａｐリング発振器（ＯＳＣ）６０及びその周辺回路を含め、パラレル／シリアル変換回路とする。

図１の回路においては、ＰＬＬ回路５０、１６ｔａｐリング発振器６０、Ｐ／Ｓ変換部７０、および出力回路８０は、上述した高速駆動のための５ＧＨｚ動作を実現する超高速バイポーラトランジスタ回路部ＡによるＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）回路となっており、その他の部分はＣＭＯＳ等によるＭＯＳ系回路部となっている。

なお、本光出力制御回路１は、たとえば近年実用が拡大している書き込み可能な光ディスク方式として相変化型光ディスク装置等に適用される。

この相変化型光ディスクでは、レーザパワーを制御する書き込みパルスのパルス波形を最適化する必要があり、このような書き込みパルスの変形制御をライトストラテジと呼んでいる。

そこで、本実施の形態では、特に記録マーク長に応じて３つのレベルで、それぞれ微妙な幅を有するパルス列よりなる光駆動信号に変換するライトストラテジに適した回路を例に説明する。

まず、回路の各構成要素の構成および機能の説明に先立って、光源駆動部９０によるレーザ光源１００の光駆動信号について説明する。

図２（Ａ）〜（Ｃ）は、この光駆動部９０で用いる基準クロックと光駆動用のパルス信号とを説明するための図である。図２（Ａ）は基準クロック（チャネルクロック）ＲＣＬＫ（ＣＣＬＫ）を、図２（Ｂ）は記録マークＲＭＫを、図２（Ｃ）はレーザ光源（ＬＤ）１００の駆動電流Ｉｏｐをそれぞれ示している。

まず、本例では、光変調方式として１−７変調を用い、マーク長として２Ｔ〜８Ｔ、スペース長として２Ｔ〜８Ｔを用いる。ここで、Ｔはチャネルクロックの周期である。

ここで、図２（Ａ）に示す基準クロック（チャネルクロック）ＲＣＬＫ（ＣＣＬＫ）を、たとえば６６ＭＨｚとして仮定すると、１Ｔが１５ｎｓｅｃになる。

１つのマークを記録する場合には、各マーク長毎に設定される個数と波形の書き込みパルスを出力し、この書き込みパルスによってレーザ光源１００を駆動し、その熱量を制御する。

また、本例で用いるレーザ光源１００のレーザパワーは３値である。すなわち、光ディスク媒体のスペース部分に当たる消去（Ｅｒａｓｅ）レベルと、記録層を溶融させてアロモルファスのマーク部を作るためのクール（Ｃｏｏｌ）レベルと、ピーク（Ｐｅａｋ）レベルの３通りである。

それぞれの駆動電流Ｉｏｐは、ピーク（Ｐｅａｋ）レベルが最大２００ｍＡ、クール（Ｃｏｏｌ）レベルが約４０ｍＡであり、このクール（Ｃｏｏｌ）からピーク（Ｐｅａｋ）までを１ｎｓｅｃの立ち上がり期間／立ち下がり期間（Ｔｒ／Ｔｆ）で駆動する。

また、このような３値のレーザパワーのそれぞれについて、実際に記録を行うとする光源駆動部９０においてもフィードバック制御するＡＰＣ（Ａｕｔｏ Ｐｏｗｅｒ Ｃｏｎｔｒｏｌ）回路を有している。

このようなレーザ光源１００の駆動を行うための駆動電流Ｉｏｐ、すなわち書き込みパルスは、たとえば図２（Ｃ）に示すような波形となる。

すなわち、５Ｔのマークを記録する動作は、基準クロックＲＣＬＫの５Ｔに対応する５つのパルスとその前後の１つのパルスとの合計７つのパルスのタイミングを用いて制御され、消去（Ｅｒａｓｅ）レベルの後、クール（Ｃｏｏｌ）レベルとピーク（Ｐｅａｋ）レベルとを繰り返す４つの書き込みパルスが出力され、次いでクール（Ｃｏｏｌ）レベルから消去（Ｅｒａｓｅ）レベルに戻るような波形となる。

また、２Ｔのマークを記録する動作は、基準クロックＲＣＬＫの２Ｔに対応する２つのパルスとその前後の１つのパルスとの合計４つのパルスのタイミングを用いて制御され、消去（Ｅｒａｓｅ）レベルの後、クール（Ｃｏｏｌ）レベルとピーク（Ｐｅａｋ）レベルとを繰り返す１つの書き込みパルスが出力され、次いでクール（Ｃｏｏｌ）レベルから消去（Ｅｒａｓｅ）レベルに戻るような波形となる。

そして、本実施形態の光出力制御回路１は、上述のような光源駆動信号をパルス波形を最適化（ライトストラテジ）した状態で生成するものであり、上述のような光源駆動信号を得るための波形データを設定し、この波形データによって立ち上がりエッジと立ち下がりエッジが独立して制御されるパルス信号を生成して後段の光源駆動部９０に供給する。

なお、本例の回路で目標とする精度は、たとえばパルスエッジタイミングで５００ｐｓｅｃ〜２００ｐｓｅｃ程度とする。

そこで、この要求を満足するため、集積回路（ＩＣ）としては、２００ｐＳ分解能に当たる１／３２Ｔ精度を４系統、１／４Ｔ精度を４系統、計８系統の出力を設ける。そして、８系統のそれぞれについて５０種類の独立したパラメータを格納するために十分な容量のＲＡＭ部３０を用い、また、高速駆動のためにバイポーラトランジスタ回路部Ａを用いた回路構成となっている。

以下、図１の各構成要素の構成および機能について図面に関連付けて順を追って説明する。

モードレジスタ部１０は、シリアルインタフェースを介して外部からＲＡＭ部３０等に設定データを登録するためのレジスタ群であり、通常動作とは別の設定モード時に利用されるものである。

特に本例では、ＲＡＭ部３０に後述のような波形データを格納する必要があり、モードレジスタ部１０からＲＡＭ部３０にライトクロックＷＣＬＫとライトアドレスＷＡｄｒを用いて波形データを書き込むようになっている。

モードレジスタ部１０は、たとえばモード設定を行うための８つのモードレジスタ（ＭＲＥＧ０〜ＭＲＥＧ７）を有している。各モードレジスタＭＲＥＧ０〜ＭＲＥＧ７は、たとえば図３に示すような機能を有している。

モードレジスタＭＲＥＧ０は、ＲＡＭのサブアドレスを示すページアドレスデータを設定するレジスタである。モードレジスタＭＲＥＧ１は、図示しない各出力ポートの各チャンネルのパワーセーブコントロールを行うためのデータを設定するレジスタである。モードレジスタＭＲＥＧ２は、チップのパワーセーブを行うためのデータを設定するレジスタである。モードレジスタＭＲＥＧ３はＰＬＬ回路５０のロックレンジ設定、動作モードおよび入力チャンネル数の選択を行うためのデータを設定するレジスタである。モードレジスタＭＲＥＧ４は、テストモードの選択とストラテジモードの選択、出力のパワーモードの選択を行うためのデータを設定するレジスタである。モードレジスタＭＲＥＧ５はモニタ出力のオン・オフを行うためのデータを設定するレジスタである。モードレジスタＭＲＥＧ６は、ライトゲート（ＷＧ）のコントロール、ＷＧタイマーの設定を行うためのデータを設定するレジスタである。モードレジスタＭＲＥＧ７は、ＰＬＬ動作周波数を引き下げ低い周波数で動作させるモードの設定を行うためのデータを設定するレジスタである。

また、モードレジスタＭＲＥＧ０〜ＭＲＥＧ７のアドレスは、図３に示すように、００ｈ〜０７ｈ（ｈは１６進を示す）に割り当てられている。

これらのモードレジスタＭＲＥＧ０〜ＭＲＥＧ７に設定するためのデータは、シリアルインタフェースを介してモードレジスタ部１０に供給される。

シリアルインタフェースは、たとえば図４（Ａ）〜（Ｃ）に示すように、チップセレクトＸＣＳ、シリアルクロックＳＣＬＫ、シリアルデータＳＤＩの３つの信号を含む。

モードレジスタ部１０は、シリアルデータＳＤＩを、図４（Ａ）〜（Ｃ）に示すように、最下位ビット（ＬＳＢ）からシリアルクロックＳＣＬＫの立ち上がりエッジで取り込み、チップセレクトＸＣＳの立ち上がりで所定のモードレジスタＭＲＥＧにセットする。

また、図４（Ｃ）に示すように、シリアルデータＳＤＩにおいて、アドレスビットはＡ０〜Ａ５で、ビットＡ６はレジスタ／ＲＡＭの選択ビット、ビットＡ７は書き込み（ＷＲ）／読み出し（ＲＤ）の選択ビットとなっている。

たとえばビットＡ７を「Ｈ（ハイレベル）」に設定し、ビットＡ６を「Ｈ」に設定することでレジスタに、ビットＡ６を「Ｌ（ローレベル）」に設定することでＲＡＭに書き込むことができる。

なお、ＲＡＭのデータを読み出す時と、ＲＡＭにデータを書き込む時は、あらかじめモードレジスタＭＲＥＧ０にページアドレスを書き込んでおく必要がある。

アドレスエンコーダ部２０は、通常の記録動作時において、記録データ（ＮＲＺＩ）、たとえば図５（Ａ）〜（Ｈ）に示すようなパラレルデータ信号ＤＴ０〜ＤＴ５を入力し、クロック信号ＤＣＬＫの立ち上がりエッジタイミングでシリアルデータに変換し、変換された記録データ（２Ｔ〜≧８Ｔまたは２Ｔ〜≧４Ｔ）を判別し、記録データによって示されるマーク長やスペース長に対応したパルスパターンの書き込んであるＲＡＭ部３０の読み出しアドレスＲＡｄｒを生成して、読み出しクロックＲＣＬＫと共にＲＡＭ部３０に出力し、ＲＡＭ部３０に波形データの読み出し動作を実行させる。

波形データメモリとしてのＲＡＭ部３０は、光源駆動信号のマーク長に対応する個数のパルス波形データによって構成される波形データを格納し、アドレスエンコーダ部２０から受け取った読み出しアドレスに基づいて記憶領域を検索し、該当する波形データをデコーダ部４０に出力する。

ＲＡＭの使い方としては、２Ｔ〜≧８Ｔのマーク長のパルスパターンを設定できる第１ストラテジモードと、２Ｔ〜≧４Ｔのマーク長までのパルスパターンを設定できる第２ストラテジモードの２種類がある。ストラテジモードの切り替えはモードレジスタＭＲＥＧ４により設定される。

デコーダ（ＤＥＣ）部４０は、ＲＡＭ部３０から読み出された波形データに基づいて、各パルス波形に対応するパラレルな２値データによるパルス信号に変換する。

たとえば分解能がパルス幅を３２ビットで表せる場合、極性が正であれば、先頭のビットからパルス波形データで示される立ち上がりビットまでのビットは“Ｌ”、立ち上がりビットから立ち下がりビットまでのビットは“Ｈ”、立ち下がりビットから最終ビットまでは“Ｌ”というようなパラレルなパルス信号を出力し、逆に極性が負であれば、先頭のビットからパルス波形データで示される立ち上がりビットまでのビットは“Ｈ”、立ち上がりビットから立ち下がりビットまでのビットは“Ｌ”、立ち下がりビットから最終ビットまでは“Ｈ”というようなパラレルなパルス信号を出力する。

なお、ここまでは基準クロック（チャネルクロック）ＲＣＬＫ（ＣＣＬＫ）に基づく動作となる。

ＰＬＬ回路５０は、たとえばアドレスエンコーダ２０に入力されるパラレル信号ＤＴ０〜ＤＴ５の同期信号ＤＣＬＫに位相同期したクロック信号を生成して１６ｔａｐリング発振器６０に供給する。ＰＬＬ回路５０は、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｉｌｌａｔｏｒ）を含み、ＶＣＯは、たとえば上述のようにパラレル信号が６入力の場合には、入力周波数の６倍で発振する。また、ＰＬＬ回路５０は、ロックレンジは動作周波数に応じて設定することが可能である。

１６ｔａｐリング発振器６０は、ＰＬＬ回路５０によって生成され基準クロックＲＣＬＫに位相同期したクロックの位相をシフトすることにより、１６ｔａｐの差動出力により、基準クロックＲＣＬＫに対してクロック幅の１／３２（１／ｎ）ずつ位相がずれた３２種類の位相シフトパルス信号ＣＫ０〜ＣＫ３１を生成し、これら位相シフトパルスＣＫ０〜ＣＫ３１をＰ／Ｓ変換部７０に出力する。また、パルス信号ＣＫ０をバッファＢＵＦを介してアドレスエンコーダ部２０、ＲＡＭ部３０、およびデコーダ部４０に供給する。

１６ｔａｐリング発振器６０は、たとえば図６に示すように、１６個のディレイセルＤＣ０〜ＤＣ１５を有している。そして、本実施形態では、各ディレイステップの均等化（配線の均等化）を図るために、図６に示すようなレイアウトを採用している。

具体的には、図６に示すように、８個ずつ２段の均等に配置する。図中、上段側には、その左側から偶数の符号のディレイセルＤＣ１２，ＤＣ４，ＤＣ１４，ＤＣ６，ＤＣ１０，ＤＣ２，ＤＣ０，ＤＣ８を略等間隔で配置し、下段側には、その左側から奇数の符号のディレイセルＤＣ１３，ＤＣ５，ＤＣ１１，ＤＣ３，ＤＣ１５，ＤＣ７，ＤＣ９，ＤＣ１を略等間隔で配置し、ＤＣ０からＤＣ１５に向かって順番に配線により接続し、結果としてリング状をなす発振器を実現している。

各ディレイセルＤＣ０〜ＤＣ１５は、差動型の発振器であり、各ディレイセルＤＣ０〜ＤＣ１５から位相が１／３２ずつずれた３２種類の位相シフトパルス信号ＣＫ０〜ＣＫ３１が出力される。

図７は、本実施形態に係るディレイセルＤＣ（０〜１５）の具体的な構成を示す回路図である。
このディレイセルＤＣは、カスケード接続されたディレイコントロール部６１、ミックスアンプ部６２、および出力部６３を有している。

ディレイコントロール部６１は、ｎｐｎトランジスタＱ６１１〜Ｑ６１４、可変電流源Ｉ６１１，Ｉ６１２、ダイオードＤ６１１〜Ｄ６１４、およびキャパシタＣ６１１，Ｃ６１２を有している。

トランジスタＱ６１１とＱ６１２のエミッタ同士が接続され、その接続点が電流源Ｉ６１１に接続されている。トランジスタＱ６１３とＱ６１４のエミッタ同士が接続され、その接続点が電流源Ｉ６１２に接続されている。トランジスタＱ６１１とＱ６１４のベースがクロックＤＣＬＫの入力ラインに接続され、トランジスタＱ６１２とＱ６１３のベースがクロックＣＫＫの入力ラインに接続されている。

トランジスタＱ６１１のコレクタがキャパシタＣ６１１の第１電極およびダイオードＤ６１１のカソードに接続され、キャパシタＣ６１１の第２電極およびダイオードＤ６１１のアノードが電源電圧ＶＤＤの供給ラインに接続されている。トランジスタＱ６１２のコレクタがキャパシタＣ６１２の第１電極およびダイオードＤ６１２のカソードに接続され、キャパシタＣ６１２の第２電極およびダイオードＤ６１２のアノードが電源電圧ＶＤＤの供給ラインに接続されている。トランジスタＱ６１３のコレクタがダイオードＤ６１３のカソードに接続され、ダイオードＤ６１３のアノードが電源電圧ＶＤＤの供給ラインに接続されている。トランジスタＱ６１４のコレクタがダイオードＤ６１４のカソードに接続され、ダイオードＤ６１４のアノードが電源電圧ＶＤＤの供給ラインに接続されている。

ディレイコントロール部６１は、制御信号ＣＴＬＩにより電流源Ｉ６１１，Ｉ６１２による電流Ｉｖｃｏを制御することによりディレイ量を制御できるように構成されている。

ミックスアンプ部６２は、ｎｐｎトランジスタＱ６２１〜Ｑ６２４、電流源Ｉ６２１，Ｉ６２２、、および抵抗素子Ｒ６１１，Ｒ６２２を有している。

トランジスタＱ６２１とＱ６２２のエミッタ同士が接続され、その接続点が電流源Ｉ６２１に接続されている。トランジスタＱ６２３とＱ６２４のエミッタ同士が接続され、その接続点が電流源Ｉ６２２に接続されている。

トランジスタＱ６２１のベースがトランジスタＱ６１２のコレクタに接続され、トランジスタＱ６２２のベースがトランジスタＱ６１１のコレクタに接続され、トランジスタＱ６２３のベースがトランジスタＱ６１４のコレクタに接続され、トランジスタＱ６２４のベースがトランジスタＱ６１３のコレクタに接続されている。

そして、トランジスタＱ６２１とＱ６２４のコレクタが接続され、その接続点が抵抗素子Ｒ６１１を介して電源電圧ＶＤＤの供給ラインに接続されている。トランジスタＱ６２２とＱ６２３のコレクタが接続され、その接続点が抵抗素子Ｒ６２２を介して電源電圧ＶＤＤの供給ラインに接続されている。

すなわち、ミックスアンプ部６２は、ディレイコントロール部６１の４つの差動出力を増幅し、それぞれ２つずつ混合して出力部６３に供給する。

ミックスアンプ部６２においては、電流源Ｉ６２１の電流Ｉ１と電流源Ｉ６２２の電流Ｉ２の比がＩ１：Ｉ２＝１：１、あるいはＩ１：Ｉ２＝０、４：１．６等に設定されて、ミックス比切り替えによる制御範囲の高帯域化を実現している。

出力部６３は、ｎｐｎトランジスタＱ６３１，Ｑ６３２、および電流源Ｉ６３１，Ｉ６３２を有している。

トランジスタＱ６３１のベースがトランジスタＱ６２１，Ｑ６２４のコレクタに接続され、コレクタが電源電圧ＶＤＤの供給ラインに接続され、エミッタが電流源Ｉ６３１に接続され、その接続点が出力端子Ｔｏｕｔ１に接続されている。トランジスタＱ６３２のベースがトランジスタＱ６２２，Ｑ６２３のコレクタに接続され、コレクタが電源電圧ＶＤＤの供給ラインに接続され、エミッタが電流源Ｉ６３２に接続され、その接続点が出力端子Ｔｏｕｔ２に接続されている。

すなわち、出力部６３は、エミッタフォロワの出力段構成となっている。

Ｐ／Ｓ変換部７０は、１６ｔａｐリング発振器６０によりシフトした各位相シフトパルスＣＫ０〜ＣＫ３１のうちの２つの位相シフトパルスに基づいて、両パルスの位相差から微小幅パルスを生成し、生成された複数の微小幅パルスをデコーダ部４０によるパラレル信号な２値信号をシリアルに加算し、シリアルパルス信号に変換し、出力回路８０に出力する。

また、出力回路８０は、Ｐ／Ｓ変換部７０からのシリアル信号について増幅やインピーダンスマッチング等の必要な信号処理を行って光源駆動部９０に出力する。

なお、本実施形態では、上述のように８系統の出力を有している。

これは、たとえば図２に示す消去（Ｅｒａｓｅ）レベルやピーク（Ｐｅａｋ）レベルといったレベルの異なるパルス信号を別々に生成し、後段の光源駆動部９０で合成するためや、あるいは上述した３２ビットの解像度の他に、より低解像度の波形処理を行うためなどに、それぞれ複数の系統をＲＡＭ部３０以降の構成で並列に用意しており、これらを適宜選択して用いるようにしたものである。

Ｐ／Ｓ変換部７０では、このような１／３２ずつ位相がずれた３２種類の位相シフトパルスに基づいて、３２分の１のパルス幅を有する微小幅パルスを作成し、この微小幅パルスを用いてパラレル信号をシリアル信号に変換する。

図８は、本実施形態に係るＰ／Ｓ変換部７０の構成を示すブロック図である。

図８に示すように、このＰ／Ｓ変換部７０は、３２個のＭＥＬ（マルチレベルエミッタロジック）スイッチ回路ＳＷ１〜ＳＷ３２と、各ＭＥＬスイッチ回路ＳＷ１〜ＳＷ３２からの出力を加算する加算器ＳＡ（センスアンプ）とを有している。

各ＭＥＬスイッチ回路ＳＷ１〜ＳＷ３２は、上述した位相シフトパルスＣＫ０〜ＣＫ３１のうちの隣接する２つの位相シフトパルス（たとえばＣＫ０とＣＫ１、ＣＫ１とＣＫ２、ＣＫ２とＣＫ３、……）を入力し、２つの位相シフトパルスの差分をとることにより、上述した３２分の１の微小幅パルスを出力する。

また、各ＭＥＬスイッチ回路ＳＷ１〜ＳＷ３２の出力には、２つの出力が用意されており、上述したパルス波形性データに応じて、微小幅パルスを加算器ＳＡの正極性入力側（＋）または、負極性入力側（−）に選択的に出力し、これらの微小幅パルスを加算器ＳＡによって加算し、微小幅パルスをシリアルに連続させることにより、パルス波形データに対応するシリアル信号を出力する。

図９は、このような微小幅パルスをシリアルに連続させたシリアル信号の一例を示す説明図である。

図示の例は、図９（Ｂ）に示すように、３番目のＭＥＬスイッチ回路ＳＷ３から９番目のＭＥＬスイッチ回路ＳＷ９で７つの微小幅パルスが加算器ＳＡの正極性入力側に出力された場合を示しており、このような連続する７つの微小幅パルスが加算器ＳＡでシリアルに加算され、図９（Ａ）に示すように、３／３２Ｔのタイミングで立ち上がり、１０／３２Ｔのタイミングで立ち下がる７／３２Ｔのパルス幅を有する正極性のパルス波形信号が出力されることになる。

図１０は、ＭＥＬスイッチ回路の回路構成を示すブロック図であり、図１１は、ＭＥＬスイッチ回路内での信号処理内容を示す説明図である。

図１０に示すように、ＭＥＬスイッチ回路は、それぞれ一対のｎｐｎトランジスタＱ７１、Ｑ７２およびＱ７３、Ｑ７４よりなる２つの差動増幅部と、各トランジスタＱ７１、Ｑ７２、Ｑ７３、Ｑ７４のエミッタに共通接続された定電流源Ｉ７１と、２つの差動増幅部のいずれか一方を上述した波形データ（ＤＡＴＡ）に応じて選択的に定電流源Ｉに接続するＮＭＯＳトランジスタＱ７５、Ｑ７６とを有している。

上述した２つの位相シフトパルスＣＫｎ、ＣＫｎ＋１にうち、位相シフトパルスＣＫｎは差動増幅部のトランジスタＱ７１とＱ７４のベースに供給され、位相シフトパルスＣＫｎ＋１は、それぞれ２つの差動増幅部のトランジスタＱ７２、Ｑ７３のベースに供給される。

各位相シフトパルスＣＫｎ、ＣＫｎ＋１は、図１１（Ｂ）に示すように、入力段に設けられた後述するバッファ回路によってレベル変換されており、互いに一定のレベル差を有する位相シフトパルスとして入力される。

そして、一方の差動増幅部のトランジスタＱ７１、Ｑ７２は、レベルの高い位相シフトパルスＣＫｎ＋１からレベルの低い位相シフト、パルスＣＫｎを減算し、そのレベル差による微小幅パルス（図１１（Ａ）の例では２００ｐｓｅｃのパルス幅）がトランジスタＱ７１のコレクタ電流Ｉｐとして出力される。

また、他方の差動増幅部のトランジスタＱ７３、Ｑ７４も、トランジスタＱ７１、Ｑ７２と同様に、レベルの高い位相シフトパルスＣＫｎ＋１からレベルの低い位相シフトパルスＣＫｎを減算し、そのレベル差による微小幅パルスがトランジスタＱ７４のコレクタ電流Ｉｐとして出力される。

また、ＭＯＳトランジスタＱ７５、Ｑ７６は、上述したデコーダ部４０からの波形データ（極性データを含む）に基づいていずれか一方がオンし、いずれか一方の差動増幅部を定電流源Ｉに接続することで、波形データに対応して差動増幅部の動作を選択的に実行させる。

図１２は、本実施形態におけるパラレル／シリアル変換回路の全体構成を示す図である。

本実施形態におけるパラレル／シリアル変換回路は、図１２に示すように、第１位相シフト手段としての１６ｔａｐリング発振器６０と、微小幅パルス生成手段及びシリアル信号生成手段としてのＰ／Ｓ変換部７０と、クロックドライバ１２０と、第２位相シフト手段としてのシフトレジスタ１３０と、バッファとしてのエミッタ−ＣＭＯＳレベル変換回路１４０と、シフトパルス選択手段としてのシフトパルス選択回路１７０と、パラレル信号周波数取得手段としての制御部１７１とを有している。ここで、１６ｔａｐリング発振器６０とＰ／Ｓ変換部７０とは、上述のように超高速バイポーラトランジスタ回路部によるＥＣＬ回路となっており、その他の部分はＣＭＯＳ等によるＭＯＳ系回路部となっている。

１６ｔａｐリング発振器６０は、上述のように、基準クロックＲＣＬＫの位相をそのパルス幅の１／３２幅ずつシフトして、３２個の位相シフトパルスを出力する。

シフトレジスタ１３０は、１６ｔａｐリング発振器６０から出力される位相シフトパルスＣＫ０〜ＣＫ２８を基準として、入力されるパラレル信号である３２個の波形データｄａｔａ０〜ｄａｔａ３１（Ｄ０〜Ｄ３１）の位相をシフトする。

すなわち、シフトレジスタ１３０は、図１２に示すように、３個のＤフリップフロップＦＦ１３０１，ＦＦ１３０２，ＦＦ１３０３からなる一組のシフトレジスタを３２組有しており、これらのシフトレジスタによって、エミッタ−ＣＭＯＳレベル変換回路１４を介して１６ｔａｐリング発振器６０から出力されるクロックｘＣＫ０，ＣＫ０，ＣＫ４，ＣＫ８，ＣＫ１６，ＣＫ２０，ＣＫ２４，ＣＫ２８を基準として、３２個の波形データｄａｔａ０〜ｄａｔａ３１（Ｄ０〜Ｄ３１）に位相シフト処理を施す。

このように、３２個の波形データｄａｔａ０〜ｄａｔａ３１は、それぞれ各３個のフリップフロップからなるシフトレジスタによってそれぞれ位相がシフトされる。

シフトレジスタによる波形データｄａｔａ０〜ｄａｔａ３１のシフト量は、１６ｔａｐリング発振器６０からシフトレジスタにどの位相シフトパルスが入力されるかによって変わる。

本実施形態においては、高周波信号である波形データｄａｔａ０〜ｄａｔａ３１をＰ／Ｓ変換部７０内で確実に処理するために、４個の波形データごと（ｄａｔａ０〜ｄａｔａ３，ｄａｔａ４〜ｄａｔａ７，・・・，ｄａｔａ２８〜ｄａｔａ３１）に、その位相のシフト量を異ならしめており、低速動作状態では、波形データｄａｔａ０〜ｄａｔａ３は、位相シフトパルスＣＫ４を基準として位相が１／８クロック分シフトされ、波形データｄａｔａ４〜ｄａｔａ７は、位相シフトパルスＣＫ８を基準として位相が２／８クロック分シフトされる。

以下、同様にして波形データｄａｔａ８〜ｄａｔａ１１は位相シフトパルスＣＫ１２、波形データｄａｔａ１２〜ｄａｔａ１５は位相シフトパルスＣＫ１６、波形データｄａｔａ１６〜ｄａｔａ１９は位相シフトパルスＣＫ２０、波形データｄａｔａ２０〜ｄａｔａ２３は位相シフトパルスＣＫ２４、波形データｄａｔａ２４〜ｄａｔａ２７は位相シフトパルスＣＫ２８、波形データｄａｔａ２８〜ｄａｔａ３１は位相シフトパルスＣＫ０を基準として、それぞれ３／８クロック分，４／８クロック分，５／８クロック分，６／８クロック分，７／８クロック分，１クロック分位相がシフトされる。

ここで、エミッタ−ＣＭＯＳレベル変換回路１４０やシフトレジスタ１３０はＣＭＯＳ系回路部であるため、１６ｔａｐリング発振器６０やＰ／Ｓ変換部７０に比べ、その応答速度が遅い。

そのため、１６ｔａｐリング発振器６０から出力される位相シフトパルスＣＫ０〜２８は、シフトレジスタ１３０のフィリップフロップ回路に入力されるまでにディレイ（遅延）が生じてしまう。また、シフトレジスタ１３０での遷移時間の影響もでてくる。特に、基準クロックＲＣＬＫの周波数が高ければ高いほど、このディレイや遷移時間の影響は無視できなり、Ｐ／Ｓ変換部７０のＭＥＬスイッチ回路とのセットアップマージンＴａを確保することができなくなる。

すなわち、シフトレジスタ１３０によるシフト後の波形データｄａｔａ０〜ｄａｔａ３１とシフト前の波形データｄａｔａ０〜ｄａｔａ３１との間隔が所定範囲内を超えると、セットアップマージンＴａが確保できなくなり、パラレル／シリアル変換回路の動作周波数範囲が限られてしまう。

そこで、基準クロックＲＣＬＫの周波数に応じて、シフトレジスタ１３０に入力する位相シフトパルスＣＫ０〜２８を切り替えることによって、シフトレジスタ１３０によるシフト後の波形データｄａｔａ０〜ｄａｔａ３１とシフト前の波形データｄａｔａ０〜ｄａｔａ３１との間隔が所定範囲内になるように調整し、エミッタ−ＣＭＯＳレベル変換回路１４０によるディレイやシフトレジスタ１３０の遷移時間などの影響を可及的に回避している。

ここで、シフトレジスタ１３０に入力する位相シフトパルスＣＫ０〜２８を切り替えるタイミングは、位相シフトパルスＣＫ０〜２８が１６ｔａｐリング発振器６０から出力されてＰ／Ｓ変換部７０のＭＥＬスイッチ回路に入力されるタイミングとシフトレジスタ１３０によってシフトした後の波形データｄａｔａ０〜ｄａｔａ３１との間のずれ（ディレイ）が最も大きくなる条件、つまりＰ／Ｓ変換部７０のＭＥＬスイッチ回路ＳＷ１〜ＳＷ３２でのセットアップタイムがなくなる周波数で切り替えることが望ましい。

本実施形態におけるパラレル／シリアル変換回路は、波形データｄａｔａ０〜ｄａｔａ３１のシフト量を、パラレル／シリアル変換回路の低速動作状態、中速動作状態、高速動作状態の３つの動作状態により３段階に変えている。中速動作状態においては、波形データｄａｔａ０〜ｄａｔａ３１のシフト量が低速動作状態よりも１／８クロック分早い位相シフトパルスを用い、高速動作状態においては、波形データｄａｔａ０〜ｄａｔａ３１のシフト量が低速動作状態よりも２／８クロック分早い位相シフトパルスを用いる。図１４は、このように高速動作状態でのシフトレジスタ１３０による波形データｄａｔａ０〜ｄａｔａ３１のシフト状態を示している。

具体的には、中速動作状態では、ｄａｔａ０〜ｄａｔａ３は、位相シフトパルスＣＫ０を基準として位相がシフトされ、ｄａｔａ４〜ｄａｔａ７は、位相シフトパルスＣＫ４を基準として位相がシフトされる。以下、同様にしてｄａｔａ８〜ｄａｔａ１１は位相シフトパルスＣＫ８、ｄａｔａ１２〜ｄａｔａ１５は位相シフトパルスＣＫ１２、ｄａｔａ１６〜ｄａｔａ１９は位相シフトパルスＣＫ１６、ｄａｔａ２０〜ｄａｔａ２３は位相シフトパルスＣＫ２０、ｄａｔａ２４〜ｄａｔａ２７は位相シフトパルスＣＫ２４、ｄａｔａ２８〜ｄａｔａ３１は位相シフトパルスＣＫ２８を基準として位相がシフトされる。

また、高速動作状態では、ｄａｔａ０〜ｄａｔａ３は、位相シフトパルスＣＫ２８を基準として位相がシフトされ、ｄａｔａ４〜ｄａｔａ７は、位相シフトパルスＣＫ０を基準として位相がシフトされる。以下、同様にしてｄａｔａ８〜ｄａｔａ１１は位相シフトパルスＣＫ４、ｄａｔａ１２〜ｄａｔａ１５は位相シフトパルスＣＫ８、ｄａｔａ１６〜ｄａｔａ１９は位相シフトパルスＣＫ１２、ｄａｔａ２０〜ｄａｔａ２３は位相シフトパルスＣＫ１６、ｄａｔａ２４〜ｄａｔａ２７は位相シフトパルスＣＫ２０、ｄａｔａ２８〜ｄａｔａ３１は位相シフトパルスＣＫ２４を基準として位相がシフトされる。

これら低速動作状態、中速動作状態、高速動作状態における波形データｄａｔａ０〜ｄａｔａ３１のシフト量の切り替えは、シフトパルス選択回路１７０によって行われる。

すなわち、シフトパルス選択回路１７０は、シフトレジスタ１３０に用いる位相シフトパルスとして、シフトレジスタ１３０によるシフト後の波形データｄａｔａ０〜ｄａｔａ３１とシフト前の波形データｄａｔａ０〜ｄａｔａ３１との間隔が所定範囲内になる位相シフトパルスを、パラレル信号周波数取得手段としての制御部１７１によって取得した基準クロックＲＣＬＫの周波数に基づいて選択する。このように選択された位相シフトパルスは、エミッタ−ＣＭＯＳレベル変換回路１４０を介してシフトレジスタ１３０に入力される。

具体的には、低速動作状態において、波形データｄａｔａ０〜ｄａｔａ１５に関するフリップフロップＦＦ１３０１，ＦＦ１３０２にそれぞれｘＣＫ０，ＣＫ１６を入力し、波形データｄａｔａ１６〜ｄａｔａ３１に関するフリップフロップＦＦ１３０１，ＦＦ１３０２にそれぞれＣＫ０を入力し、波形データｄａｔａ０〜ｄａｔａ３，波形データｄａｔａ４〜ｄａｔａ７，・・・，波形データｄａｔａ２８〜ｄａｔａ３１に関するＦＦ１３０３にそれぞれＣＫ４，ＣＫ８，・・・，ＣＫ２８，ＣＫ０を入力する。

また、中速動作状態において、波形データｄａｔａ０〜ｄａｔａ１５に関するフリップフロップＦＦ１３０１，ＦＦ１３０２にそれぞれｘＣＫ０，ＣＫ１２を入力し、波形データｄａｔａ１６〜ｄａｔａ３１に関するフリップフロップＦＦ１３０１，ＦＦ１３０２にそれぞれＣＫ０，ＣＫ２８を入力し、波形データｄａｔａ０〜ｄａｔａ３，波形データｄａｔａ４〜ｄａｔａ７，・・・，波形データｄａｔａ２８〜ｄａｔａ３１に関するＦＦ１３０３にそれぞれＣＫ０，ＣＫ４，・・・，ＣＫ２４，ＣＫ２８を入力する。

また、高速動作状態において、波形データｄａｔａ０〜ｄａｔａ１５に関するフリップフロップＦＦ１３０１，ＦＦ１３０２にそれぞれｘＣＫ０，ＣＫ８を入力し、波形データｄａｔａ１６〜ｄａｔａ３１に関するフリップフロップＦＦ１３０１，ＦＦ１３０２にそれぞれＣＫ０，ＣＫ２４を入力し、波形データｄａｔａ０〜ｄａｔａ３，波形データｄａｔａ４〜ｄａｔａ７，・・・，波形データｄａｔａ２８〜ｄａｔａ３１に関するＦＦ１３０３にそれぞれＣＫ２８，ＣＫ０，・・・，ＣＫ２０，ＣＫ２４を入力する。

エミッタ−ＣＭＯＳレベル変換回路１４０は、バッファとしての機能を有しており、シフトパルス選択回路１７０から入力される位相シフトパルスＣＫ０〜２８をオペアンプＯＰ１３１，ＯＰ１３２，ＯＰ１３３により増幅して、シフトレジスタ１３０へ出力する。また、エミッタ−ＣＭＯＳレベル変換回路１４０は、ＥＣＬレベルとＣＭＯＳレベルの変換回路としての機能も有している。

Ｐ／Ｓ変換部７０は、上述のように１６ｔａｐリング発振器６０によってシフトした各位相シフトパルスのうちの２つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する。また、Ｐ／Ｓ変換部７０は、生成した微小幅パルスをシフトレジスタ１３０によってシフトされたパラレル信号に対応してシリアルに加算し、シリアルパルス信号を出力する。

図１３は、シフトパルス選択回路１７０の具体的な構成例を示す回路図である。

シフトパルス選択回路１７０は、４個の波形データ（ｄａｔａ０〜ｄａｔａ３，ｄａｔａ４〜ｄａｔａ７，・・・，ｄａｔａ２８〜ｄａｔａ３１）ごとにそれぞれ対応するセレクタ５１−１〜５０−８を有しており、４個の波形データごとに、パラレル／シリアル変換回路の動作状態（低速動作状態、中速動作状態、高速動作状態）に応じて、シフトレジスタ１３０へ出力する位相シフトパルスの種類を選択するように構成されている。

このシフトパルス選択回路１７０における位相シフトパルスの選択は、制御部１７１からの制御信号に基づいて行われるものであり、パラレル／シリアル変換回路の動作状態に応じた制御信号が制御部１７１から出力される。

セレクタ５１−１は、図１３に示すように、ｎｐｎトランジスタＱ２０１〜Ｑ２０５、および抵抗素子Ｒ２００，Ｒ２０１、スイッチＳＷ２００〜ＳＷ２０２、定電流源Ｉ２００を有している。

トランジスタＱ２００とＱ２０１のエミッタ同士が接続され、その接続点がスイッチＳＷ２００の一端に接続されており、スイッチＳＷ２００の他端は、定電流源Ｉ２００を介して接地されている。トランジスタＱ２００のベースは位相シフトパルスＣＫ４に接続され、トランジスタＱ２０１のベースは位相シフトパルスｘＣＫ４に接続される。トランジスタＱ２００のコレクタは、抵抗Ｒ２００を介して電源電圧ＶＤＤの供給ラインに接続され、トランジスタＱ２０１のコレクタは、抵抗Ｒ２０１を介して電源電圧ＶＤＤの供給ラインに接続される。

また、トランジスタＱ２０２とＱ２０３のエミッタ同士が接続され、その接続点がスイッチＳＷ２０１の一端に接続されており、スイッチＳＷ２０１の他端は、定電流源Ｉ２００を介して接地されている。トランジスタＱ２０２のベースは位相シフトパルスＣＫ０に接続され、トランジスタＱ２０３のベースは位相シフトパルスｘＣＫ０に接続される。トランジスタＱ２０２のコレクタは、抵抗Ｒ２００を介して電源電圧ＶＤＤの供給ラインに接続され、トランジスタＱ２０３のコレクタは、抵抗Ｒ２０１を介して電源電圧ＶＤＤの供給ラインに接続される。

また、トランジスタＱ２０４とＱ２０５のエミッタ同士が接続され、その接続点がスイッチＳＷ２０２の一端に接続されており、スイッチＳＷ２０２の他端は、定電流源Ｉ２００を介して接地されている。トランジスタＱ２０４のベースは位相シフトパルスＣＫ２８に接続され、トランジスタＱ２０５のベースは位相シフトパルスｘＣＫ２８に接続される。トランジスタＱ２０４のコレクタは、抵抗Ｒ２００を介して電源電圧ＶＤＤの供給ラインに接続され、トランジスタＱ２０５のコレクタは、抵抗Ｒ２０１を介して電源電圧ＶＤＤの供給ラインに接続される。

そして、制御部１７１からの制御信号に基づき、スイッチＳＷ２００〜ＳＷ２０２のうちいずれかのスイッチがＯＮとなり、位相クロックパルスＣＫ４，ＣＫ０，ＣＫ２８のいずれかが出力される。

セレクタ５１−２〜５０−８もセレクタ５１−１と同様の構成となっており、それぞれ位相クロックパルス（ＣＫ８，ＣＫ４，ＣＫ０），（ＣＫ１２，ＣＫ８，ＣＫ４），（ＣＫ１６，ＣＫ１２，ＣＫ８），（ＣＫ２０，ＣＫ１６，ＣＫ１２），（ＣＫ２４，ＣＫ２０，ＣＫ１６），（ＣＫ２８，ＣＫ２４，ＣＫ２０），（ＣＫ０，ＣＫ２８，ＣＫ２４）を選択することができるように構成されている。

ここで、制御部１７１は、上述のようにパラレル信号周波数取得手段として機能する。すなわち、制御部１７１は、シリアルインタフェースを介して外部から設定される基準クロックＲＣＬＫの周波数の値を取得する。

そして、制御部１７１は、外部から設定される基準クロックＲＣＬＫの周波数の値を取得すると、基準クロックＲＣＬＫの周波数に応じた制御信号をシフトパルス選択回路１７０に出力するように構成されている。

そして、シフトパルス選択回路１７０は、上述のように、シフトレジスタ１３０に用いる位相シフトパルスＣＫ０〜２８として、シフトレジスタ１３０によるシフト後のパラレル信号とシフト前の波形データｄａｔａ０〜ｄａｔａ３１との間隔が所定範囲内になる位相シフトパルスを、制御部１７１によって取得した基準クロックＲＣＬＫの周波数に基づいて選択する。

したがって、位相シフトパルスが１６ｔａｐリング発振器６０からシフトレジスタ１３０まで到達するまでの遅延時間（ディレイ時間）、シフトレジスタ１３０での遷移時間などによって、シフトレジスタ１３０によるシフト後の波形データｄａｔａ０〜ｄａｔａ３１が大幅に遅延してしまうような周波数のパラレル信号入力であっても、その周波数が早くなるに従い、シフトレジスタ１３０で用いる位相シフトパルスを順次早めるようにしているため、シフト後の波形データｄａｔａ０〜ｄａｔａ３１を所定範囲内の位相シフトとすることができる。

その結果、たとえば、図１５に示すように、従来３５０ＭＨｚ以下の動作周波数範囲であったものを４４０ＭＨｚの動作周波数範囲に拡張することができる。

以上のように、波形データｄａｔａ０〜ｄａｔａ３１を４個の波形データ毎に異なる位相シフトパルスを用いてその位相をシフトするようにしたが、これに限られるものではなく、たとえば、波形データｄａｔａ０〜ｄａｔａ３１毎に異なる位相シフトパルスを用いてその位相をシフトするようにしてもよい。

また、シフトパルス選択回路１７０による位相シフトパルスＣＫ０〜２８の切り替え（選択）を、低速動作状態、中速動作状態、高速動作状態の３つの動作状態により３段階で行っているがこれに限られるものではなく、さらに切り替えを多くしてもよい。

セレクタ１１０の出力ラインには、加算器ＳＡを構成するセンスアンプ１５０が設けられ、このセンスアンプ１５０からの出力信号が出力回路８０のＥＣＬ出力アンプ１６０に送出される。

クロックドライバ１２０は、図１２に示すように、オペアンプＯＰ１２１〜ＯＰ１２３を有しており、上述した各位相シフトパルスを、オペアンプＯＰ１２１で受けて、さらにオペアンプＯＰ１２２，ＯＰ１２３で図１２に示すようにレベル変換してセレクタ１１０に供給する。

図１７は、クロックドライバ１２０の具体的な構成例を示す回路図である。

このクロックドライバ１２０は、図１７に示すように、ｎｐｎトランジスタＱ１２０１〜Ｑ１２２１、および抵抗素子Ｒ１２０１〜Ｒ１２１６を有している。

トランジスタＱ１２０１とＱ１２０２のエミッタ同士が接続され、その接続点が電流源としてのトランジスタＱ１２０９のコレクタに接続され、トランジスタＱ１２０９のエミッタが抵抗素子Ｒ１２０９を介して接地されている。トランジスタＱ１２０１のコレクタは抵抗素子Ｒ１２０１を介して電源電圧ＶＤＤの供給ラインに接続され、トランジスタＱ１２０７のベースに接続されてる。そして、Ｑ１２０７のコレクタが電源電圧ＶＤＤの供給ラインに接続され、エミッタがトランジスタＱ１２０３，Ｑ１２０５のベース、電流源としてのトランジスタＱ１２１２のコレクタに接続され、トランジスタＱ１２１２のエミッタが抵抗素子Ｒ１２０８を介して接地されている。トランジスタＱ１２０２のコレクタは抵抗素子Ｒ１２０５を介して電源電圧ＶＤＤの供給ラインに接続され、トランジスタＱ１２０８のベースに接続されてる。

また、Ｑ１２０８のコレクタが電源電圧ＶＤＤの供給ラインに接続され、エミッタがトランジスタＱ１２０４，Ｑ１２０６のベースに接続され、電流源としてのトランジスタＱ１２１３のコレクタに接続され、トランジスタＱ１２１３のエミッタが抵抗素子Ｒ１２１２を介して接地されている。また、電流源としてのトランジスタＱ１２０９のベースが制御信号Ｃ１２０１の供給ラインに接続され、同じく電流源としてのトランジスタＱ１２１２，Ｑ１２１３のベースが制御信号Ｃ１２０２の供給ラインに接続されてている。

そして、トランジスタＱ１２０１のベースが位相シフトクロックＣＫの入力ラインに接続され、トランジスタＱ１２０２のベースが位相シフトクロックＸＣＫの入力ラインに接続されている。

これらトランジスタＱ１２０１，Ｑ１２０２，Ｑ１２０９Ｑ１２１２，Ｑ１２１３、抵抗素子Ｒ１２０１，Ｒ１２０５，Ｒ１２０８，Ｒ１２０９，Ｒ１２１２により入力段のオペアンプＯＰ１２１が構成されている。

トランジスタＱ１２０３とＱ１２０４のエミッタ同士が接続され、その接続点が電流源としてのトランジスタＱ１２１１のコレクタに接続され、トランジスタＱ１２１１のエミッタが抵抗素子Ｒ１２１１を介して接地されている。トランジスタＱ１２０３のコレクタは抵抗素子Ｒ１２０２を介して電源電圧ＶＤＤの供給ラインに接続され、トランジスタＱ１２１５のベースに接続されてる。そして、Ｑ１２１５のコレクタが電源電圧ＶＤＤの供給ラインに接続され、エミッタが電流源としてのトランジスタＱ１２１９のコレクタに接続され、トランジスタＱ１２１９のエミッタが抵抗素子Ｒ１２１４を介して接地されている。トランジスタＱ１２０４のコレクタは抵抗素子Ｒ１２０４を介して電源電圧ＶＤＤの供給ラインに接続され、トランジスタＱ１２１４のベースに接続されてる。そして、Ｑ１２１４のコレクタが電源電圧ＶＤＤの供給ラインに接続され、エミッタが電流源としてのトランジスタＱ１２１８のコレクタに接続され、トランジスタＱ１２１８のエミッタが抵抗素子Ｒ１２１３を介して接地されている。また、電流源としてのトランジスタＱ１２１１のベースが制御信号Ｃ１２０２の供給ラインに接続され、同じく電流源としてのトランジスタＱ１２１８，Ｑ１２１９のベースが制御信号Ｃ１２０３の供給ラインに接続されている。

これらのトランジスタＱ１２０３，Ｑ１２０４，Ｑ１２１１、Ｑ１２１４，Ｑ１２１５、抵抗素子Ｒ１２０２，Ｒ１２０４，Ｒ１２１１，Ｒ１２１３，Ｒ１２１４により高レベル出力段のオペアンプＯＰ１２２が構成されている。

トランジスタＱ１２０５とＱ１２０６のエミッタ同士が接続され、その接続点が電流源としてのトランジスタＱ１２１０のコレクタに接続され、トランジスタＱ１２１０のエミッタが抵抗素子Ｒ１２１０を介して接地されている。トランジスタＱ１２０５のコレクタは抵抗素子Ｒ１２０６の一端に接続され、抵抗素子Ｒ１２０６の他端が抵抗素子Ｒ１２０３を介して電源電圧ＶＤＤの供給ラインに接続され、トランジスタＱ１２１７のベースに接続されてる。

また、Ｑ１２１７のコレクタが電源電圧ＶＤＤの供給ラインに接続され、エミッタが電流源としてのトランジスタＱ１２２１のコレクタに接続され、トランジスタＱ１２２１のエミッタが抵抗素子Ｒ１２１６を介して接地されている。トランジスタＱ１２０６のコレクタは抵抗素子Ｒ１２０７の一端に接続され、抵抗素子Ｒ１２０７の他端が抵抗素子Ｒ１２０３を介して電源電圧ＶＤＤの供給ラインに接続され、トランジスタＱ１２１６のベースに接続されてる。

また、Ｑ１２１６のコレクタが電源電圧ＶＤＤの供給ラインに接続され、エミッタが電流源としてのトランジスタＱ１２２０のコレクタに接続され、トランジスタＱ１２２０のエミッタが抵抗素子Ｒ１２１５を介して接地されている。また、電流源としてのトランジスタＱ１２１０のベースが制御信号Ｃ１２０２の供給ラインに接続され、同じく電流源としてのトランジスタＱ１２２０，Ｑ１２２１のベースが制御信号Ｃ１２０３の供給ラインに接続されている。

これらのトランジスタＱ１２０５，Ｑ１２０６，Ｑ１２１０，Ｑ１２１６，Ｑ１２１７，Ｑ１２２０，Ｑ１２２１、抵抗素子Ｒ１２０３，Ｒ１２０６，Ｒ１２０７、Ｒ１２１０，Ｒ１２１５，Ｒ１２１６により低レベル出力段のオペアンプＯＰ１２３が構成されている。

次に、図１の動作について説明する。なお、ここでは、ＲＡＭ部３０には、モードレジスタ部１０の設定データに基づいて、第１ストラテジモードおよび第２ストラテジモードに対応した波形データは格納されているものとする。

通常の記録動作時において、記録データ（ＮＲＺＩ）、たとえばパラレルデータ信号ＤＴ０〜ＤＴ５がアドレスエンコーダ部２０に入力される。アドレスエンコーダ部２０において、クロック信号ＤＣＬＫの立ち上がりエッジタイミングで入力されたパラレルデータがシリアルデータに変換される。

アドレスエンコーダ２０にいては、シリアルデータに変換された記録データ（２Ｔ〜≧８Ｔまたは２Ｔ〜≧４Ｔ）が判別され、記録データによって示されるマーク長やスペース長に対応したパルスパターンの書き込んであるＲＡＭ部３０の読み出しアドレスＲＡｄｒを生成される。そして、アドレスエンコーダ２０から生成した読み出しクロックＲＣＬＫと共にＲＡＭ部３０に出力される。

これにより、ＲＡＭ部３０においては、アドレスエンコーダ部２０から受け取った読み出しアドレスに基づいて記憶領域を検索し、該当する光源駆動信号のマーク長に対応するパルス波形データが読み出されデコーダ部４０に出力される。

また、ＰＬＬ回路５０においては、たとえばアドレスエンコーダ２０に入力されるパラレル信号ＤＴ０〜ＤＴ５の同期信号ＤＣＬＫの６倍の周波数で位相同期したクロック信号が１６ｔａｐリング発振器６０で生成されるように１６ｔａｐリング発振器６０をコントロール（制御）する。また、制御部１７１（図１２）は、このように制御された発振器６０の動作周波数（基準クロック信号の周波数）を検出する。１６ｔａｐリング発振器６０の動作周波数の検出方法としては、たとえば、ＰＬＬ回路５０から出力される制御信号を参照することなどによって行われる。

１６ｔａｐリング発振器６０においては、ＰＬＬ回路５０によってコントロール（制御）され、基準クロックに位相同期したクロックの位相がシフトされる。これにより、１６ｔａｐの差動出力により、基準クロックＲＣＬＫに対してクロック幅の１／３２（１／ｎ）ずつ位相がずれた３２種類の位相シフトパルス信号ＣＫ０〜ＣＫ３１が生成される。そして、これら位相シフトパルスＣＫ０〜ＣＫ３１がＰ／Ｓ変換部７０に出力される。

また、制御部１７１は、シフトパルス選択回路１７０を制御して、シフトレジスタ１３０による波形データｄａｔａ０〜ｄａｔａ３１のシフト量を設定する。すなわち、上述のようにシフトパルス選択回路１７０は制御部１７１による設定内容に従った位相シフトパルスをシフトレジスタ１３０に入力する。シフトレジスタ１３０は、シフトパルス選択回路１７０からバッファであるエミッタ−ＣＭＯＳレベル変換回路１４０を介して入力される位相シフトパルスを基準として、波形データｄａｔａ０〜ｄａｔａ３１をシフトする。

Ｐ／Ｓ変換部７０においては、１６ｔａｐリング発振器６０によりシフトした各位相シフトパルスＣＫ０〜ＣＫ３１のうちの２つの位相シフトパルスに基づいて、両パルスの位相差から微小幅パルスが生成される。Ｐ／Ｓ変換部７０においては、さらに生成された複数の微小幅パルスをデコーダ部４０によるパラレル信号な２値信号がシリアルに加算され、その結果シリアルパルス信号に変換されて出力回路８０に出力される。

そして、出力回路８０では、Ｐ／Ｓ変換部７０からのシリアル信号について増幅やインピーダンスマッチング等の必要な信号処理が行われて光源駆動部９０に出力される。

そして、光源駆動部９０においては、入力信号に応じてレーザ光源１００が駆動される。

以上のように、本例のＰ／Ｓ変換回路では、基準クロックを高速化することなく、位相シフトによって得られる微小幅パルスを用いて有効なシリアル変換を行うことができ、しかも動作周波数範囲を広範囲にすることができ、回路の複雑化やコストを増大させることなく、高速かつ高精度の処理のＰ／Ｓ変換回路を実現することが可能となる。

また、このようなＰ／Ｓ変換回路を用いることにより、光ディスク記録用のレーザドライバを制御する光記録装置を構成することができ、ライトストラテジ機能を強化した光ディスク装置の高速化や高精度化に寄与することが可能となる。

なお、以上は本発明の一例であり、具体的な回路構成や数値は適宜変形が可能である。また、光駆動信号の形状や波形データの構造等も上記例に限定されず、種々の形態に広く適用できるものである。

また、Ｐ／Ｓ回路の用途としては、光記録装置に限らず、他の電子機器装置に広く用いることが可能である。

図１８は、本発明に係る光出力制御回路を採用した光記録装置としての光ディスク装置の要部を示す回路図である。

図１８において、光ディスク装置２００は、光ディスク媒体２０１、光ピックアップ２０２、およびレーザ駆動回路（ＬＤＤＲＶ）２０３、およびパルス信号生成回路（ＰＧＥＮ）２０４を有している。

光ピックアップ２０２は、駆動電流の値に応じてレーザ光ＬＯを光ディスク媒体２０１に照射するレーザダイオード（ＬＤ）１００と、ＬＤ１００から出射されたレーザ光ＬＯを受光して受光レベルに応じたモニタ電流を発生するモニタ用フォトディテクタ（ＰＤ）１０１と、光ディスク媒体に２０１に照射されたレーザ光ＬＯの反射戻り光ＲＬＯを受光し、受光レベルに応じた値の電流を生成する光検出器２０５を主構成要素として備えている。

レーザ駆動回路２０３が図１の光源駆動部９０に相当し、パルス信号生成回路２０４は、図１のモードレジスタ部（ＭＲＥＧ）１０、アドレスエンコーダ部（ＡＥＮＣ）２０、ＲＡＭ部（波形データメモリ）３０、デコーダ部（ＤＥＣ）４０と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路５０、位相シフト手段としての１６ｔａｐリング発振器（ＯＳＣ）６０、パラレル／シリアル（Ｐ／Ｓ）変換部７０、および出力回路（ＯＵＴＣ）８０を含む。

このように、本発明に係る光出力制御回路１は、光ディスク装置に適用でき、光ディスク装置の高速化や高精度化を図ることができる。

以上説明したように、本実施形態におけるパラレル／シリアル変換回路、光出力制御回路および光記録装置によれば、パラレル信号の信号周波数を取得するパラレル信号周波数取得手段と、第２位相シフト手段に用いる前記位相シフトパルスとして、第２位相シフト手段によるシフト後のパラレル信号とシフト前のパラレル信号とが所定範囲内になる位相シフトパルスを、パラレル信号周波数取得手段によって取得したパラレル信号の動作周波数に基づいて選択するシフトパルス選択手段とを備えている。

したがって、位相シフトパルスが第１位相シフト手段から第２位相シフト手段まで到達するまでの遅延時間（ディレイ時間）や第２位相シフト手段での遷移時間などによって、第２位相シフト手段によるシフト後のパラレル信号が大幅に遅延してしまうような周波数のパラレル信号であっても、その周波数に応じてシフト後のパラレル信号が所定範囲内の位相シフトとなるため、パラレル／シリアル変換回路の動作周波数範囲を拡張することができる。

また、超高速クロックを用いることなく低コストでＰ／Ｓ変換の高速化および高精度化を実現でき、光源駆動部に出力するパルス信号の波形制御を高速、高精度に最適化することができることから、相変化型光ディスク等のような光ディスク装置に好適であり、また、他の電子機器装置に広く用いることが可能である。

本発明に係る光出力制御回路の一実施形態を示すブロック図である。 図１に示す光駆動装置で用いる基準クロックと光駆動用のパルス信号とを説明するための図である。 各モードレジスタの機能を説明するための図である。 本実施形態に係るシリアルインタフェースにおけるデータについて説明するための図である。 本実施形態に係る記録データであるパラレルデータについて説明するための図である。 本実施形態に係る１６ｔａｐリング発振器を構成するディレイセルのレイアウト例を示す図である。 本実施形態に係る１６ｔａｐリング発振器の具体的な構成例を示す回路図である。 図１に示す光記録装置のＰ／Ｓ変換回路の構成を示すブロック図である。 図８に示すＰ／Ｓ変換回路において微小幅パルスをシリアルに連続させて出力されるシリアル信号の一例を示す説明図である。 図８に示すＰ／Ｓ変換回路に設けられるＭＥＬスイッチ回路の回路構成を示すブロック図である。 図１０に示すＭＥＬスイッチ回路内での信号処理内容を説明するための図である。 図１０に示すＭＥＬスイッチ回路とその周辺回路の詳細な構成例を示す回路図である。 図１２に示すシフトパルス選択回路の具体的な構成を示す回路図である。 図１に示す光記録装置のパラレル／シリアル変換回路における高速動作時のタイミングチャートである。 図１に示す光記録装置のパラレル／シリアル変換回路における動作範囲特性を示す図である。 レベル変換されるクロック波形を示す図である。 図１２のクロックドライバの具体的な構成例を示す回路図である。 本発明に係る光出力制御回路を採用した光記録装置としての光ディスク装置の要部を示す回路図である。 従来のパラレル／シリアル変換回路の構成図である。 従来のパラレル／シリアル変換回路における低速動作時のタイミングチャートである。 従来のパラレル／シリアル変換回路における高速動作時のタイミングチャートである。

符号の説明

１ 光出力制御回路
１０ モードレジスタ部（ＭＲＥＧ）
２０ アドレスエンコーダ部（ＡＥＮＣ）
３０ ＲＡＭ部（波形データメモリ）
４０ デコーダ部（ＤＥＣ）
５０ ＰＬＬ回路
６０ １６ｔａｐリング発振器（ＯＳＣ）
７０ パラレル／シリアル（Ｐ／Ｓ）変換部
８０ 出力回路（ＯＵＴＣ）
９０ 光源駆動部（ＬＤＤＲＶ）
１００ レーザ光源（ＬＤ）
１７０ シフトパルス選択回路
２００ 光ディスク装置
２０１ 光ディスク媒体
２０４ パルス信号生成回路

Claims (4)

1. 基準クロックの位相をそのパルス幅の１／ｎ幅ずつシフトして、ｎ個の位相シフトパルスを出力する第１位相シフト手段と、前記第１位相シフト手段によってシフトした各位相シフトパルスのうちの２つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する微小幅パルス生成手段と、前記位相シフトパルスを基準として、入力されるパラレル信号の位相をシフトする第２位相シフト手段と、前記微小幅パルス生成手段によって生成された微小幅パルスを前記第２位相シフト手段によってシフトされたパラレル信号に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段とを備え、パラレル信号入力をシリアルパルス信号に変換して出力するパラレル／シリアル変換回路において、
   前記基準クロックの周波数を取得するパラレル信号周波数取得手段と、
   前記第２位相シフト手段に用いる前記位相シフトパルスとして、前記第２位相シフト手段によるシフト後のパラレル信号とシフト前のパラレル信号との間隔が所定範囲内になる位相シフトパルスを、前記パラレル信号周波数取得手段によって取得した前記基準クロックの周波数に基づいて選択するシフトパルス選択手段と
   を有することを特徴とするパラレル／シリアル変換回路。
2. 前記パラレル信号は、ｎ個のデータから構成され、
   前記第２位相シフト手段は、前記ｎ個のデータをｍ個毎に異なる位相シフトパルスを用いて、前記パラレル信号の位相をシフトし、
   前記シフトパルス選択手段は、前記第２位相シフト手段において前記ｍ個単位のデータにそれぞれ用いる前記位相シフトパルスとして、前記第２位相シフト手段によるシフト後のパラレル信号とシフト前のパラレル信号とが所定範囲内になる位相シフトパルスを、前記パラレル信号周波数取得手段によって取得した前記基準クロックの周波数に基づいて選択する
   ことを特徴とする請求項１に記載のパラレル／シリアル変換回路。
3. 光媒体に所定のデータ光を照射するための光源の光出力を制御する光出力制御回路であって、
   上記シリアルパルス信号に応じて上記光源を駆動する光源駆動部と、
   上記光源が出射すべきデータ光に対応する波形データに基づくパラレル信号を入力し、上記パラレル信号をシリアルパルス信号に変換して上記光源駆動部に出力するパラレル／シリアル変換回路を有し、
   上記パラレル／シリアル変換回路は、
   基準クロックの位相をそのパルス幅の１／ｎ幅ずつシフトして、ｎ個の位相シフトパルスを出力する第１位相シフト手段と、
   前記第１位相シフト手段によってシフトした各位相シフトパルスのうちの２つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する微小幅パルス生成手段と、
   前記位相シフトパルスを基準として、前記パラレル信号の位相をシフトする第２位相シフト手段と、
   前記微小幅パルス生成手段によって生成された微小幅パルスを前記第２位相シフト手段によってシフトされたパラレル信号に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段と、
   前記基準クロックの周波数を取得するパラレル信号周波数取得手段と、
   前記第２位相シフト手段に用いる前記位相シフトパルスとして、前記第２位相シフト手段によるシフト後のパラレル信号とシフト前のパラレル信号との間隔が所定範囲内になる位相シフトパルスを、前記パラレル信号周波数取得手段によって取得した前記基準クロックの周波数に基づいて選択するシフトパルス選択手段と、
   を有する光出力制御回路。
4. 光記録媒体に記録するマーク長を示す記録データに基づいて上記光記録媒体にデータの書き込みを行う光源駆動部に光源駆動信号を出力する光記録装置にであって、
   光記録媒体に記録するマーク長に対応して波形データメモリから読み出された波形データに基づくパラレル信号を入力し、上記パラレル信号をシリアルパルス信号に変換して上記光源駆動部に出力するパラレル／シリアル変換回路を有し、
   上記パラレル／シリアル変換回路は、
   基準クロックの位相をそのパルス幅の１／ｎ幅ずつシフトして、ｎ個の位相シフトパルスを出力する第１位相シフト手段と、
   前記第１位相シフト手段によってシフトした各位相シフトパルスのうちの２つの位相シフトパルスを入力し、両者の位相差から微小幅パルスを生成する微小幅パルス生成手段と、
   前記位相シフトパルスを基準として、前記パラレル信号の位相をシフトする第２位相シフト手段と、
   前記微小幅パルス生成手段によって生成された微小幅パルスを前記第２位相シフト手段によってシフトされたパラレル信号に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段と、
   前記基準クロックの周波数を取得するパラレル信号周波数取得手段と、
   前記第２位相シフト手段に用いる前記位相シフトパルスとして、前記第２位相シフト手段によるシフト後のパラレル信号とシフト前のパラレル信号との間隔が所定範囲内になる位相シフトパルスを、前記パラレル信号周波数取得手段によって取得した前記基準クロックの周波数に基づいて選択するシフトパルス選択手段と、
   を有する光記録装置。

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