JP4016946B2 - パラレル/シリアル変換回路、光出力制御回路、および光記録装置 - Google Patents

パラレル/シリアル変換回路、光出力制御回路、および光記録装置 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、パラレル信号入力をシリアルパルス信号に変換して出力するパラレル/シリアル変換回路、相変化型光ディスク等のような書き換え可能型光記録媒体等に各種の情報を照射するための光源の光出力を制御する光出力制御回路、および光記録装置に関する。
【0002】
【従来の技術】
近年、各種電子機器の高速化が進んでいる。たとえば光ディスクに情報を書き込む光記録装置においても、記録データをパラレル信号からシリアル信号に変換してレーザドライバに出力するためのパラレル/シリアル変換回路(以下、P/S回路という)についても変換動作の高速化が要求されている。
【0003】
【発明が解決しようとする課題】
しかしながら、P/S回路における変換動作の高速化を図る場合、パラレル/シリアル変換後のシリアル信号が超高速となるため、このシリアル信号を出力するための超高速なクロックが必要となり、このクロックの高速度化が技術面およびコスト面の障害となってしまう。
【0004】
本発明の第1の目的は、超高速クロックを用いることなく低コストで高速化および高精度化を実現できるパラレル/シリアル変換回路を提供することにある。
また、本発明の第2の目的は、このパラレル/シリアル変換回路を用いてシリアルな出力パルス信号の波形制御を高速、高精度に最適化することができる光出力制御回路および光記録装置を提供することにある。
【0005】
【課題を解決するための手段】
上記目的を達成するため、本発明の第1の観点は、パラレル信号入力をシリアルパルス信号に変換して出力するパラレル/シリアル変換回路であって、基準クロックパルスの位相を、当該基準クロックパルスのパルス幅の1/n幅ずつシフトする位相シフト手段と、上記位相シフト手段によってシフトした各位相シフトパルスのうちの2つの位相シフトパルスを入力し、両者の位相差から1/n幅パルスを生成するパルス生成手段と、上記パルス生成手段によって生成された1/n幅パルスを上記パラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段とを有する。
【0006】
本発明の第2の観点は、光媒体に所定のデータ光を照射するための光源の光出力を制御する光出力制御回路であって、上記シリアルパルス信号に応じて上記光源を駆動する光源駆動部と、上記光源が出射すべきデータ光に対応する波形データに基づくパラレル信号を入力し、上記パラレル信号をシリアルパルス信号に変換して上記光源駆動部に出力するパラレル/シリアル変換回路を有し、上記パラレル/シリアル変換回路は、基準クロックパルスの位相を、当該基準クロックパルスのパルス幅の1/n幅ずつシフトする位相シフト手段と、上記位相シフト手段によってシフトした各位相シフトパルスのうちの2つの位相シフトパルスを入力し、両者の位相差から1/n幅パルスを生成するパルス生成手段と、上記パルス生成手段によって生成された1/n幅パルスを上記パラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段とを有する。
【0007】
好適は、上記光源が出射すべきデータに対応する波形データを格納する波形データメモリと、上記光源が出射すべきデータを入力し、入力データに対応する波形データメモリのアドレスを判定して上記波形データメモリにアクセスするアクセス手段と、上記アクセス手段によって波形データメモリから読み出された波形データをデコードし、個々のパルス波形データを示すパラレル信号をパラレル/シリアル変換回路に出力するデコード手段とをさらに有する。
【0008】
また、好適には、上記パルス生成手段は、上記位相シフト手段によってシフトした各位相シフトパルスのうちの隣接する2つの位相シフトパルスから上記1/n幅パルスを生成する。
また、上記位相シフト手段によってシフトした各位相シフトパルスのうちの2つの隣接する位相シフトパルスを入力し、それぞれ異なるレベルにレベル変換するレベル変換手段を有し、上記パルス生成手段は、上記レベル変換手段でレベル変換された2つの位相シフトパルスから上記1/n幅パルスを生成する。
また、本発明では、上記位相シフト手段は複数のセルをリング状に接続したリング発振器を含む。
【0009】
好適には、上記位相シフト手段は複数のディレイセルをリング状に接続したリング発振器を含み、上記複数のディレイセルは、リング接続すると奇数段と偶数段となる各ディレイセルをそれぞれ対向させ、かつ、互いに接続する配線が略均等となるようにレイアウトされている。
【0010】
本発明の第3の観点は、光記録媒体に記録するマーク長を示す記録データに基づいて上記光記録媒体にデータの書き込みを行う光源駆動部に光源駆動信号を出力する光記録装置であって、光記録媒体に記録するマーク長に対応して波形データメモリから読み出された波形データに基づくパラレル信号を入力し、上記パラレル信号をシリアルパルス信号に変換して上記光源駆動部に出力するパラレル/シリアル変換回路を有し、上記パラレル/シリアル変換回路は、基準クロックパルスの位相を、当該基準クロックパルスのパルス幅の1/n幅ずつシフトする位相シフト手段と、上記位相シフト手段によってシフトした各位相シフトパルスのうちの2つの位相シフトパルスを入力し、両者の位相差から1/n幅パルスを生成するパルス生成手段と、上記パルス生成手段によって生成された1/n幅パルスを上記パラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段とを有する。
【0011】
本発明のパラレル/シリアル変換回路によれば、基準クロックパルスの位相を、そのパルス幅の1/n幅ずつシフトし、各位相シフトパルスのうちの2つの位相シフトパルスの位相差から微小幅パルス(1/n幅パルス)を生成し、この1/n幅パルスをパラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力することから、超高速クロックを用いることなく低コストでP/S変換の高速化および高精度化を実現できる。
また、本発明によれば、光記録媒体に記録するマーク長に対応して波形データメモリから読み出された波形データに基づくパラレル信号を入力し、このパラレル信号をパラレル/シリアル変換回路でシリアル信号に変換して光源駆動部に出力する場合に、基準クロックパルスの位相を、そのパルス幅の1/n幅ずつシフトし、各位相シフトパルスのうちの2つの位相シフトパルスの位相差から1/n幅パルスを生成し、この1/n幅パルスをパラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力することから、超高速クロックを用いることなく低コストでP/S変換の高速化および高精度化を実現でき、光源駆動部に出力するパルス信号の波形制御を高速、高精度に最適化することができる。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0013】
図1は、本発明に係る光出力制御回路の一実施形態を示すブロック図である。
【0014】
本光出力制御回路1、図1に示すように、モードレジスタ部(MREG)10、アドレスエンコーダ部(AENC)20、RAM部(波形データメモリ)30、デコーダ部(DEC)40、PLL(Phase Locked Loop)回路50、位相シフト手段としての16tapリング発振器(OSC)60、パラレル/シリアル(P/S)変換回路70、出力回路(OUTC)80、光源駆動部(LDDRV)90、およびレーザ光源(LD)100を有している。
【0015】
これらの構成要素のうち、モードレジスタ部10、アドレスエンコーダ部20、RAM部30、デコーダ部40、PLL回路50、16tapリング発振器60、P/S変換回路70、および出力回路80によりパルス信号生成回路が構成されている。
また、図1の回路においては、PLL回路50、16tapリング発振器60、P/S変換回路70、および出力回路80は、上述した高速駆動のための5GHz動作を実現する超高速バイポーラトランジスタ回路部Aとなっており、その他の部分はCMOS等によるMOS系回路部となっている。そして、超高速バイポーラトランジスタ回路部Aにより本発明に係るパラレル/シリアル変換回路が構成されている。
【0016】
なお、本光出力制御回路1は、たとえば近年実用が拡大している書き込み可能な光ディスク方式として相変化型光ディスク装置等に適用される。
この相変化型光ディスクでは、レーザパワーを制御する書き込みパルスのパルス波形を最適化する必要があり、このような書き込みパルスの変形制御をライトストラテジと呼んでいる。
そこで、本実施の形態では、特に記録マーク長に応じて3つのレベルで、それぞれ微妙な幅を有するパルス列よりなる光駆動信号に変換するライトストラテジに適した回路を例に説明する。
【0017】
まず、回路の各構成要素の構成および機能の説明に先立って、光源駆動部90によるレーザ光源100の光駆動信号について説明する。
【0018】
図2(A)〜(C)は、この光駆動部90で用いる基準クロックと光駆動用のパルス信号とを説明するための図である。図2(A)は基準クロック(チャネルクロック)RCLK(CCLK)を、図2(B)は記録マークRMKを、図2(C)はレーザ光源(LD)100の駆動電流Iopをそれぞれ示している。
【0019】
まず、本例では、光変調方式として1−7変調を用い、マーク長として2T〜8T、スペース長として2T〜8Tを用いる。ここで、Tはチャネルクロックの周期である。
ここで、図2(A)に示す基準クロック(チャネルクロック)RCLK(CCLK)を、たとえば66MHzとして仮定すると、1Tが15nsecになる。1つのマークを記録する場合には、各マーク長毎に設定される個数と波形の書き込みパルスを出力し、この書き込みパルスによってレーザ光源100を駆動し、その熱量を制御する。
【0020】
また、本例で用いるレーザ光源100のレーザパワーは3値である。すなわち、光ディスク媒体のスペース部分に当たる消去(Erase)レベルと、記録層を溶融させてアロモルファスのマーク部を作るためのクール(Cool)レベルと、ピーク(Peak)レベルの3通りである。
それぞれの駆動電流Iopは、ピーク(Peak)レベルが最大200mA、クール(Cool)レベルが約40mAであり、このクール(Cool)からピーク(Peak)までを1nsecの立ち上がり期間/立ち下がり期間(Tr/Tf)で駆動する。
【0021】
また、このような3値のレーザパワーのそれぞれについて、実際に記録を行うとする光源駆動部90においてもフィードバック制御するAPC(Auto Power Control)回路を有している。
このようなレーザ光源100の駆動を行うための駆動電流Iop、すなわち書き込みパルスは、たとえば図2(C)に示すような波形となる。
すなわち、5Tのマークを記録する動作は、基準クロックRCLKの5Tに対応する5つのパルスとその前後の1つのパルスとの合計7つのパルスのタイミングを用いて制御され、消去(Erase)レベルの後、クール(Cool)レベルとピーク(Peak)レベルとを繰り返す4つの書き込みパルスが出力され、次いでクール(Cool)レベルから消去(Erase)レベルに戻るような波形となる。
【0022】
また、2Tのマークを記録する動作は、基準クロックRCLKの2Tに対応する2つのパルスとその前後の1つのパルスとの合計4つのパルスのタイミングを用いて制御され、消去(Erase)レベルの後、クール(Cool)レベルとピーク(Peak)レベルとを繰り返す1つの書き込みパルスが出力され、次いでクール(Cool)レベルから消去(Erase)レベルに戻るような波形となる。
【0023】
そして、本実施形態の光出力制御回路1は、上述のような光源駆動信号をパルス波形を最適化(ライトストラテジ)した状態で生成するものであり、上述のような光源駆動信号を得るための波形データを設定し、この波形データによって立ち上がりエッジと立ち下がりエッジが独立して制御されるパルス信号を生成して後段の光源駆動部90に供給する。
なお、本例の回路で目標とする精度は、たとえばパルスエッジタイミングで500psec〜200psec程度とする。
そこで、この要求を満足するため、集積回路(IC)としては、200pS分解能に当たる1/32T精度を4系統、1/4T精度を4系統、計8系統の出力を設ける。そして、8系統のそれぞれについて50種類の独立したパラメータを格納するために十分な容量のRAM部30を用い、また、高速駆動のためにバイポーラトランジスタ回路部Aを用いた回路構成となっている。
【0024】
以下、図1の各構成要素の構成および機能について図面に関連付けて順を追って説明する。
【0025】
レジスタ部10は、シリアルインタフェースを介して外部からRAM部30等に設定データを登録するためのレジスタ群であり、通常動作とは別の設定モード時に利用されるものである。
特に本例では、RAM部30に後述のような波形データを格納する必要があり、レジスタ部10からRAM部30にライトクロックWCLKとライトアドレスWAdrを用いて波形データを書き込むようになっている。
レジスタ部10は、たとえばモード設定を行うための8つのモードレジスタ(MREG0〜MREG7)を有している。各モードレジスタMREG0〜MREG7は、たとえば図3に示すような機能を有している。
【0026】
モードレジスタMREG0は、RAMのサブアドレスを示すページアドレスデータを設定するレジスタである。モードレジスタMREG1は、図示しない各出力ポートの各チャンネルのパワーセーブコントロールを行うためのデータを設定するレジスタである。モードレジスタMREG2は、チップのパワーセーブを行うためのデータを設定するレジスタである。モードレジスタMREG3はPPL回路50のロックレンジ設定、動作モードおよび入力チャンネル数の選択を行うためのデータを設定するレジスタである。モードレジスタMREG4は、テストモードの選択とストラテジモードの選択、出力のパワーモードの選択を行うためのデータを設定するレジスタである。モードレジスタMREG5はモニタ出力のオン・オフを行うためのデータを設定するレジスタである。モードレジスタMREG6は、ライトゲート(WG)のコントロール、WGタイマーの設定を行うためのデータを設定するレジスタである。モードレジスタMREG7は、PLL動作周波数を引き下げ低い周波数で動作させるモードの設定を行うためのデータを設定するレジスタである。
【0027】
また、モードレジスタMREG0〜MREG7のアドレスは、図3に示すように、00h〜07h(hは16進を示す)に割り当てられている。
これらのモードレジスタMREG0〜MREG7に設定するためのデータは、シリアルインタフェースを介してモードレジスタ部10に供給される。
【0028】
シリアルインタフェースは、たとえば図4(A)〜(C)に示すように、チップセレクトXCS、シリアルクロックSCLK、シリアルデータSDIの3つの信号を含む。
モードレジスタ部10は、シリアルデータSDIを、図4(A)〜(C)に示すように、最下位ビット(LSB)からシリアルクロックSCLKの立ち上がりエッジで取り込み、チップセレクトXCSの立ち上がりで所定のモードレジスタMREGにセットする。
【0029】
また、図4(C)に示すように、シリアルデータSDIにおいて、アドレスビットはA0〜A5で、ビットA6はレジスタ/RAMの選択ビット、ビットA7は書き込み(WR)/読み出し(RD)の選択ビットとなっている。
たとえばビットA7を「H(ハイレベル)」に設定し、ビットA6を「H」に設定することでレジスタに、ビットA6を「L(ローレベル)」に設定することでRAMに書き込むことができる。
【0030】
なお、RAMのデータを読み出す時と、RAMにデータを書き込む時は、あらかじめモードレジスタMREG0にページアドレスを書き込んでおく必要がある。
【0031】
アドレスエンコーダ部20は、通常の記録動作時において、記録データ(NRZI)、たとえば図5(A)〜(H)に示すようなパラレルデータ信号DT0〜DT5を入力し、クロック信号DCLKの立ち上がりエッジタイミングでシリアルデータに変換し、変換された記録データ(2T〜≧8Tまたは2T〜≧4T)を判別し、記録データによって示されるマーク長やスペース長に対応したパルスパターンの書き込んであるRAM部30の読み出しアドレスRAdrを生成して、読み出しクロックRCLKと共にRAM部30に出力し、RAM部30に波形データの読み出し動作を実行させる。
【0032】
波形データメモリとしてのRAM部30は、光源駆動信号のマーク長に対応する個数のパルス波形データによって構成される波形データを格納し、アドレスエンコーダ部20から受け取った読み出しアドレスに基づいて記憶領域を検索し、該当する波形データをデコーダ部40に出力する。
RAMの使い方としては、2T〜≧8Tのマーク長のパルスパターンを設定できる第1ストラテジモードと、2T〜≧4Tのマーク長までのパルスパターンを設定できる第2ストラテジモードの2種類がある。ストラテジモードの切り替えはモードレジスタMREG4により設定される。
【0033】
図6は、第1ストラテジモード時のRAMデータの配列を示す図であり、図7は、第2ストラテジモード時のRAMデータの配列を示す図である。
【0034】
第1ストラテジモードでは、2T〜≧8Tのマーク長に対して任意の波形データを出力することができる。図6に示すように、各チャンネルCH1〜CH4毎に、2T〜≧8Tに対応する波形データが書き込まれている。
また、第2ストラテジモードでは、2T〜≧4Tのマーク長に対して任意の波形データを出力することができる。図7に示すように、設定できるパルスパターンが半分になるが、各チャンネルCH1〜CH4毎に、2通りのパルスパターンを書き込むことができ、あらかじめRAMにデータを書き込んでおくことにより通信時間を節約することが可能である。
【0035】
また、図6および図7に示すように、ページアドレスデータPADは、モードレジスタ部10のモードレジスタMREG0の下位3ビットで指定される。
【0036】
図8(A)〜(H)は、第1ストラテジモードのデータ構成例を示す図であり、図9(A)〜(H)は、第2ストラテジモードのデータ構成例を示す図である。
【0037】
図8および図9の(A)〜(G)において、LA1は「リーディングエリア1(Leading Area1)」、LA2は「リーディングエリア(Leading Area2)」、PoLAは「ポストリーディングエリア(Post Leading Area)」、CAは「セントラルエリア(Central Area)、PrTAは「プリトレーリングエリア(Pre Trailing Area)」、TA1は「トレーリングエリア(Trailing Area1)」、およびTA2は「トレーリングエリア(Trailing Area2)」をそれぞれ示している。
【0038】
本例の波形データは、2Tから8Tまでのマーク長に対して2個から8個のパルス波形データを割り当て、また、その前後に1つずつのパルス波形データを割り当てることにより、各マーク長毎の波形データを構成する。つまり、たとえばマーク長が2Tであれば4つのパルス波形データ、5Tであれば7つのパルス波形データで波形データを構成している。
図8および図9の(A)〜(G)において、波形が“H”になった部分がマーク長に対するパルス波形データを示している。
そして、マーク長に対するパルス波形データと、その前後のパルス波形データに対して付されている記号が各パルス波形データに対して設定される個々の設定データを示している。
【0039】
たとえば、2Tのマーク長を構成する2つのパルス波形データには順に「2TLA2」「2T TA1」という記号が付され、その前後のパルス波形データには順に「2T LA1」「2T TA2」という記号が付されている。
また、3Tのマーク長を構成する3つのパルス波形データには順に「3T LA2」「3T PoLA」「3T TA1」という記号が付され、その前後のパルス波形データには順に「3T LA1」「3T TA2」という記号が付されている。
そして、これらの記号で区別されるパルス波形データがそれぞれ固有の設定データを有することを示している。
なお、同一の記号は同じ内容のパルス波形データであることを示しており、特に、長いマーク長のデータについては、マークの中央部分において、「6T CA」「7T CA」といった同一データを繰り返し用いる構造となっている。
また、各波形データの構成は、各パルス波形を、その立ち上がり位置と立ち下がり位置、および極性の各データで特定される。
【0040】
たとえば図6に示すように、各エリアに対して第1エッジデータおよび第2エッジデータを書き込むことで、各パルス波形特定される。
ここで立ち上がり位置と立ち下がり位置は、最大のパルス幅をnビットで表した場合に、そのnビットのうちの立ち上がりビットと立ち下がりビットとを特定するようなデータを用いる。たとえば、最大パルス幅を32ビットで表すことが可能な分解能とした場合、この32ビットのうちの1つのビットを特定することで、パルス信号の立ち上がり位置、あるいは、立ち下がり位置を示す。32ビットのデータであれば、立ち上がり位置と立ち下がり位置でそれぞれ5ビットの2進数データで表すことができる。
【0041】
また、パルス信号の極性は1ビットの2進数データで表す。
したがって、この場合には、各パルス波形データは、5ビット+5ビット+1ビットのデータで構成される。
このような11ビット構成の波形データを、上述した「2T LA1」「2T LA2」といった各記号を割り当てたメモリ領域毎に設定している。
ポストリーディングエリアPoLAは3T以上、プリトレーリングエリアPrTAは4T以上、セントラルエリアCAは5T以上のデータにエリアとして存在する。また、6T以上ではセントラルエリアCAが一つずつ増えていく。
【0042】
また、上述したように、図8に示す第1ストラテジモードと図9に示す第2ストラテジモードとは、4T以上のマーク長について異なる内容となっている。
【0043】
すなわち、図8に示す第1ストラテジモードでは、2Tから8Tまでの全てのマーク長について、個別に波形データを設定する構成であり、より大きいメモリ容量を用いて波形データを格納するようになっている。
2Tから8Tまでの全てのマーク長について個別に波形データを設定することから、より微細なLD光源100の駆動制御を行う。
【0044】
一方、図9に示す第2ストラテジモードでは、5T以上のマーク長については、4Tのマーク長で用いた波形データを援用する構成となっている。
つまり、4Tのマーク長で割り当てた「≧4T LA1」「≧4T LA2」という記号で表される波形データを、そのまま5T以上のマーク長の波形データとして利用している。すなわち、各記号の先頭に付された「≧」の記号は、4T以上の波形データに共通して用いることを意味している。
このような図9に示す第2ストラテジモードを用いることにより、RAM部30内の記憶領域を節約することが可能となる。
【0045】
また、たとえばランド/グルーブの両方でデータを記録する構造の光記録媒体である場合に、ランドとグルーブとで最適な光源駆動信号が異なる場合があり、それぞれ個別に波形データを設定することが必要となる。そこで、図9に示す第2ストラテジモードを用いることにより、ランドへの記録時とグルーブへの記録時とで異なる波形データを設定するようにすれば、第1ストラテジモードの場合と同等の記憶領域を用いてランド記録とグルーブ記録の両方で最適化した光源制御を行うことが可能となる。
【0046】
デコーダ(DEC)部40は、RAM部30から読み出された波形データに基づいて、各パルス波形に対応するパラレルな2値データによるパルス信号に変換する。
たとえば分解能がパルス幅を32ビットで表せる場合、極性が正であれば、先頭のビットからパルス波形データで示される立ち上がりビットまでのビットは“L”、立ち上がりビットから立ち下がりビットまでのビットは“H”、立ち下がりビットから最終ビットまでは“L”というようなパラレルなパルス信号を出力し、逆に極性が負であれば、先頭のビットからパルス波形データで示される立ち上がりビットまでのビットは“H”、立ち上がりビットから立ち下がりビットまでのビットは“L”、立ち下がりビットから最終ビットまでは“H”というようなパラレルなパルス信号を出力する。
なお、ここまでは基準クロック(チャネルクロック)RCLK(CCLK)に基づく動作となる。
【0047】
PLL回路50は、たとえばアドレスデコーダ20に入力されるパラレル信号DT0〜DT5の同期信号DCLKに位相同期したクロック信号を生成して16tapリング発振器60に供給する。PLL回路50は、VCO(Voltage Controlled Osillator)を含み、VCOは、たとえば上述のようにパラレル信号が6入力の場合には、入力周波数の6倍で発振する。また、PLL回路50は、ロックレンジは動作周波数に応じて設定することが可能である。
【0048】
16tapリング発振器60は、PLL回路50によって生成され基準クロックに位相同期したクロックの位相をシフトすることにより、16tapの差動出力により、基準クロックRCLKに対してクロック幅の1/32(1/n)ずつ位相がずれた32種類の位相シフトパルス信号CK0〜CK31を生成し、これら位相シフトパルスCK0〜CK31をP/S変換回路70に出力する。また、パルス信号CK0をバッファBUFを介してアドレスエンコーダ部20、RAM部30、およびデコーダ部40に供給する。
16tapリング発振器60は、たとえば図10に示すように、16個のディレイセルDC0〜DC15を有している。そして、本実施形態では、各ディレイステップの均等化(配線の均等化)を図るために、図10に示すようなレイアウトを採用している。
【0049】
具体的には、図10に示すように、8個ずつ2段の均等に配置する。図中、上段側には、その左側から偶数の符号のディレイセルDC12,DC4,DC14,DC6,DC10,DC2,DC0,DC8を略等間隔で配置し、下段側には、その左側から奇数の符号のディレイセルDC13,DC5,DC11,DC3,DC15,DC7,DC9,DC1を略等間隔で配置し、DC0からDC15に向かって順番に配線により接続し、結果としてリング状をなす発振器を実現している。
各ディレイセルDC0〜DC15は、差動型の発振器であり、各ディレイセルDC0〜DC15から位相が1/32ずつずれた32種類の位相シフトパルス信号CK0〜CK31が出力される。
【0050】
図11は、本実施形態に係るディレイセルDC(0〜15)の具体的な構成を示す回路図である。
【0051】
このディレイセルDCは、カスケード接続されたディレイコントロール部61、ミックスアンプ部62、および出力部63を有している。
【0052】
ディレイコントロール部61は、npnトランジスタQ611〜Q614、可変電流源I611,I612、ダイオードD611〜D614、およびキャパシタC611,C612を有している。
【0053】
トランジスタQ611とQ612のエミッタ同士が接続され、その接続点が電流源I611に接続されている。トランジスタQ613とQ614のエミッタ同士が接続され、その接続点が電流源I612に接続されている。トランジスタQ611とQ614のベースがクロックDCLKの入力ラインに接続され、トランジスタQ612とQ613のベースがクロックCKKの入力ラインに接続されている。
トランジスタQ611のコレクタがキャパシタC611の第1電極およびダイオードD611のカソードに接続され、キャパシタC611の第2電極およびダイオードD611のアノードが電源電圧VDDの供給ラインに接続されている。トランジスタQ612のコレクタがキャパシタC612の第1電極およびダイオードD612のカソードに接続され、キャパシタC612の第2電極およびダイオードD612のアノードが電源電圧VDDの供給ラインに接続されている。トランジスタQ613のコレクタがダイオードD613のカソードに接続され、ダイオードD613のアノードが電源電圧VDDの供給ラインに接続されている。トランジスタQ614のコレクタがダイオードD614のカソードに接続され、ダイオードD614のアノードが電源電圧VDDの供給ラインに接続されている。
【0054】
ディレイコントロール部61は、制御信号CTLI1により電流源I611,I612による電流Ivco を制御することによりディレイ量を制御できるように構成されている。
【0055】
ミックスアンプ62は、npnトランジスタQ621〜Q624、電流源I621,I622、および抵抗素子621,C622を有している。
【0056】
トランジスタQ621とQ622のエミッタ同士が接続され、その接続点が電流源I621に接続されている。トランジスタQ623とQ624のエミッタ同士が接続され、その接続点が電流源I622に接続されている。
トランジスタQ621のベースがトランジスタQ612のコレクタに接続され、トランジスタQ622のベースがトランジスタQ611のコレクタに接続され、トランジスタQ623のベースがトランジスタQ614のコレクタに接続され、トランジスタQ624のベースがトランジスタQ613のコレクタに接続されている。
そして、トランジスタQ621とQ624のコレクタが接続され、その接続点が抵抗素子R621を介して電源電圧VDDの供給ラインに接続されている。トランジスタQ622とQ623のコレクタが接続され、その接続点が抵抗素子R622を介して電源電圧VDDの供給ラインに接続されている。
【0057】
すなわち、ミックスアンプ62は、ディレイコントロール部61の4つの差動出力を増幅し、それぞれ2つずつ混合して出力部63に供給する。
ミックスアンプ62においては、電流源I621の電流I1と電流源I622の電流I2の比がI1:I2=1:1、あるいはI1:I2=0.4:1.6等に設定されて、ミックス比切り替えによる制御範囲の高帯域化を実現している。
【0058】
出力部63は、npnトランジスタQ631,Q632、および電流源I631,I632を有している。
【0059】
トランジスタQ631のベースがトランジスタQ621,Q624のコレクタに接続され、コレクタが電源電圧VDDの供給ラインに接続され、エミッタが電流源I631に接続され、その接続点が出力端子Tout1に接続されている。トランジスタQ632のベースがトランジスタQ622,Q623のコレクタに接続され、コレクタが電源電圧VDDの供給ラインに接続され、エミッタが電流源I632に接続され、その接続点が出力端子Tout2に接続されている。
すなわち、出力部63は、エミッタフォロワの出力段構成となっている。
【0060】
P/S変換回路70は、発振器60によりシフトした各位相シフトパルスCK0〜CK31のうちの2つの位相シフトパルスに基づいて、両パルスの位相差から微小幅パルス(1/n幅パルス)を生成し、生成された複数の微小幅パルス(1/n幅パルス)をデコーダ部40によるパラレル信号な2値信号をシリアルに加算し、シリアルパルス信号に変換し、出力回路80に出力する。
【0061】
また、出力回路80は、P/S変換回路70からのシリアル信号について増幅やインピーダンスマッチング等の必要な信号処理を行って光源駆動部90に出力する。
なお、本実施形態では、上述のように8系統の出力を有している。
これは、たとえば図2に示す消去(Erase)レベルやピーク(Peak)レベルといったレベルの異なるパルス信号を別々に生成し、後段の光源駆動部90で合成するためや、あるいは上述した32ビットの解像度の他に、より低解像度の波形処理を行うためなどに、それぞれ複数の系統をRAM部30以降の構成で並列に用意しており、これらを適宜選択して用いるようにしたものである。
【0062】
P/S変換回路70では、このような1/32ずつ位相がずれた32種類の位相シフトパルスに基づいて、32分の1のパルス幅を有する微小幅パルス(1/n幅パルス)を作成し、この微小幅パルス(1/n幅パルス)を用いてパラレル信号をシリアル信号に変換する。
【0063】
図12は、本実施形態に係るP/S変換回路70の構成を示すブロック図である。
【0064】
図12に示すように、このP/S変換回路70は、32個のMEL(マルチレベルエミッタロジック)スイッチ回路SW1〜SW32と、各MELスイッチ回路SW1〜SW32からの出力を加算する加算器SA(センスアンプ)とを有している。
【0065】
各MELスイッチ回路SW1〜SW32は、上述した位相シフトパルスCK0〜CK31のうちの隣接する2つの位相シフトパルス(たとえばCK0とCK1、CK1とCK2、CK2とCK3、……)を入力し、2つの位相シフトパルスの差分をとることにより、上述した32分の1の微小幅パルス(1/n幅パルス)を出力する。
また、各MELスイッチ回路SW1〜SW32の出力には、2つの出力が用意されており、上述したパルス波形性データに応じて、微小幅パルス(1/n幅パルス)を加算器SAの正極性入力側(+)または、負極性入力側(−)に選択的に出力し、これらの微小幅パルス(1/n幅パルス)を加算器SAによって加算し、微小幅パルス(1/n幅パルス)をシリアルに連続させることにより、パルス波形データに対応するシリアル信号を出力する。
【0066】
図13は、このような微小幅パルス(1/n幅パルス)をシリアルに連続させたシリアル信号の一例を示す説明図である。
【0067】
図示の例は、図13(B)に示すように、3番目のMELスイッチ回路SW3から9番目のMELスイッチ回路SW9で7つの微小幅パルス(1/n幅パルス)が加算器SAの正極性入力側に出力された場合を示しており、このような連続する7つの微小幅パルス(1/n幅パルス)が加算器SAでシリアルに加算され、図13(A)に示すように、3/32Tのタイミングで立ち上がり、10/32Tのタイミングで立ち下がる7/32Tのパルス幅を有する正極性のパルス波形信号が出力されることになる。
【0068】
図14は、MELスイッチ回路の回路構成を示すブロック図であり、図15は、MELスイッチ回路内での信号処理内容を示す説明図である。
【0069】
図14に示すように、MELスイッチ回路は、それぞれ一対のnpnトランジスタQ71、Q72およびQ73、Q74よりなる2つの差動増幅部と、各トランジスタQ71、Q72、Q73、Q74のエミッタに共通接続された定電流源I71と、2つの差動増幅部のいずれか一方を上述した波形データ(DATA)に応じて選択的に定電流源Iに接続するNMOSトランジスタQ75、Q76とを有している。
上述した2つの位相シフトパルスCKn、CKn+1にうち、位相シフトパルスCKnは差動増幅部のトランジスタQ71とQ74のベースに供給され、位相シフトパルスCKn+1は、それぞれ2つの差動増幅部のトランジスタQ72、Q73のベースに供給される。
【0070】
各位相シフトパルスCKn、CKn+1は、図15(B)に示すように、入力段に設けられた後述するバッファ回路によってレベル変換されており、互いに一定のレベル差を有する位相シフトパルスとして入力される。
そして、一方の差動増幅部のトランジスタQ71、Q72は、レベルの高い位相シフトパルスCKn+1からレベルの低い位相シフトパルスCKnを減算し、そのレベル差による微小幅パルス(1/n幅パルス:図14(A)の例では200psecのパルス幅)がトランジスタQ71のコレクタ電流Ipとして出力される。
また、他方の差動増幅部のトランジスタQ73、Q74も、トランジスタQ71、Q72と同様に、レベルの高い位相シフトパルスCKn+1からレベルの低い位相シフトパルスCKnを減算し、そのレベル差による微小幅パルス(1/n幅パルス)がトランジスタQ74のコレクタ電流Ipとして出力される。
また、MOSトランジスタQ75、Q76は、上述したデコーダ部40からの波形データ(極性データを含む)に基づいていずれか一方がオンし、いずれか一方の差動増幅部を定電流源Iに接続することで、波形データに対応して差動増幅部の動作を選択的に実行させる。
【0071】
図16は、このようなMELスイッチ回路とその周辺回路の詳細な構成例を示す回路図である。
【0072】
本図において、セレクタ110内に上述したMELスイッチ回路のトランジスタQ71〜Q76、電流源I71等が設けられており、このセレクタ110の周囲にクロックドライバ120、シフトレジスタ130およびバッファ140等が設けられている。なお、セレクタ110には、MOSトランジスタQ75,Q76にデータを所定のレベルで伝達するためのMOSトランジスタQ77〜Q82が電源電圧VDDの供給ラインと基準電位Vssとの間に直列および/または並列に接続され、電源電圧VDDレベルまたは基準電位レベルの信号をMOSトランジスタQ75,Q76のゲートに印加するように構成されている。
また、出力ラインには、加算器SAを構成するセンスアンプ150が設けられ、このセンスアンプ150からの出力信号が出力回路80のECL出力アンプ160に送出される。
【0073】
クロックドライバ120は、図16に示すように、オペアンプOP121〜OP123を有しており、上述した各位相シフトパルスを、オペアンプOP121で受けて、さらにオペアンプOP122,OP123で図17に示すようにレベル変換してセレクタ110に供給する。
【0074】
図18は、クロックドライバ120の具体的な構成例を示す回路図である。
【0075】
このクロックドライバ120は、図18に示すように、npnトランジスタQ1201〜Q1221、および抵抗素子R1201〜R1216を有している。
【0076】
トランジスタQ1201とQ1202のエミッタ同士が接続され、その接続点が電流源としてのトランジスタQ1209のコレクタに接続され、トランジスタQ1209のエミッタが抵抗素子R1209を介して接地されている。トランジスタQ1201のコレクタは抵抗素子R1201を介して電源電圧VCCの供給ラインに接続され、トランジスタQ1207のベースに接続されている。そして、トランジスタQ1207のコレクタが電源電圧VCCの供給ラインに接続され、エミッタがトランジスタQ1203,Q1205のベース、電流源としてのトランジスタQ1212のコレクタに接続され、トランジスタQ1212のエミッタが抵抗素子R1208を介して接地されている。トランジスタQ1202のコレクタは抵抗素子R1205を介して電源電圧VCCの供給ラインに接続され、トランジスタQ1208のベースに接続されている。そして、トランジスタQ1208のコレクタが電源電圧VCCの供給ラインに接続され、エミッタがトランジスタQ1204,Q1206のベースに接続され、電流源としてのトランジスタQ1213のコレクタに接続され、トランジスタQ1213のエミッタが抵抗素子R1212を介して接地されている。また、電流源としてのトランジスタQ1209のベースが制御信号C1201の供給ラインに接続され、同じく電流源としてのトランジスタQ1212,Q1213のベースが制御信号C1202の供給ラインに接続されている。
【0077】
そして、トランジスタQ1201のベースが位相シフトクロックCKの入力ラインに接続され、トランジスタQ1202のベースが位相シフトクロックXCKの入力ラインに接続されている。
これらトランジスタQ1201,Q1202,Q1209Q1212,Q1213、抵抗素子R1201,R1205,R1208,R1209,R1212により入力段のオペアンプOP121が構成されている。
【0078】
トランジスタQ1203とQ1204のエミッタ同士が接続され、その接続点が電流源としてのトランジスタQ1211のコレクタに接続され、トランジスタQ1211のエミッタが抵抗素子R1211を介して接地されている。トランジスタQ1203のコレクタは抵抗素子R1202を介して電源電圧VCCの供給ラインに接続され、トランジスタQ1215のベースに接続されてる。そして、トランジスタQ1215のコレクタが電源電圧VCCの供給ラインに接続され、エミッタが電流源としてのトランジスタQ1219のコレクタに接続され、トランジスタQ1219のエミッタが抵抗素子R1214を介して接地されている。トランジスタQ1204のコレクタは抵抗素子R1204を介して電源電圧VCCの供給ラインに接続され、トランジスタQ1214のベースに接続されている。そして、トランジスタQ1214のコレクタが電源電圧VCCの供給ラインに接続され、エミッタが電流源としてのトランジスタQ1218のコレクタに接続され、トランジスタQ1218のエミッタが抵抗素子R1213を介して接地されている。また、電流源としてのトランジスタQ1211のベースが制御信号C1202の供給ラインに接続され、同じく電流源としてのトランジスタQ1218,Q1219のベースが制御信号C1203の供給ラインに接続されている。
【0079】
これらのトランジスタQ1203,Q1204,Q1211,Q1214,Q1215、抵抗素子R1202,R1204,R1211,R1213,R1214により高レベル出力段のオペアンプOP122が構成されている。
【0080】
トランジスタQ1205とQ1206のエミッタ同士が接続され、その接続点が電流源としてのトランジスタQ1210のコレクタに接続され、トランジスタQ1210のエミッタが抵抗素子R1210を介して接地されている。トランジスタQ1205のコレクタは抵抗素子R1206の一端およびトランジスタQ1217のベースに接続され、抵抗素子R1206の他端が抵抗素子R1203を介して電源電圧VCCの供給ラインに接続されている。そして、トランジスタQ1217のコレクタが電源電圧VCCの供給ラインに接続され、エミッタが電流源としてのトランジスタQ1221のコレクタに接続され、トランジスタQ1221のエミッタが抵抗素子R1216を介して接地されている。トランジスタQ1206のコレクタは抵抗素子R1207の一端およびトランジスタQ1216のベースに接続され、抵抗素子R1207の他端が抵抗素子R1203を介して電源電圧VCCの供給ラインに接続されている。そして、トランジスタQ1216のコレクタが電源電圧VCCの供給ラインに接続され、エミッタが電流源としてのトランジスタQ1220のコレクタに接続され、トランジスタQ1220のエミッタが抵抗素子R1215を介して接地されている。また、電流源としてのトランジスタQ1210のベースが制御信号C1202の供給ラインに接続され、同じく電流源としてのトランジスタQ1220,Q1221のベースが制御信号C1203の供給ラインに接続されている。
【0081】
これらのトランジスタQ1205,Q1206,Q1210,Q1216,Q1217,Q1220,Q1221、抵抗素子R1203,R1206,R1207、R1210,R1215,R1216により低レベル出力段のオペアンプOP123が構成されている。
【0082】
また、シフトレジスタ130は、フリップフロップFF1301〜FF1303、インバータI1301、バッファB1301を有し、バッファ140からの基準クロックに基づいて、32個の波形データdata0〜data31(D0〜D31)に位相シフト処理を施す。
【0083】
本例では、高周波信号をP/S変換回路70内で確実に処理するために、図1に示すように、32個の波形データdata0〜data31を16個ずつ、すなわちD0〜D15とD16〜D31に分け、それぞれ1/2クロック分と1クロック分の位相シフトを行った状態でP/S変換の信号処理を行うようにしており、シフトレジスタ130では、このようなD0〜D15とD16〜D31毎にそれぞれ異なる位相シフトを施し、セレクタ110に供給するようになっている。
【0084】
図19(A)〜(L)は、このような微小幅パルス(1/n幅パルス)を生成するP/S変換回路70内の処理を示すタイミングチャートである。
【0085】
図19(A)〜(L)に示すように、P/S変換回路70では、32種類の位相シフトパルスのうち隣接する2つの位相シフトパルスCK0〜CK31の差分をとることで、基準クロックに対して32分の1のクロック幅を有する32個の微小幅パルス(1/n幅パルス)を作成する。
そして、このようにして生成した32個の微小幅パルス(1/n幅パルス)を組み合わせてタイミングパルスとし、さらに、上述したデコーダ部40から送られてきた波形データに対応するパラレルなパルス信号の“H”、“L”に合わせて微小幅パルス(1/n幅パルス)を選択的に組み合わせることにより、パルス波形データに対応するシリアル信号を出力する。
このように本例では、基準クロックから作成した微小幅パルス(1/n幅パルス)によって高速な処理を行うことが可能となり、クロックを高速化する負担を軽減している。
【0086】
次に、図1の動作について説明する。
なお、ここでは、RAM部30には、モードレジスタ部10の設定データに基づいて、第1ストラテジモードおよび第2ストラテジモードに対応した波形データは格納されているものとする。
【0087】
通常の記録動作時において、記録データ(NRZI)、たとえばパラレルデー信号DT0〜DT5がアドレスエンコーダ部20に入力される。アドレスエンコーダ部20において、クロック信号DCLKの立ち上がりエッジタイミングで入力されたパラレルデータがシリアルデータに変換される。
【0088】
アドレスエンコーダ20にいては、シリアルデータに変換された記録データ(2T〜≧8Tまたは2T〜≧4T)が判別され、記録データによって示されるマーク長やスペース長に対応したパルスパターンの書き込んであるRAM部30の読み出しアドレスRAdrを生成される。そして、アドレスエンコーダ20から生成した読み出しクロックRCLKと共にRAM部30に出力される。
これにより、RAM部30においては、アドレスエンコーダ部20から受け取った読み出しアドレスに基づいて記憶領域を検索し、該当する光源駆動信号のマーク長に対応するパルス波形データが読み出されてデコーダ部40に出力される。
【0089】
また、PLL回路50においては、たとえばアドレスデコーダ20に入力されるパラレル信号DT0〜DT5の同期信号DCLKの6倍の周波数で位相同期したクロック信号が16tapリング発振器60で生成されるように発振器60をコントロール(制御)する。
16tapリング発振器60においては、PLL回路50によってコントロール(制御)され、基準クロックに位相同期したクロックの位相がシフトされる。これにより、16tapの差動出力により、基準クロックRCLKに対してクロック幅の1/32(1/n)ずつ位相がずれた32種類の位相シフトパルス信号CK0〜CK31が生成される。そして、これら位相シフトパルスCK0〜CK31がP/S変換回路70に出力される。
【0090】
P/S変換回路70においては、発振器60によりシフトした各位相シフトパルスCK0〜CK31のうちの2つの位相シフトパルスに基づいて、両パルスの位相差から微小幅パルス(1/n幅パルス)が生成される。P/S変換回路70においては、さらに生成された複数の微小幅パルス(1/n幅パルス)をデコーダ部40によるパラレル信号な2値信号がシリアルに加算され、その結果シリアルパルス信号に変換されて出力回路80に出力される。
そして、出力回路80では、P/S変換回路70からのシリアル信号について増幅やインピーダンスマッチング等の必要な信号処理が行われて光源駆動部90に出力される。
そして、光源駆動部90においては、入力信号に応じてレーザ光源100が駆動される。
【0091】
以上のように、本例のP/S変換回路では、基準クロックを高速化することなく、位相シフトによって得られる微小幅パルス(1/n幅パルス)を用いて有効なシリアル変換を行うことができ、回路の複雑化やコストを増大させることなく、高速かつ高精度の処理のP/S変換回路を実現することが可能となる。
また、このようなP/S変換回路を用いることにより、光ディスク記録用のレーザドライバを制御する光記録装置を構成することができ、ライトストラテジ機能を強化した光ディスク装置の高速化や高精度化に寄与することが可能となる。 なお、以上は本発明の一例であり、具体的な回路構成や数値は適宜変形が可能である。
また、光駆動信号の形状や波形データの構造等も上記例に限定されず、種々の形態に広く適用できるものである。
また、P/S回路の用途としては、光記録装置に限らず、他の電子機器装置に広く用いることが可能である。
【0092】
図20は、本発明に係る光出力制御回路を採用した光記録装置としての光ディスク装置の要部を示す回路図である。
【0093】
図20において、光ディスク装置200は、光ディスク媒体201、光ピックアップ202、およびレーザ駆動回路(LDDRV)203、およびパルス信号生成回路(PGEN)204を有している。
【0094】
光ピックアップ202は、駆動電流の値に応じてレーザ光LOを光ディスク媒体201に照射するレーザダイオード(LD)100と、LD100から出射されたレーザ光LOを受光して受光レベルに応じたモニタ電流を発生するモニタ用フォトディテクタ(PD)101と、光ディスク媒体に201に照射されたレーザ光LOの反射戻り光RLOを受光し、受光レベルに応じた値の電流を生成する光検出器205を主構成要素として備えている。
【0095】
レーザ駆動回路203が図1の光源駆動部90に相当し、パルス信号生成回路204は、図1のモードレジスタ部(MREG)10、アドレスエンコーダ部(AENC)20、RAM部(波形データメモリ)30、デコーダ部(DEC)40、PLL(Phase Locked Loop)回路50、位相シフト手段としての16tapリング発振器(OSC)60、パラレル/シリアル(P/S)変換回路70、および出力回路(OUTC)80を含む。
このように、本発明に係る光出力制御回路1は、光ディスク装置に適用でき、光ディスク装置の高速化や高精度化を図ることができる。
【0096】
以上説明したように、本発明によれば、基準クロックパルスの位相を、そのパルス幅の1/n幅ずつシフトし、各位相シフトパルスのうちの2つの位相シフトパルスの位相差から微小幅パルス(1/n幅パルス)を生成し、この微小幅パルス(1/n幅パルス)をパラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力することから、超高速クロックを用いることなく低コストでP/S変換の高速化および高精度化を実現できる。
【0097】
また、本発明によれば、光記録媒体に記録するマーク長に対応して波形データメモリから読み出された波形データに基づくパラレル信号を入力し、このパラレル信号をパラレル/シリアル変換回路でシリアル信号に変換して光源駆動部に出力する場合に、基準クロックパルスの位相を、そのパルス幅の1/n幅ずつシフトし、各位相シフトパルスのうちの2つの位相シフトパルスの位相差から微小幅パルス(1/n幅パルス)を生成し、この微小幅パルス(1/n幅パルス)をパラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力することから、超高速クロックを用いることなく低コストでP/S変換の高速化および高精度化を実現でき、光源駆動部に出力するパルス信号の波形制御を高速、高精度に最適化することができる。
【0098】
【発明の効果】
本発明のパラレル/シリアル変換回路、光出力制御回路、および光記録装置によれば、超高速クロックを用いることなく低コストでP/S変換の高速化および高精度化を実現でき、光源駆動部に出力するパルス信号の波形制御を高速、高精度に最適化することができる。したがって、相変化型光ディスク等のような光ディスク装置に好適であり、また、他の電子機器装置に広く用いることが可能である。
【0099】
【図面の簡単な説明】
【図1】図1は、本発明に係る光出力制御回路の一実施形態を示すブロック図である。
【図2】図2(A)〜(D)は、図1に示す光駆動装置で用いる基準クロックと光駆動用のパルス信号とを説明するための図である。
【図3】図3は、各モードレジスタの機能を説明するための図である。
【図4】図4(A)〜(C)は、本実施形態に係るシリアルインタフェースにおけるデータについて説明するための図である。
【図5】図5(A)〜(H)は、本実施形態に係る記録データであるパラレルデータについて説明するための図である。
【図6】図6は、第1ストラテジモード時のRAMデータの配列を示す図である。
【図7】図7は、第2ストラテジモード時のRAMデータの配列を示す図である。
【図8】図8(A)〜(H)は、第1ストラテジモードのデータ構成例を示す図である。
【図9】図9(A)〜(H)は、第2ストラテジモードのデータ構成例を示す図である。
【図10】図10は、本実施形態に係る16tapリング発振器を構成するディレイセルのレイアウト例を示す図である。
【図11】図11は、本実施形態に係る16tapリング発振器の具体的な構成例を示す回路図である。
【図12】図12は、図1に示す光記録装置のP/S変換回路の構成を示すブロック図である。
【図13】図13(A),(B)は、図12に示すP/S変換回路において微小幅パルスをシリアルに連続させて出力されるシリアル信号の一例を示す説明図である。
【図14】図14は、図12に示すP/S変換回路に設けられるMELスイッチ回路の回路構成を示すブロック図である。
【図15】図15(A),(B)は、図14に示すMELスイッチ回路内での信号処理内容を説明するための図である。
【図16】図16は、図14に示すMELスイッチ回路とその周辺回路の詳細な構成例を示す回路図である。
【図17】図17は、レベル変換されるクロック波形を示す図である。
【図18】図18は、図16のクロックドライバの具体的な構成例を示す回路図である。
【図19】図19(A)〜(L)は、図16に示すP/S変換回路で微小幅パルス(1/n幅パルス)を生成する処理を示すタイミングチャートである。
【図20】図20は、本発明に係る光出力制御回路を採用した光記録装置としての光ディスク装置の要部を示す回路図である。
【符号の説明】
1…光出力制御回路
10…モードレジスタ部(MREG)
20…アドレスエンコーダ部(AENC)
30…RAM部(波形データメモリ)
40…デコーダ部(DEC)
50…PLL回路
60…16tapリング発振器(OSC)
70…パラレル/シリアル(P/S)変換回路
80…出力回路(OUTC)
90…光源駆動部(LDDRV)
100…レーザ光源(LD)
200…光ディスク装置
201…光ディスク媒体
204…パルス信号生成回路

Claims (15)

  1. パラレル信号入力をシリアルパルス信号に変換して出力するパラレル/シリアル変換回路であって、
    基準クロックパルスの位相を、当該基準クロックパルスのパルス幅の1/n幅ずつシフトする位相シフト手段と、
    上記位相シフト手段によってシフトした各位相シフトパルスのうちの2つの位相シフトパルスを入力し、両者の位相差から1/n幅パルスを生成するパルス生成手段と、
    上記パルス生成手段によって生成された1/n幅パルスを上記パラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段と、
    を有するパラレル/シリアル変換回路。
  2. 記パルス生成手段は、上記位相シフト手段によってシフトした各位相シフトパルスのうちの隣接する2つの位相シフトパルスから上記1/n幅パルスを生成する
    請求項1記載のパラレル/シリアル変換回路。
  3. 上記位相シフト手段によってシフトした各位相シフトパルスのうちの2つの隣接する位相シフトパルスを入力し、それぞれ異なるレベルにレベル変換するレベル変換手段を有し
    記パルス生成手段は、上記レベル変換手段でレベル変換された2つの位相シフトパルスから上記1/n幅パルスを生成する
    請求項1記載のパラレル/シリアル変換回路。
  4. 上記位相シフト手段は複数のセルをリング状に接続したリング発振器を含む
    請求項1記載のパラレル/シリアル変換回路。
  5. 上記位相シフト手段は複数のディレイセルをリング状に接続したリング発振器を含み、
    上記複数のディレイセルは、リング接続すると奇数段と偶数段となる各ディレイセルをそれぞれ対向させ、かつ、互いに接続する配線が略均等となるようにレイアウトされている
    請求項1記載のパラレル/シリアル変換回路。
  6. 光媒体に所定のデータ光を照射するための光源の光出力を制御する光出力制御回路であって、
    上記シリアルパルス信号に応じて上記光源を駆動する光源駆動部と、
    上記光源が出射すべきデータ光に対応する波形データに基づくパラレル信号を入力し、上記パラレル信号をシリアルパルス信号に変換して上記光源駆動部に出力するパラレル/シリアル変換回路を有し、
    上記パラレル/シリアル変換回路は、
    基準クロックパルスの位相を、当該基準クロックパルスのパルス幅の1/n幅ずつシフトする位相シフト手段と、
    上記位相シフト手段によってシフトした各位相シフトパルスのうちの2つの位相シフトパルスを入力し、両者の位相差から1/n幅パルスを生成するパルス生成手段と、
    記パルス生成手段によって生成された1/n幅パルスを上記パラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段と
    を有する
    光出力制御回路。
  7. 上記光源が出射すべきデータに対応する波形データを格納する波形データメモリと、
    上記光源が出射すべきデータを入力し、入力データに対応する波形データメモリのアドレスを判定して上記波形データメモリにアクセスするアクセス手段と、
    上記アクセス手段によって波形データメモリから読み出された波形データをデコードし、個々のパルス波形データを示すパラレル信号をパラレル/シリアル変換回路に出力するデコード手段と
    をさらに有する請求項6記載の光出力制御回路。
  8. 記パルス生成手段は、上記位相シフト手段によってシフトした各位相シフトパルスのうちの隣接する2つの位相シフトパルスから上記1/n幅パルスを生成する
    請求項6記載の光出力制御回路。
  9. 上記位相シフト手段によってシフトした各位相シフトパルスのうちの2つの隣接する位相シフトパルスを入力し、それぞれ異なるレベルにレベル変換するレベル変換手段を有し
    記パルス生成手段は、上記レベル変換手段でレベル変換された2つの位相シフトパルスから上記1/n幅パルスを生成する
    請求項6記載の光出力制御回路。
  10. 上記位相シフト手段は複数のセルをリング状に接続したリング発振器を含む
    請求項6記載の光出力制御回路。
  11. 上記位相シフト手段は複数のディレイセルをリング状に接続したリング発振器を含み、
    上記複数のディレイセルは、リング接続すると奇数段と偶数段となる各ディレイセルをそれぞれ対向させ、かつ、互いに接続する配線が略均等となるようにレイアウトされている
    請求項6記載のパラレル/シリアル変換回路。
  12. 光記録媒体に記録するマーク長を示す記録データに基づいて上記光記録媒体にデータの書き込みを行う光源駆動部に光源駆動信号を出力する光記録装置であって、
    光記録媒体に記録するマーク長に対応して波形データメモリから読み出された波形データに基づくパラレル信号を入力し、上記パラレル信号をシリアルパルス信号に変換して上記光源駆動部に出力するパラレル/シリアル変換回路を有し、
    上記パラレル/シリアル変換回路は、
    基準クロックパルスの位相を、当該基準クロックパルスのパルス幅の1/n幅ずつシフトする位相シフト手段と、
    上記位相シフト手段によってシフトした各位相シフトパルスのうちの2つの位相シフトパルスを入力し、両者の位相差から1/n幅パルスを生成するパルス生成手段と、
    記パルス生成手段によって生成された1/n幅パルスを上記パラレル信号入力に対応してシリアルに加算し、シリアルパルス信号を出力するシリアル信号生成手段と
    を有する
    光記録装置。
  13. 上記光源が出射すべきデータに対応する波形データを格納する波形データメモリと、
    上記光源が出射すべきデータを入力し、入力データに対応する波形データメモリのアドレスを判定して上記波形データメモリにアクセスするアクセス手段と、
    上記アクセス手段によって波形データメモリから読み出された波形データをデコードし、個々のパルス波形データを示すパラレル信号をパラレル/シリアル変換回路に出力するデコード手段と
    をさらに有する請求項12記載の光記録装置。
  14. 記パルス生成手段は、上記位相シフト手段によってシフトした各位相シフトパルスのうちの隣接する2つの位相シフトパルスから上記1/n幅パルスを生成する
    請求項12記載の光記録装置。
  15. 上記位相シフト手段によってシフトした各位相シフトパルスのうちの2つの隣接する位相シフトパルスを入力し、それぞれ異なるレベルにレベル変換するレベル変換手段を有し
    記パルス生成手段は、上記レベル変換手段でレベル変換された2つの位相シフトパルスから上記1/n幅パルスを生成する
    請求項12記載の光記録装置。
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