JP2009104692A - レーザドライバ回路 - Google Patents

Abstract

【課題】回路面積及び端子数を減らし、各チャネル間のスキュー、フレキシブル基板上の信号線数を減らすことが可能なレーザドライバ回路を提供する。
【解決手段】Ｎ個の駆動電流値を入力するシリアルインタフェース１１、駆動電流値を与えられて格納する駆動電流設定レジスタ１３、レーザダイオード２１、２２に与える駆動電流を変化させるタイミングをディジタル値で示す時間タイミングデータを入力するＮより小さい数の外部入力端子、時間タイミングデータに基づき駆動電流設定レジスタに格納された駆動電流値のいずれか一つの駆動電流値を選択するパルスデコーダ１２、選択された駆動電流値を与えられこの駆動電流値に対応した駆動電流を出力するＤＡＣ型電流ドライバ１５、１６を備え、時間タイミングデータにおけるディジタル値が変化するタイミングが駆動電流の値が変化するタイミングに連動することを特徴とする。
【選択図】図１

Description

本発明は、レーザドライバ回路に関する。

ＣＤ−Ｒ／ＲＷや記録型ＤＶＤ装置において、光ディスク媒体への情報の記録は、対物レンズによって光ディスクの記録層に集光されたレーザ光を強度変調することで実現される。

一般に、強度の高いレーザ光が照射された領域がマークと称される領域に、強度の低いレーザ光が照射された領域がスペースと称される領域になり、この２つの領域の光学的な特性差によって２値情報として記録される。

強度変調された発光波形は、記録クロックを基準とし、そこからある一定時間だけずれた複数のパルスから構成されるマルチパルスと称される波形を有している。この波形は、「０」、「１」から成る入力データパターンそのものではなく、複雑に波形生成処理された波形であり、ストラテジ波形と呼されている。

またストラテジ波形生成処理の際に、パターン対応記録補償と称される処理を行う場合には、記録マークの高精度化のため、入力データパターン、即ち記録するマークの長さとその前後のスペースの長さの組み合わせに依存して、マルチパルスを構成する先頭パルスと最後尾パルスのエッジ位置をリアルタイムに微小時間だけシフトさせている。

さらに、記録スピードの高倍速化に伴い、高精度にマーク形成を行うために発光強度の異なる発光パルスを用いてマルチパルスを構成するようになっている。マルチパルスとは、先頭パルスＰｆｐと最後尾パルスＰｌｐ、先頭パルスと最後尾パルスとの間の中間パルスＰｍｐ、及び最終クーリングパルスＰｃｐから構成された記録波形である。

この記録波形には、先頭パルスＰｆｐ、中間パルスＰｍｐ、最後尾パルスＰｌｐ、ボトムレベルＰｂ、最終クーリングパルスの発光レベルＰｃｐ、消去レベルＰｅというそれぞれ異なる６個の発光レベルが存在する。

記録媒体によっては、各レベルが全て異なる発光強度を有する必要はない。しかし、年々光ディスクの規格が増えていく中にあって、発光強度の数は増えていく傾向にある。

このように、記録型光ディスク用のストラテジ波形は、時間方向のタイミング及び複数の発光強度からなる複雑な波形で構成されている。時間方向のタイミングは、記録クロック周期をＴとするとＴ／３２〜Ｔ／４０という微小な時間タイミングになっている。

一方、レーザダイオードの電流―出力パワー特性は温度依存性を有する。周囲の温度条件、記録中のレーザダイオード自体の発熱増加、ピックアップヘッド周辺のＩＣ類の発熱によって、同一の電流を与えられた場合であっても出力パワーが変動する。

そこでこのような影響を排除するために、レーザ光の一部を光学的に分岐して出力パワーを直接モニタし、モニタの値が常に一定になるようにフィードバック制御（Auto Power Control、以下ＡＰＣと称する）を行っている。

ところで、最近の記録型光ディスク装置の技術進展に伴い、ＤＶＤ系の光ディスクにおいては光ディスクの記録層が２層になった２層光ディスクの規格化、商品化が開始されている。

２層光ディスクは１層光ディスクに比べて、より大きなレーザ発光強度が必要となる。さらに、ＤＶＤ１６倍速に代表されるような高速記録化の進展と相俟って、年々レーザダイオードの高パワー化が進んでいる。

それに伴い、レーザダイオードの電流駆動を行うレーザドライバ回路（Laser diode driver、略称ＬＤＤ）には、より大きな電流駆動能力（例えば、５００ｍＡ以上）が要求されるに至っている。

また、次世代光ディスク装置（ＨＤ−ＤＶＤ、Ｂｌｕ−ｒａｙ）では、光源として青紫色レーザを用いている。次世代光ディスクでは、当初から２層の光ディスクを前提に規格化が進められており、これから進む高倍速化に伴い青紫色レーザダイオードを駆動するレーザドライバ回路にも大きな電流駆動能力が必要となっている。

従来、記録型光ディスク装置において、レーザドライバ回路には大きく分けて２つの方式が存在する。

第１の方式は、記録ストラテジ処理を外部のメイン基板上に設けられたＤＳＰ（Digital Signal Processor）に行わせ、レーザドライバ回路内に複数の電流ドライバを設けて、各ドライバのオン／オフを制御する信号及び駆動電流値を外部端子から入力する構成を備える。

電流ドライバは、所望の発光波形を構成するために必要な発光強度のチャネル数だけ並列に配置される。各電流ドライバのオン／オフを制御するためのタイミング波形は、メイン基板側のＤＳＰで生成されてフレキシブル基板を介してピックアップヘッドに設けられたレーザドライバ回路に伝送される。また、各電流ドライバの駆動電流設定値も同様にメイン基板側で生成されフレキシブル基板を介してレーザドライバ回路に入力される。一般的には、駆動電流設定値は発光強度設定の精度を確保するために電流入力形式がとられている。

第２の方式は、記録ストラテジ機能をレーザドライバ回路に内蔵する手法に基づいている。各電流ドライバのオン／オフを制御するための微小なタイミング信号をフレキシブル基板を介してレーザドライバ回路に伝送する際に劣化が生じる。この信号劣化は、記録スピードの高速化が進むに伴いより問題が大きくなっている。このような信号劣化を招くフレキシブル基板からの高周波成分の不要な輻射を避けるため、各電流ドライバのオン／オフ制御信号のタイミング生成機能（記録ストラテジ機能）を、レーザドライバ回路に内蔵する。

後述する特許文献１には、ＣＤ−Ｒを例として、その具体な構成が記載されている。一般的には、記録マーク長とスペース長の長さに対応した信号「１」、「０」が交互に現れるＮＲＺＩ形式の記録データを記録クロックに同期してシリアルに転送し、その記録データの入力データパターンを検出する。

そして、検出したパターンに応じて、予めメモリに記憶した基準クロックからのエッジのシフト位置を呼び出し、リアルタイムでマルチパルスのパルスエッジ位置を変化させる。

この第２の方式によれば、記録ストラテジ機能の内蔵に伴い、レーザドライバ回路側にＰＬＬを内蔵することで、内部でクロック信号を逓倍することにより入力クロック信号の周波数を低くすることができる。

各種ストラテジの設定は、メイン基板側のＤＳＰからシリアルインタフェース（以下、ＳＩＦと称する）を介してディジタル情報が入力されることによって行われる。また、発光強度の設定もＳＩＦを介してデジタル情報が入力されることにより行われる。

記録ストラテジ内蔵型のレーザドライバ回路では、記録ストラテジ生成用にＳＩＦを備えている。ＳＩＦには、シリアルクロックＳＣＬＫ、イネーブル信号ＳＥＮ、シリアルデータＳＤＡＴＡが入力され、このうちシリアルデータＳＤＡＴＡは入出力可能な双方向ポートとなっている。

ＳＩＦを介して、内部に複数設けられているレーザ駆動電流設定用レジスタに駆動電流値に相当するデジタルデータが入力され格納される。同時に、記録ストラテジのモード設定、記録パルスの時間軸方向の時間シフト量の設定が、内部の対応するレジスタ及びＳＲＡＭに対して行われる。

電流ドライバはディジタル／アナログ変換器（Digital Analog Convertor、以下ＤＡＣと称する）形式の回路で構成されている。内蔵された記録ストラテジ回路機能によって生成されたパワー変化のタイミング情報に基づいて、駆動電流値をデジタル値でＤＡＣ型ドライバに設定することで、所望のストラテジ波形が生成される。

このような回路ブロック構造を有することにより、記録に必要な最大電流を流し得るドライバが１チャネル分設けられていればよく、発光強度レベルの数が増えた場合にも出力段のドライバを増加させる必要がないという利点がある。

しかし、このようなレーザドライバ回路にも次のような問題があった。従来のレーザドライバ回路では、駆動電流値がメイン基板側に設けられたＤＳＰからフレキシブル基板を介してピックアップヘッド側のレーザドライバ回路に転送される。ピックアップヘッド側に設けられたレーザドライバ回路からフレキシブル基板を通ってＤＳＰに至るまでの物理的距離が比較的長い。さらに、その周辺にはクロック信号やモータドライバ信号等が近接した状態で転送されるため、アナログ信号である駆動電流値に外乱ノイズが重畳しやすいという問題があった。

さらに、複数設けられたドライバのオン／オフを制御する信号も外乱ノイズの影響を同様に受ける。この制御信号はディジタル信号ではあるが、タイミングがＴ／４０（Ｔ：クロック周期）というように微小なパルス幅を有し、ノイズの影響を受けやすい。また、複数チャネルのドライバをオン／オフする際には、各チャネル間でのドライバのオン／オフ信号のスキューが問題となっていた。

また高倍速化に伴う発光強度数の増加、光ディスクの２層化、ＣＤ、ＤＶＤ規格に加えて青紫色レーザを用いた次世代ＤＶＤ規格への対応に伴い、チャネル毎に設けられる電流ドライバの数及びそれぞれの電流駆動能力値が増大する傾向にある。このため、チップ面積の増大及びピン数の増加という問題があった。

例えば、ＣＤ系において記録チャネル数＝４、再生チャネル数＝１、ＤＶＤ系において記録チャネル数＝５、再生チャネル＝１、次世代ＤＶＤ系において記録チャネル数＝６、再生チャネル＝１とすると、これだけでドライバのチャネル数が１８個にまで増加する。

また、外部端子数は、電流設定値用の端子として６本、各ドライバのオン／オフ制御信号の入力端子として６チャネル分の１２本が必要で、入力側だけで１８端子が必要となる。これに伴い、フレキシブル基板を通過する信号線数が増加することになる。

このように、従来は高倍速化、２層化、次世代ＤＶＤ規格への対応等に伴いチップ面積、端子数の増加という傾向がより顕著になっている。

記録ストラテジ回路内蔵型のレーザドライバ回路では、内部で記録ストラテジ波形を生成するために外乱ノイズの影響やチャネル間のスキューの問題は解決される。また、フレキシブル基板を通過する信号線数を減らすことも可能である。

ＳＩＦを通して、各発光強度に応じた電流設定値をレーザドライバ回路内のレジスタに設定し、ドライバをＤＡＣ形式にすることが可能となり、ドライバのチャネル数を減らすことができる。その反面、ＰＬＬを含んだストラテジ機能を内蔵する必要上チップ面積の増大を招く。また、高速クロック化に伴いシリアルに記録データを伝送することがタイミング上難しくなるといった問題があった。

さらには、高速ロジック回路であるストラテジ回路自体の高速動作、低消費電力化のために低電圧プロセス（例えば、２．５Ｖ以下）と、ドライバに必要な５Ｖプロセスとを混在させる必要があり、２系統の電源端子、接地端子が必要となり、端子数が増大する問題があった。

従来の光ディスク装置を開示した文献名を以下に記載する。
特開２００１−２９１２６１号公報

本発明は、回路面積及び外部入力端子数を減らし、各チャネル間のオン／オフのスキューの問題を解消し、フレキシブル基板上の信号線数を減らすことが可能なレーザドライバ回路を提供することを目的とする。

本発明の一態様によるレーザドライバ回路は、Ｎ（但し、Ｎは４以上の整数）個の駆動電流値を入力するシリアルインタフェースと、前記駆動電流値を与えられて格納する駆動電流設定レジスタと、レーザダイオードに与える駆動電流を変化させるタイミングをディジタル値で示す時間タイミングデータを入力する前記Ｎより小さい数の外部入力端子と、前記時間タイミングデータに基づき、前記駆動電流設定レジスタに格納された前記駆動電流値のいずれか一つの駆動電流値を選択するパルスデコーダと、選択された前記駆動電流値を与えられ、この駆動電流値に対応した駆動電流を出力するディジタル／アナログ変換機能を有する電流ドライバとを備え、前記時間タイミングデータにおけるディジタル値が変化するタイミングが、前記駆動電流の値が変化するタイミングに連動することを特徴とする。

本発明のレーザドライバ回路によれば、回路面積及び外部入力端子数を減らし、各チャネル間のオン／オフのスキューの問題を解消し、フレキシブル基板上の信号線数を減らすことが可能である。

以下、本発明の実施の形態について図面を参照して説明する。

実施の形態１
図１に、本発明の実施の形態１によるレーザドライバ回路の構成を示す。このレーザドライバ回路１０は、ＳＩＦ１１、パルスデコーダ１２、駆動電流設定レジスタ１３、セレクタ１４、ＤＡＣ型ドライバ１５、１６を備え、ＤＶＤ用レーザダイオード２１又はＣＤ用レーザダイオード２２に駆動電流を供給する。

図示されてないメイン基板上に設けられたＤＳＰからＳＩＦ１１を介してシリアルクロックＳＣＬＫ、シリアルイネーブル信号ＳＥＮ、シリアルデータＳＤＡＴＡが入力される。ここで、シリアルデータＳＤＡＴＡは、ＤＳＰ側とレーザドライバ回路１０との間で双方向に入出力される。レーザドライバ回路１０からＤＳＰへのシリアルデータＳＤＡＴＡの出力は、駆動電流設定レジスタ１３に設定された各種データをＤＳＰが再確認するためリードバックとして行われる。

ＤＳＰから出力された駆動電流値に相当するディジタルデータが、ＳＩＦ１１を介して駆動電流設定レジスタ１３ａ〜１３ｆに与えられて格納される。駆動電流設定レジスタ１３ａ〜１３ｆは、それぞれ、先頭パルスのパワーＰｆｐ、中間パルスのパワーＰｍｐ、最後尾パルスのパワーＰｌｐ、ボトムパルスのパワーＰｂ、クーリングパルスのパワーＰｃｌ、消去レベルのパワーＰｅを格納する。

それぞれのパワーの値は、例えば図２（ａ）に示されるように記録ストラテジ波形における異なる波高値に対応し、例えば８ビットのディジタルデータの形態を有する。図２（ａ）に示されたパワーＰｅ、Ｐｆｐ、Ｐｂ、Ｐｍｐ、Ｐｂ、Ｐｍｐ、Ｐｂ、Ｐｌｐ、Ｐｃｌを有する電流波形を生成するために、図２（ｂ）、（ｃ）に示されたデータＤＡＴＡ１、ＤＡＴＡ２がパルスデコーダ１２に与えられる。このデータＤＡＴＡ１、ＤＡＴＡ２は、ディジタル値が変化するタイミングが、電流ドライバ１５、１６の駆動電流の値が変化するタイミングに連動する、１ビットずつの時間タイミング情報を有する。

データＤＡＴＡ１は、波高値が切り替わるタイミングと、それぞれのタイミングにおいて選択すべきパワーがいずれであるかを示す。データＤＡＴＡ２は、ハイレベルからローレベルに切り替わった後、データＤＡＴＡ１がハイレベルになったときにおけるデータＤＡＴＡ１が最後尾パルスであることを示し、ローレベルからハイレベルに切り替わるエッジで電流波形の生成処理を終了することを示す。

図１において、パルスデコーダ１２には２系統のデータＤＡＴＡ１及びＤＡＴＡ２、／ＤＡＴＡ１及び／ＤＡＴＡ２が入力されているが、これはＤＶＤ用とＣＤ用とにそれぞれ対応する。同様に、ＤＶＤ用、ＣＤ用にそれぞれ電流ドライバ１５、１６、レーザダイオード２１、２２が設けられている。

パルスデコーダ１２に、ＤＶＤ、ＣＤのいずれかの系統のデータＤＡＴＡ１及びＤＡＴＡ２が与えられ、パルスデコーダ１２から電流波形を生成するために必要な波高値の選択並びに選択のタイミングを示す制御信号がセレクタ１４に与えられる。セレクタ１４による選択の切り替えタイミングは、パルスデコーダ１２に２種類のデータＤＡＴＡ１、ＤＡＴＡ２が入力され、このデータにデコード処理を行うことにより生成される。

駆動電流設定用レジスタ１３ａ〜１３ｆから出力されたデータのうちのいずれか一つが選択されて、ＤＡＣ型電流ドライバ１５、１６に出力される。

ＤＡＣ型電流ドライバ１５、１６は、例えば最大で４００ｍＡの電流を出力し得る駆動能力を有し、入力されたディジタル値に対応した駆動電流を出力する。

例えば、入力されるディジタル値が０＊８０の場合は４００ｍＡ＊１２８／２５６＝２００ｍＡの電流が出力され、切り替わり時の電流変化の立ち上がり時間、立ち下がり時間が１ｎｓというように高速に動作することができる。

このように、セレクタ１４により電流ドライバ１５、１６に与えられるデータが切り替わることで、生成される出力電流の値が変化し、記録ストラテジ波形が生成される。

光ディスクの様々な規格や倍速スピードに対応するために、外部からＳＩＦ１１を介してパルスデコーダ１２に対し、各種動作モードの設定を行うことができる。そして、動作モードに応じてセレクタ１４の切り替え順番を制御することで、所望の記録ストラテジ波形を合成することができる。

パルスデコーダ１２には上述したように、６種類の駆動電流値のいずれかを選択及び切り替えるタイミングを示す情報を有する２ビットのデータＤＡＴＡ１、ＤＡＴＡ２が入力される。このデータは、高速記録対応のためにＬＶＤＳ規格（Low Voltage Differential Signal）に従ったものとなっている。

ここで、データＤＡＴＡ１、ＤＡＴＡ２はそれぞれフレキシブル基板を介してＤＳＰから供給される信号であって、上述のように記録ストラテジ波形の波高値並びに波高値が変化するタイミング情報を有している。タイミング情報は、クロック周期から所望の所定時間だけずれたものであり、ＤＳＰにおいて生成される。この所定時間とは、例えばＴ／２０等の１クロック周期を整数で分割した時間であって、ＤＳＰ等が有するＰＬＬによって生成される。

図２に記録ストラテジ波形の一例を示す。記録ストラテジ波形は、リライタブルメディア（ＣＤ−ＲＷ、ＤＶＤ−ＲＷ等）にデータを記録する際によく使われる上述したマルチパルス波形と呼ばれるものであって、ここでは６チャネルの波高値を有している。

データＤＡＴＡ１、ＤＡＴＡ２の波形は図２に示されるようであり、それぞれの立ち上がりエッジ及び立ち下りエッジによって波高値が切り替わるタイミングを規定する時間タイミング情報を有する。

例えば、データＤＡＴＡ１の最初の立ち上がりエッジ（３）は波高値がＰｅレベルからＰｆｐレベルへ変化するタイミングを示している。データＤＡＴＡ１の最初の立下りエッジ（６）は、ＰｆｐレベルからＰｂレベルへ変化するタイミングを示している。

同様に、２回目以降のデータＤＡＴＡ１の立ち上がりエッジ（５）は、ＰｂレベルからＰｍｐレベルへ変化するタイミングを示し、２回目以降のデータＤＡＴＡ１の立ち下りエッジ（６）はＰｍｐレベルからＰｂレベルへ変化するタイミングを示している。このような処理が、データＤＡＴＡ２の最初の立ち下りエッジ(７)が来るまでの間、繰り返される。データＤＡＴＡ２が立ち下がると、次のデータＤＡＴＡ１が最後尾パルスとなる。

データＤＡＴＡ１の立ち下りエッジ（４）は、ＰｂレベルからＰｌｐレベルへ変化するタイミングを示し、データＤＡＴＡ２がローレベルの最中におけるデータＤＡＴＡ１の立ち上がりエッジ（２）は、ＰｌｐレベルからＰｃｌレベルへ変化するタイミングを示している。データＤＡＴＡ２の立ち上がりエッジ（１）は、ＰｃｌレベルからＰｅレベルへ変化するタイミングを示している。

パルスデコーダ１２は、２チャネルのディジタルデータＤＡＴＡ１、ＤＡＴＡ２を与えられ、６チャネルの波高値のうちの一つを選択する３ビットの制御信号を生成する。

通常、ＣＤ系、ＤＶＤ系ではそれぞれＰＷＭ（Pulse Width Modulation）記録と称される記録方式を採用しており、記録マークには複数の長さ（例えば、３Ｔ〜１４Ｔ、Ｔはチャネルクロック周期）が混在する。このため、図３（ａ）〜（ｄ）に一例として示された３Ｔ〜６Ｔマークのように、マークの長さに応じて記録電流波形のパルスの数、パルスの幅が異なっている。

３Ｔマークは、ＴｓｆｐとＴｅｆｐとの間において、先頭パルスと呼ばれるパルスＰｆｐ１個で構成されている。４Ｔマークは、ＴｓｆｐとＴｅｆｐとの間の先頭パルスＰｆｐ１個と、ＴｓｌｐとＴｅｌｐとの間の最後尾パルスと呼ばれるパルスＰｌｐ１個の合計２個のパルスで構成される。

５Ｔマークは、先頭パルスＰｆｐ１個と最後尾パルスＰｌｐ１個との間において、ＴｓｍｐとＴｅｍｐとの間の中間パルスと呼ばれるパルスＰｍｐが１個追加された構成を有する。６Ｔマーク以降は、この中間パルスの数が１個ずつ増加した構成を有する。

ストラテジの種類によっては、中間パルスの増減がマーク長が２Ｔ増えるに従って１個ずつ増えていく２Ｔストラテジと呼ばれる記録波形である場合もある。

図４のフローチャートに、本実施の形態１のレーザドライバ回路１０におけるパルスデコーダ１２が波高値選択処理を行うときの処理シーケンスを示す。ここで、図中（Ａ）はデータＤＡＴＡ１を示し、（Ｂ）はデータＤＡＴＡ２を示すものとする。

ステップＳ１１において、データＤＡＴＡ２の立ち上がりを検出すると消去Ｐｅレベルを選択し、このレベル（スペース状態）に対応した電流が出力される。

（ａ）記録パルス数が１個の場合
記録パルス数が１個の場合における記録電流の波形を図５（ａ）に、データＤＡＴＡ１、ＤＡＴＡ２の波形を図５（ｂ）、（ｃ）に示す。

ステップＳ１２において消去レベル（Ｐｅが選択された状態）において、ステップＳ１３においてデータＤＡＴＡ１の立ち上がりエッジ（３）を検出すると、ステップＳ１４においてＰｆｐレベルが選択されて、先頭パルスレベルに対応した電流が出力される。

その状態において、ステップＳ２１において、データＤＡＴＡ２がローレベルの状態でかつデータＤＡＴＡ１の立ち下がりエッジ（２）を検出すると、ステップＳ２２においてＰｃｌレベルが選択されて、クーリングパルスレベルの電流が出力される。この状態において、ステップＳ２３においてデータＤＡＴＡ２の立ち上がりエッジ（１）を検出すると、ステップＳ１２の消去レベルＰｅに戻る。

（ｂ）記録パルス数が２個の場合
記録パルス数が２個の場合における記録電流の波形を図６（ａ）に、データＤＡＴＡ１、ＤＡＴＡ２の波形を図６（ｂ）、（ｃ）に示す。

ステップＳ１２において消去レベル（Ｐｅが選択された状態）において、ステップＳ１３においてデータＤＡＴＡ１の立ち上がりエッジ（３）を検出すると、ステップＳ１４においてＰｆｐレベルが選択されて先頭パルスレベルの電流が出力される。

Ｐｆｐレベルが選択された状態でかつデータＤＡＴＡ２がハイレベルにおいて、ステップＳ３１においてデータＤＡＴＡ１の立ち下りエッジ（６）を検出するとステップＳ３２においてＰｂレベルが選択され、ボトムパワーレベルの電流が出力される。

この状態で、ステップＳ３３においてデータＤＡＴＡ２がローレベルになり、データＤＡＴＡ１の立ち上がりエッジ（４）を検出すると、ステップＳ４１においてＰｌｐレベルが検出され、最後尾パルスレベルの電流が出力される。

その後、ステップＳ４２においてデータＤＡＴＡ１の立ち下がりエッジ（２）を検出すると、ステップＳ２２においてＰｃｌレベルが選択されてクーリングパルスレベルの電流が出力される。ステップＳ２３においてデータＤＡＴＡ２の立ち上がりエッジ（１）を検出すると、ステップＳ１２の消去レベルに戻る。

（ｃ）記録パルス数が３個以上の場合
ステップＳ１２における消去レベル（Ｐｅが選択された状態）で、ステップＳ１３においてデータＤＡＴＡ１の立ち上がりエッジを検出すると、ステップＳ１４においてＰｆｐレベルが選択されて、先頭パルスレベルの電流が出力される。

Ｐｆｐレベルが選択された状態で、ステップＳ３１においてデータＤＡＴＡ２がハイレベルにおいてデータＤＡＴＡ１の立ち下がりエッジを検出すると、ステップＳ３２においてＰｂレベルが選択されて、ボトムパワーレベルの電流が出力される。

その後は、データＤＡＴＡ２の立ち下がりエッジが検出されるまでは、ステップＳ５１においてデータＤＡＴＡ１の立ち上がりエッジを検出してＰｍｐレベルを選択し、ステップＳ３２において立ち下がりエッジの検出でＰｂレベルを選択することで、所望のマーク長に応じた数のパルスを繰り返し生成する。

この状態で、ステップＳ３３においてデータＤＡＴＡ２がローレベルに変化し、データＤＡＴＡ１の立ち上がりエッジを検出すると、ステップＳ４１においてＰｌｐ状態レベルが選択されて、最後尾パルスレベルの電流が出力される。

その後、ステップＳ４２においてデータＤＡＴＡ１の立ち下がりエッジを検出すると、ステップＳ２２においてＰｃｌレベルが選択されて、クーリングパルスレベルの電流が出力される。ステップＳ２３において、データＤＡＴＡ２の立ち上がりを検出すると、ステップＳ１２の消去レベルに戻る。

このようなシーケンス処理を行うことで、図５、図６に示されるような所望のパルス数のストラテジ波形を生成することができる。

図７（ａ）、図８（ａ）に他のストラテジ波形並びにこの場合のデータＤＡＴＡ１及びＤＡＴＡ２の波形を図７（ｂ）、（ｃ）、図８（ｂ）、（ｃ）に示す。このストラテジ波形は、ＤＶＤ−Ｒ等のワンスライトメディアによく使われる記録ストラテジ波形である。図５、図６に示されたストラテジ波形と相違点はあるが、この場合もマルチパルスにおける中間パルス（Ｐｍｐレベル）の存在に相違があるだけであり、同様の処理ルーチンで生成することが可能である。

このようなストラテジ波形を生成するシーケンスは、図９に示されたような
、２ビットのデータＤＡＴＡ１、ＤＡＴＡ２のエッジをそれぞれフリップフロップＦ／Ｆ１及びＦ／Ｆ４、Ｆ／Ｆ２及びＦ／Ｆ５のクロック入力端子に入力し、それぞれの出力を数種類のゲート回路（ＯＲ回路ＯＲ１、ＡＮＤ回路ＡＮ１〜ＡＮ８、インバータＩＮＶ１〜ＩＮＶ６）に通過させる小規模なパルスデコーダで生成可能である。

また、データＤＡＴＡ１、ＤＡＴＡ２が入力されてから出力電流が変化するまでの遅れ時間は回路動作支障とならない。このため、クロックを必要とする同期回路により回路を構成する必要がなく、通常の電源電圧のレベルで速度の面からも十分に処理することが可能である。

図１０に、このパルスデコーダに入力されるデータＤＡＴＡ１、ＤＡＴＡ２、内部ノードＴｓｆｐ−Ｔｅｆｐ、Ｔｓｍｐ−Ｔｅｍｐ、Ｔｓｌｐ−Ｔｅｌｐ、Ｔｓｆｐ−Ｔｅｌｐ、Ｔｓｆｐ−Ｔｌｃのレベルの変化を示す。

データＤＡＴＡ１、ＤＡＴＡ２を用いて、５種類の時間幅Ｔｓｆｐ−Ｔｓｌｐ、Ｔｓｍｐ−Ｔｅｍｐ、Ｔｓｌｐ−Ｔｅｌｐ、Ｔｓｆｐ−Ｔｅｌｐ、Ｔｓｆｐ−Ｔｌｃを有するパルスを生成し、その５ビットの論理「０」、「１」の組み合わせにより一つの出力パワーレベルを選択することで、出力パワーレベルを逐次的に変化させる。

以上のように、簡易な回路構成によりストラテジ波形を生成することが可能である。よって、例えば内蔵するＰＬＬ回路によりクロック信号を生成してクロック周期Ｔを所定数ｎだけ分周したＴ／ｎの遅延時間の分解能を有するクロックにより同期させるような高速な回路動作は不要である。このため、簡易な回路構成とすることによりチップ面積が縮小されコスト低減が実現される。

またこのような簡易な回路構成にすることで、図１に示された構成において、要求される最大電流を流すことが可能な電流ドライバ１５（又は１６）を各チャネルに対して１個備えていればよい。このため、ストラテジ波形における発光強度の数が増えた場合であっても、電流ドライバの数を増加させる必要がない。

さらに、レーザダイオード２１又は２２に与える出力電流を変化させるタイミングを示す時間タイミングデータに相当するデータＤＡＴＡ１及びＤＡＴＡ２、あるいは／ＤＡＴＡ１及び／ＤＡＴＡ２を入力する外部端子数は、各チャネルに対して２個であればよく、レジスタ１３ａ〜１３ｆの６個より小さい数で足りる。このように、入力データＤＡＴＡ１及びＤＡＴＡ２、あるいは／ＤＡＴＡ１及び／ＤＡＴＡ２をより少ない数で構成できるので、外部入力端子数を削減することができる。この結果、レーザ回路とＤＳＰとを接続するフレキシブル基板上の配線数を減らすことができる。

ストラテジ波形において、発光強度の数だけの電流ドライバが必要な構成では、複数のチャネル毎のスイッチングのオン／オフ信号がＤＳＰ側からフレキシブル基板を介してレーザドライバ回路に入力されることになる。このため、チャネル数が増加すると、各チャネルのオン／オフタイミングの時間的なスキューの問題が発生する。

これに対し本実施の形態１では、単一のチャネルのオン／オフ信号により、かつ同時にオン／オフすることがない各１ビットのデータＤＡＴＡ１、ＤＡＴＡ２を入力して記録ストラテジ波形を生成することができる。この結果、チャネル間のオン／オフのスキューの問題を回避することが可能である。

尚、上述した本実施の形態１は、ＤＶＤ用の電流ドライバ１５とＣＤ用の電流ドライバ１６を内蔵し、２つの光ディスクフォーマットに対応させた構成を備えている。しかしこのような構成に限らず、いずれか一方のみを備えてもよく、あるいは例えば青紫色レーザダイオードを用いたＢｌｕ−ｒａｙ規格やＨＤ−ＤＶＤ規格にも同様に適用することが可能である。

実施の形態２
本発明の実施の形態２によるレーザドライバ回路の構成を図１１に示す。本実施の形態２は、上記実施の形態１と比較し、パルスデコーダ５２の入力データが３ビットのディジタル信号ＤＡＴＡ１、ＤＡＴＡ２及びＤＡＴＡ３（あるいは／ＤＡＴＡ１、／ＤＡＴＡ２及び／ＤＡＴＡ３）である点で相違する。

図１２に、本実施の形態２における記録ストラテジ波形の一例を示す。ここでは、６チャネルの波高値を有している。

データＤＡＴＡ１、ＤＡＴＡ２及びＤＡＴＡ３の波形は、図１２（ｂ）〜（ｄ）に示されるようである。データＤＡＴＡ１は、先頭パルスとマルチパルスのオン／オフ信号、データＤＡＴＡ２は最後尾パルスのオン／オフ信号、データＤＡＴＡ３はクーリングパルスのタイミング信号に相当する。それぞれの立ち上がりエッジ及び立ち下りエッジによって、タイミングを規定する時間情報を有する。

データＤＡＴＡ３の立ち上がりエッジ（１）は、波高値が消去ＰｅレベルからＰｆｐレベルへ変化するタイミングを示している。このデータＤＡＴＡ３の立ち上がりエッジを検出すると、レジスタ１３ｆが選択され消去Ｐｅレベル（スペース状態）の電流が出力される。

データＤＡＴＡ１の立ち上がりエッジ（３）は、波高値がＰｅレベルからＰｆｐレベルへ変化するタイミングを示している。このデータＤＡＴＡ３の立ち上がりエッジ（３）を検出すると、レジスタ１３ａが選択されＰｆｐレベルの電流が出力される。

データＤＡＴＡ１の立ち下がりエッジ（６）は、波高値がＰｆｐレベルからＰｂレベルへ変化するタイミングを示している。このデータＤＡＴＡ３の立ち下がりエッジ（６）を検出すると、レジスタ１３ｄが選択されＰｂレベルの電流が出力される。

データＤＡＴＡ１の立ち上がりエッジ（５）は、波高値がＰｂレベルからＰｍｐレベルへ変化するタイミングを示している。このデータＤＡＴＡ３の立ち上がりエッジ（５）を検出すると、レジスタ１３ｂが選択されＰｍｐレベルの電流が出力される。

データＤＡＴＡ２の立ち上がりエッジ（４）は、波高値がＰｂレベルからＰｌｐレベルへ変化するタイミングを示している。このデータＤＡＴＡ２の立ち上がりエッジ（４）を検出すると、レジスタ１３ｃが選択されＰｌｐレベルの電流が出力される。

データＤＡＴＡ２の立ち下がりエッジ（２）は、波高値がＰｌｐレベルからＰｃｌレベルへ変化するタイミングを示している。このデータＤＡＴＡ２の立ち下がりエッジ（２）を検出すると、レジスタ１３ｅが選択されＰｃｌレベルの電流が出力される。

図１３（ａ）にパルス１個を含む３Ｔマーク、図１４（ａ）にパルス２個を含む４Ｔマークを示す。このように、マークの長さに応じて記録電流波形のパルスの数、パルスの幅が異なっている。

３Ｔマークは、ＴｓｆｐとＴｅｆｐとの間において、先頭パルスと呼ばれるパルスＰｆｐ１個で構成され、図１３（ｂ）〜（ｄ）に示されたデータＤＡＴＡ１〜ＤＡＴＡ３により形成される。

消去Ｐｅレベルが選択された状態で、データＤＡＴＡ１の最初の立ち上がりエッジ（３）を検出すると、Ｐｆｐレベルが選択されて、先頭パルスレベルの電流が出力される。

その状態において、データＤＡＴＡ２がハイレベルの状態でデータＤＡＴＡ１の立ち下りエッジ（２）が検出されると、Ｐｌｃレベルが選択されてクーリングレベルの電流が出力される。その後、データＤＡＴＡ３の立ち上がりエッジ（１）の検出により、消去Ｐｅレベルに戻ることで、記録パルスが１個の場合の記録ストラテジ波形が生成される。

記録パルスが２個以上の場合は、消去Ｐｅレベルが選択された状態で、データＤＡＴＡ１の最初の立ち上がりエッジ（３）を検出すると、Ｐｆｐレベルが選択されて、先頭パルスレベルの電流が出力される。

Ｐｆｐレベルが選択された状態で、データＤＡＴＡ１の立ち下がりエッジ（６）を検出するとＰｂレベルが選択され、ボトムレベルの電流が出力される。

この状態において、データＤＡＴＡ２の立ち上がりエッジ（４）が検出されると、Ｐｌｐレベルが選択されて最後尾パルスレベルの電流が出力される。その後、データＤＡＴＡ２の立ち下りエッジ（２）を検出することでＰｃｌレベルが選択されて、クーリングパルスレベルの電流が出力される。データＤＡＴＡ３の立ち上がりエッジ（１）を検出すると、消去レベルに戻る。

５Ｔ以上のマークは、データＤＡＴＡ２の立ち下りエッジ（４）と立ち下がりエッジ（２）の繰り返しにより、中間パルスのパルスレベルＰｍｐとボトムレベルＰｂとが繰り返される。

このようなデータＤＡＴＡ１〜ＤＡＴＡ３を入力しデコード処理を行うことで、入力データＤＡＴＡ１〜ＤＡＴＡ３のタイミング変化を記録ストラテジ波形の電流変化ポイント（Ｔｓｆｐ〜Ｔｃｌ）とすることが可能となる。これにより、幅広く用いられている通常のレーザドライバ回路との接続を前提としたＤＳＰとの接続の親和性がよいという長所が得られる。尚、通常の光ディスク用のＤＳＰは記録ストラテジ機能を有しており、ストラテジ波形の電流変化ポイントのタイミング情報のパルスを生成する機能を備えている。

図１５のフローチャートに、本実施の形態２のレーザドライバ回路５０におけるパルスデコーダ５２が波高値選択処理を行うときの処理シーケンスを示す。ここで、図中（Ａ）はデータＤＡＴＡ１、（Ｂ）はデータＤＡＴＡ２、（Ｃ）はデータＤＡＴＡ３をそれぞれ示すものとする。また上記実施の形態１における処理シーケンスを示す図４と同一ステップには同一番号を付している。

ステップＳ１１ａにおいて、データＤＡＴＡ３の立ち上がりを検出すると消去Ｐｅレベルを選択し、これに対応した電流が出力される。

（ａ）記録パルス数が１個（３Ｔマーク）の場合
記録パルス数が１個の場合における記録電流の波形は図１３（ａ）、データＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３の波形は図１３（ｂ）〜（ｄ）に示されたとおりである。

ステップＳ１２において消去Ｐｅレベルにおいて、ステップＳ１３においてデータＤＡＴＡ１の立ち上がりエッジ（３）を検出すると、ステップＳ１４においてＰｆｐレベルが選択されて、先頭パルスレベルに対応した電流が出力される。

その状態において、ステップＳ２１ａにおいて、データＤＡＴＡ２がハイレベルの状態でかつデータＤＡＴＡ１の立ち下りエッジ（２）を検出すると、ステップＳ２２においてＰｃｌレベルが選択されて、クーリングパルスレベルの電流が出力される。この状態において、ステップＳ２３ａにおいてデータＤＡＴＡ３の立ち上がりエッジ（１）を検出すると、ステップＳ１２の消去レベルＰｅに戻る。

（ｂ）記録パルス数が２個（４Ｔマーク）の場合
記録パルス数が２個の場合における記録電流の波形は図１４（ａ）、データＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３の波形は図１４（ｂ）〜（ｄ）に示されたとおりである。

ステップＳ１２で消去Ｐｅレベルにあり、ステップＳ１３においてデータＤＡＴＡ１の立ち上がりエッジ（３）を検出すると、ステップＳ１４においてＰｆｐレベルが選択されて先頭パルスレベルの電流が出力される。

Ｐｆｐレベルが選択された状態でかつデータＤＡＴＡ２がローレベルにおいて、ステップＳ３１ａにおいてデータＤＡＴＡ１の立ち下りエッジ（６）を検出するとステップＳ３２においてＰｂレベルが選択され、ボトムパワーレベルの電流が出力される。

この状態で、ステップＳ３３ａにおいてデータＤＡＴＡ２がローレベルになり、データＤＡＴＡ１の立ち上がりエッジ（４）を検出すると、ステップＳ４１においてＰｌｐレベルが検出され、最後尾パルスレベルの電流が出力される。

その後、ステップＳ４２ａにおいてデータＤＡＴＡ１の立ち下りエッジ（２）を検出すると、ステップＳ２２においてＰｃｌレベルが選択されてクーリングパルスレベルの電流が出力される。ステップＳ２３ａにおいてデータＤＡＴＡ３の立ち上がりエッジ（１）を検出すると、ステップＳ１２の消去レベルに戻る。

（ｃ）記録パルス数が３個以上（５Ｔマーク以上）の場合
ステップＳ１２における消去Ｐｅレベルで、ステップＳ１３においてデータＤＡＴＡ１の立ち上がりエッジを検出すると、ステップＳ１４においてＰｆｐレベルが選択されて、先頭パルスレベルの電流が出力される。

Ｐｆｐレベルが選択された状態で、ステップＳ３１ａにおいてデータＤＡＴＡ２がローレベルにおいてデータＤＡＴＡ１の立ち下りエッジを検出すると、ステップＳ３２においてＰｂレベルが選択されて、ボトムパワーレベルの電流が出力される。

その後は、データＤＡＴＡ２の立ち上がりエッジが検出されるまでは、ステップＳ５１ａにおいてデータＤＡＴＡ２がローレベルでかつデータＤＡＴＡ１の立ち上がりエッジを検出してＰｍｐレベルを選択し、ステップＳ３２において立ち下りエッジの検出でＰｂレベルを選択することで、所望のマーク長に応じた数のパルスを繰り返し生成する。

この状態で、ステップＳ３３ａにおいてデータＤＡＴＡ２の立ち上がりエッジを検出すると、ステップＳ４１においてＰｌｐ状態レベルが選択されて、最後尾パルスレベルの電流が出力される。

その後、ステップＳ４２ａにおいてデータＤＡＴＡ１の立ち下りエッジを検出すると、ステップＳ２２においてＰｃｌレベルが選択されて、クーリングパルスレベルの電流が出力される。ステップＳ２３ａにおいて、データＤＡＴＡ３の立ち上がりを検出すると、ステップＳ１２の消去レベルに戻る。

以上のようなシーケンス処理を行うことで、所望のパルス数の記録ストラテジ波形を生成することができる。

本実施の形態２によれば、上記実施の形態１と同様にクロックに同期することなく簡易な構成により記録ストラテジ波形を生成することができるので、コスト低減が実現される。また、ＣＤ系、ＤＶＤ系において各１チャネルのドライバ１５又は１６を備えていればよいので、ストラテジ波形における発光強度の数が増えた場合であってもドライバの数を増加させる必要がない。また、外部入力端子数を減少させ、フレキシブル基板上の配線数を減らすことができる。

さらに、単一チャネルのオン／オフ信号により、かつ同時にオン／オフすることがない３チャネルのデータＤＡＴＡ１、ＤＡＴＡ２、ＤＡＴＡ３を入力して記録ストラテジ波形を生成することにより、タイミングスキューの問題を回避することができる。

実施の形態３
本発明の実施の形態３によるレーザドライバ回路について、図１６を用いて説明する。

本実施の形態３は上記実施の形態１と比較し、データＤＡＴＡ１又は／ＤＡＴＡ１の入力端子とパルスデコーダ１２の入力端子との間に遅延素子Ｄ１、データＤＡＴＡ２又は／ＤＡＴＡ２の入力端子とパルスデコーダ１２の入力端子との間に遅延素子Ｄ２が設けられ、データＤＡＴＡ２又は／ＤＡＴＡ２の入力端子と遅延素子Ｄ２の出力端子とに入力端子が接続され、出力端子がパルスデコーダ１２に接続されたＡＮＤゲート回路ＡＮ１が設けられている点で相違する。尚、ＡＮＤゲート回路ＡＮ１から出力されたデータをＤＡＴＡ３とする。

図１７（ａ）に、入力データＤＡＴＡ１及びＤＡＴＡ２と、それぞれ遅延された後のデータと、ＡＮＤゲート回路ＡＮ１からの出力データＤＡＴＡ３のそれぞれの波形を示す。

データＤＡＴＡ１の波形は上記実施の形態１におけるものと同一である。しかし、データＤＡＴＡ２の波形が上記実施の形態１におけるものと相違し、立ち下がりエッジが最後尾パルスの立ち上がりエッジと同じタイミングになっている。

データＤＡＴＡ１、ＤＡＴＡ２の両方とも所定時間ｄＴだけ遅延素子Ｄ１、Ｄ２により遅れて出力される。データＤＡＴＡ２と遅延されたデータＤＡＴＡ２とに対してＡＮＤ演算が行われて、データＤＡＴＡ３が得られる。

図１７（ｂ）に示されたような遅延されたデータＤＡＴＡ１とデータＤＡＴＡ３とは、上記実施の形態１におけるデータＤＡＴＡ１及びＤＡＴＡ２と同一である。よって、これらのデータをパルスデコーダ１２に入力することで、上記実施の形態１と同様に図１７（ｃ）に示されたようなストラテジ波形を成形することができる。

上記実施の形態１では、図２（ｂ）、（ｃ）に示されたように、次にデータＤＡＴＡ１が立ち上がるとこれが最後尾パルスであることを示すデータＤＡＴＡ２の立ち下がりエッジが、データＤＡＴＡ１と同期しておらず、即ちクロックと同期していないことになる。通常用いられているＤＳＰでは、このようなクロックに同期していないデータを生成することはできない。よって、既存のＤＳＰを上記実施の形態１によるレーザドライバ回路に接続して用いることができないこととなる。

一方、本実施の形態３では、図１７（ａ）に示されたように、遅延される前のデータＤＡＴＡ２が立ち下がるタイミングは、遅延される前のデータＤＡＴＡ２とタイミングが同期している。よって、全てのデータＤＡＴＡ１、ＤＡＴＡ２がクロックに同期しており、既存のＤＳＰを用いて生成することができる。

また上記実施の形態１、２と同様に、１チャネルにつき１個のドライバで構成することで、回路構成が簡易なためチップ面積が縮小され、コスト低減に寄与する。また、外部入力端子数の減少及びフレキシブル基板上の信号線の減少が可能となる。さらに、各チャネル間のオン／オフのスキューの問題を解消することができる。

上述した実施の形態はいずれも一例であって本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。

本発明の実施の形態１によるレーザドライバ回路の構成を示した回路図。 同実施の形態１において生成される記録電流波形と、記録電流波形を生成するための入力データとの関係を示すタイムチャート。 同実施の形態１において生成される３Ｔ〜６Ｔマークの記録電流波形を示す説明図。 同実施の形態１において、パルスデコーダの波高値選択処理の処理シーケンスを示すフローチャート。 同実施の形態１において、記録パルス数が１個のときの記録電流の波形、入力データの波形を示すタイムチャート。 同実施の形態１において、記録パルス数が２個のときの記録電流の波形、入力データの波形を示すタイムチャート。 同実施の形態１において、記録パルス数が１個のときの他の記録電流の波形、入力データの波形を示すタイムチャート。 同実施の形態１において、記録パルス数が２個のときの他の記録電流の波形、入力データの波形を示すタイムチャート。 同実施の形態１における記録電流波形を生成するパルスデコーダの構成を示した回路図。 同実施の形態１におけるパルスデコーダの入力データ、内部ノードの波形変化を示すタイムチャート。 本発明の実施の形態２によるレーザドライバ回路の構成を示した回路図。 同実施の形態２において生成される記録電流波形と、記録電流波形を生成するための入力データとの関係を示すタイムチャート。 同実施の形態２において、記録パルス数が１個のときの記録電流の波形、入力データの波形を示すタイムチャート。 同実施の形態２において、記録パルス数が２個のときの記録電流の波形、入力データの波形を示すタイムチャート。 同実施の形態２において、パルスデコーダの波高値選択処理の処理シーケンスを示すフローチャート。 本発明の実施の形態３によるレーザドライバ回路の構成を示した回路図。 同実施の形態３によるレーザダイオード回路に入力されるデータと生成される記録電流波形との関係を示すタイムチャート。

符号の説明

１０、５０、１００ レーザドライバ回路
１１ ＳＩＦ
１２、５２ パルスデコーダ
１３ 駆動電流設定レジスタ
１４、５４ セレクタ
１５、１６ 電流ドライバ
２１、２２ レーザダイオード
Ｄ１、Ｄ２ 遅延素子

Claims (5)

1. Ｎ（但し、Ｎは４以上の整数）個の駆動電流値を入力するシリアルインタフェースと、
   前記駆動電流値を与えられて格納する駆動電流設定レジスタと、
   レーザダイオードに与える駆動電流を変化させるタイミングをディジタル値で示す時間タイミングデータを入力する前記Ｎより小さい数の外部入力端子と、
   前記時間タイミングデータに基づき、前記駆動電流設定レジスタに格納された前記駆動電流値のいずれか一つの駆動電流値を選択するパルスデコーダと、
   選択された前記駆動電流値を与えられ、この駆動電流値に対応した駆動電流を出力するディジタル／アナログ変換機能を有する電流ドライバと、
   を備え、
   前記時間タイミングデータにおけるディジタル値が変化するタイミングが、前記駆動電流の値が変化するタイミングに連動することを特徴とするレーザドライバ回路。
2. 前記時間タイミングデータは、１ビットの第１のデータ及び１ビットの第２のデータを有し、
   前記第１のデータは、１個の記録マークを記録するための複数パルスがそれぞれ有する前記駆動電流の値と前記複数パルス列の駆動電流値から消去電流値に切り替わる時間タイミング情報を有し、
   前記第２のデータは、前記第１のデータが有する時間タイミング情報以外の時間タイミング情報を有することを特徴とする請求項１記載のレーザドライバ回路。
3. 前記時間タイミングデータは、１ビットの第１のデータ及び１ビットの第２のデータを有し、
   前記第１のデータは、前記駆動電流の値が切り替わるタイミングと、切り替わる時に選択すべき値とを示す、複数パルスを含む時間タイミング情報を有し、
   前記第２のデータは、第１の値から第２の値に切り替わった後、前記第１のデータにおけるパルスが最後尾パルスであることを示し、前記第２のデータの前記第２の値が前記第１の値に切り替わるタイミングで１個のマーク記録に必要な駆動電流パルスの生成処理が終了することを示すことを特徴とする請求項１記載のレーザドライバ回路。
4. 前記時間タイミングデータは、１ビットの第１のデータ、１ビットの第２のデータ及び１ビットの第３のデータを有し、
   前記第１のデータは、１個の記録マークを記録するための複数パルスがそれぞれ有する前記駆動電流の値と前記パルス間における消去電流値とが切り替わる時間タイミング情報を有し、
   前記第２のデータは、前記第１のデータの前記複数パルスにおける最後尾パルス及びクーリングパルスのタイミングを示す時間タイミング情報を有し、
   前記第３のデータは、第１の値が第２の値に切り替わるタイミングで１個のマーク記録に必要な駆動電流パルスの生成処理が終了することを示す時間タイミング情報を有することを特徴とする請求項１記載のレーザドライバ回路。
5. 前記時間タイミングデータは少なくとも１ビットの第１のデータと１ビットの第２のデータとを有し、
   前記第１のデータを遅延させる第１の遅延素子と、
   前記第２のデータを遅延させる第２の遅延素子と、
   前記第２のデータと、遅延された前記第２のデータとを用いて所定の論理演算を行って前記パルスデコーダに出力する論理ゲート回路と、
   をさらに備え、
   前記第２のデータが第１の値から第２の値に変化した後の前記第１のデータにおけるパルスが最後尾パルスであることを示す場合、前記第２のデータが前記第１の値から前記第２の値に変化するタイミングと前記第１のデータに含まれる各パルスのタイミングとが相互に同期していることを特徴とする請求項１乃至４のいずれか一に記載のレーザドライバ回路。

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