JP2009146922A - レーザダイオード駆動回路 - Google Patents

Abstract

【課題】複数のドライバ回路に対して独立に電流設定が可能であり、チャネル間のスキューが抑制され、さらにフレキシブル基板の信号線数を減少させることが可能なレーザダイオード駆動回路を提供する。
【解決手段】駆動電流値を示す駆動電流値信号をそれぞれ与えられ、駆動電流値を有する電流を出力するＮ個の電流ドライバ２１〜２６、レーザダイオード３１に与える駆動電流を変化させる時間タイミングを規定するＭ（Ｍ＜Ｎ）個の入力データを与えられてデコードを行い、各々の電流ドライバの電流出力のオン／オフを制御するオン／オフ信号を生成して各々の電流ドライバに与えるパルスデコーダ１２を備え、オン／オフ信号によりオン状態にある電流ドライバから出力された電流を加算して駆動電流としてレーザダイオードに与えることを特徴とする。
【選択図】図１

Description

本発明は、レーザダイオード駆動回路に関する。

ＣＤ−Ｒ／ＲＷや記録型ＤＶＤ装置において、光ディスクへの情報の記録は、対物レンズによって光ディスクの記録層に集光されたレーザ光を強度変調することで実現されている。

一般的にレーザ光の強度の高い領域がマークとよばれる領域に、強度の低い領域がスペースと呼ばれる領域になり、この２つの領域の光学的な特性差によって２値情報として記録されている。

実際の強度変調された発光波形は、記録クロックを基準とし、記録クロックからある一定時間だけずれた複数のパルスから構成されるマルチパルスと称される波形である。これは、「０」、「１」から成る入力データパターンそのものではなく、複雑に波形生成処理された波形（ストラテジ波形と称する）である。

また、ストラテジ波形を生成する際に、パターン対応記録補償と称される処理を行う場合には、記録マークの高精度化のために入力データパターン（記録するマークの長さとその前後のスペースの長さ）の組み合わせに依存して、マルチパルスを構成する先頭パルスと最後尾パルスのエッジ位置とをリアルタイムで微小な時間だけシフトさせている。

さらに記録速度の高倍速化に伴い、高精度にマーク形成を行うために発光強度の異なる発光パルスからマルチパルスが構成され、これは先頭パルスｆｐ、最終パルスｌｐ、先頭パルスと最終パルスの間の中間パルスｍｐ、及び最終のクーリングパルスｃｐにより構成されている。

先頭パルス、中間パルス、最終パルスはそれぞれＰｆｐ、Ｐｍｐ、Ｐｌｐという異なる発光レベルを有し、さらにボトムレベルＰｂと最終クーリングパルスの発光レベルＰｃｐ、消去レベルではＰｅと６レベルの発光強度から構成されている。メディアによっては全てのレベルが異なる発光強度を有する必要はない。しかし、年々光ディスクの規格が増えていく中にあって、発光強度の数は増えていく傾向にある。

このように、現在の記録型光ディスクストラテジ波形は時間方向のタイミング及び複数の発光強度から成る複雑な波形で構成されている。時間方向のタイミングは、記録クロック周期をＴとするとＴ／３２〜Ｔ／４０という微小な時間間隔で設定される。

ところで、レーザダイオードの電流―出力パワー特性は温度特性を持っており、周囲の温度条件、記録中のレーザダイオード自体の発熱増加、ピックアップヘッド（以下、ＰＵＨと称する）周辺のＩＣ類の発熱によって、同一の電流でも出力パワーが変動する特性を持っている。

このような影響を排除するため、従来、レーザ発光の一部を光学的に分岐し、出力パワーを直接モニタしてモニタ信号が常に一定になるようにフィードバック制御（Auto Power Control、ＡＰＣと略す）を行っている。

一方、最近の記録型光ディスク装置の技術進展に伴い、ＤＶＤ系の光ディスクにおいては光ディスクの記録層が２層に成っている２層光ディスクの規格化、開発が行われている。

２層光ディスクは１層光ディスクに比べて、より大きなレーザ発光強度が必要である。さらに、ＤＶＤ１６倍速に代表されるような高速記録化の進展とあわせて、年々レーザダイオードの高パワー化が進んでいる。

それに伴い、レーザダイオードの電流駆動を行うレーザダイオード駆動回路（Laser diode driver）−ＩＣには、より大きな電流駆動能力（例えば５００ｍＡ）以上が要求され続けている。

また、次世代光ディスク装置では、光源として青紫色レーザを用いている。次世代光ディスク装置では、当初から２層の光ディスクを前提に規格化が進んでおり、さらに進む高倍速化に伴って青紫色レーザダイオードを駆動するレーザダイオード駆動回路にもより大きな電流駆動能力が必要となっている。

ところで、従来の記録型光ディスク装置において、レーザダイオード駆動回路には大きく分けて２つの方式が存在していた。

第１の方式は、複数の電流駆動ドライバ回路を有し、各ドライバ回路のオン／オフスイッチ及び駆動電流値を外部端子から入力する手法である。このレーザダイオード駆動回路では、所望の発光波形を構成するために必要な発光強度のチャネル数だけ電流ドライバ回路が並列に並べられている。

各チャネルのオン／オフ信号のオン／オフ切り替えの微小なタイミング波形は、メイン基板側で生成されてフレキシブル基板を通してピックアップヘッド（ＰＵＨ）のレーザダイオード駆動回路に伝送される。

また、各チャネルの駆動電流設定値も同様にメイン基板側で生成されフレキシブル基板を介してレーザダイオード駆動回路に入力される。尚、一般的には駆動電流設定値は発光強度設定の精度を確保するために電流入力形式がとられている。

第２の方式は、ライトストラテジ内蔵タイプと称される手法によるものである。レーザダイオード駆動回路では、記録速度の高速化が進むに伴いより問題となっている各チャネルのオン／オフ信号の微小なタイミング信号のフレキシブル基板の伝送による劣化、フレキシブル基板からの高周波成分の不要な輻射を避けるために、各チャネル用のオン／オフ信号のタイミング生成機能（ストラテジ機能）をメイン基板でなくレーザダイオード駆動回路側に内蔵する手法を用いている。

一般に、ＮＲＺＩ形式の記録データ、即ち記録マーク長とスペース長の長さに対応して「１」、「０」が交互に現れるデータを、記録クロックに同期してシリアル転送し、その記録データの入力データパターンの検出を行う。検出したパターンに応じて、基準クロックからのエッジシフト位置（予め、メモリに記憶しておく）を呼び出し、リアルタイムにマルチパルスのパルスエッジ位置を変化させる。

ストラテジ機能の内蔵に伴い、レーザダイオード駆動回路側にＰＬＬ（Phase-Locked Loop）回路を内蔵し、レーザダイオード駆動回路内でクロック信号を逓倍することで入力クロック信号の周波数を低くすることができる。

各種ストラテジの設定は、３線式のシリアルインタフェースによって行われる。発光強度の設定は、シリアルインタフェースを介してデジタル情報により行われる。

ライトストラテジ内蔵型のレーザダイオード駆動回路では、ライトストラテジ生成用にシリアルインタフェースが設けられている。シリアルインタフェースは、シリアルクロックＳＣＬＫ、イネーブル信号ＳＥＮ、シリアルデータＳＤＡＴＡの３線による制御となっており、シリアルデータＳＤＡＴＡは入出力可能な双方向ポートとなっている。

シリアルインタフェースから出力を行う出力モードは、シリアルインタフェースにより内部レジスタに設定する各種データ値の再確認（リードバック）に用いられる。シリアルインタフェースを介して、内部に複数用意されているレーザ駆動電流設定用レジスタに、駆動電流値に相当するデジタルデータが格納される。同時に、ライトストラテジのモード設定、記録パルスの時間軸方向の時間シフト量の設定を、内蔵するレジスタのうち対応するものに対して行う。

ドライバ回路は、ディジタル／アナログ変換器（ＤＡＣ）形式の回路により構成されている。ライトストラテジ機能により生成されたパワー変化のタイミング情報に基づいて、ディジタル値としての駆動電流値をＤＡＣ型ドライバ回路に設定することで、所望のストラテジ波形が生成される。

このような回路構成により、記録時には必要な最大電流を流すことができる１チャネルのドライバ回路があればよく、発光強度の数が増えても、出力段のドライバ回路は増加しなともよい。

しかし、従来のレーザダイオード駆動回路では、駆動電流値はメイン基板側からフレキシブル基板を介してＰＵＨ側に送られる。ＰＵＨ側の回路基板からフレキシブル基板を介してＤＳＰ側に至るまでの物理的距離が長い。また、周辺にはクロック信号やモータドライバ信号等が近接するため、アナログ信号である駆動電流値に外乱ノイズがのりやすいという問題があった。また、各チャネル用のドライバのオン／オフのスイッチング信号も外乱ノイズの影響を同様に受けることになる。ドライバのオン／オフ信号はロジック信号ではあるが、タイミングはＴ／４０（Ｔ：クロック周期）と微小な時間差で設定されるため、ノイズの影響を受けやすい。

さらに、複数チャネルのドライバをオン／オフするために、ドライバのオン／オフ信号の各チャネル間のスキューが問題となっている。

また、高倍速化に伴う発光強度数の増加、光ディスクの２層化、ＣＤ、ＤＶＤ規格に加えて青紫色レーザを用いた次世代ＤＶＤ規格への対応に伴い、各チャネルを構成する電流ドライバの数及びそれぞれのチャネルの電流駆動能力値が増大する必要があるため、チップ面積の増大、ピン数が増加する問題がある。

例えば、ＣＤ系で記録チャネル数＝４、再生チャネル＝１、ＤＶＤ系で記録チャネル数＝５、再生チャネル＝１、次世代ＤＶＤ系で記録チャネル数＝６、再生チャネル＝１となるとすると、これだけでドライバ回路のチャネル数として１８個に達する。

また、外部端子数は、電流設定値用のピンとして６ピン、各ドライバオン／オフ入力ピンとして１２ピン（ＬＶＤＳ、６チャネル分）が必要であり、入力側だけで１８ピンが必要である。これに伴い、フレキシブル基板を通る信号線数の増加につながる。このように、高倍速化、２層化、次世代ＤＶＤ規格への対応によりチップ面積の増大、ピン数の増加という問題がより顕著となっている。

一方、ライトストラテジ内蔵型の駆動回路方式では、内部でタイミング波形を生成するため、外乱ノイズの影響、チャネル間スキューの問題は解決される。また、フレキシブル基板を通過する信号線数を減らすことが可能となる。さらに、シリアルインタフェースを介して、各発光強度に応じた電流設定値をレジスタに設定し、出力ドライブ段をＤＡＣ形式にすることができるため、ドライバ回路のチャネル数を減らすことが可能である。

しかしその反面、ＰＬＬ回路を含むストラテジ機能を内蔵する必要がある。このため、その分のチップ面積の増大、高クロック化に伴うシリアルインタフェースにおける記録データの伝送においてタイミング上制約が大きいといった問題があった。

高速ロジック回路で構成されたストラテジ回路の高速動作や低消費電力化のために低電圧プロセス（例えば２．５Ｖ以下）と、ドライバ出力段のための高電圧プロセス（例えば５Ｖ）とが混在したプロセスを使う必要があり、２系統の電源電圧、接地電圧が必要となって外部端子数が増大する要因も発生する。

出力ドライブにＤＡＣ構成の回路を用いることは、ドライバ回路の面積削減には効果があるが、出力電流の電流量制御をレーザダイオード駆動回路方式のように個別のドライバで独立に制御することはできない。このため、ＡＰＣ制御が、オフセットの増減とＤＡＣ型出力ドライバからの出力電流の傾きによってのみ行われ、ストラテジ波形の各レベルをそれぞれ独立かつ正確に制御を行うことが困難であった。

以下、従来のレーザダイオード駆動回路を開示した文献名を記載する。
特開２００２−２４５６５３号公報

本発明は、複数のドライバ回路に対して独立に電流設定が可能であり、チャネル間のスキューが抑制され、さらにフレキシブル基板の信号線数を減少させることが可能なレーザダイオード駆動回路を提供することを目的とする。

本発明の一態様によるレーザダイオード駆動回路は、駆動電流値を示す駆動電流値信号をそれぞれ与えられ、前記駆動電流値を有する電流を出力するＮ（Ｎは３以上の整数）個の電流ドライバと、レーザダイオードに与える駆動電流を変化させる時間タイミングを規定するＭ（Ｍは２以上、かつＭ＜Ｎである整数）個の入力データを与えられてデコードを行い、各々の前記電流ドライバの電流出力のオン／オフを制御するオン／オフ信号を生成して各々の前記電流ドライバに与えるパルスデコーダとを備え、前記オン／オフ信号によりオン状態にある前記電流ドライバから出力された電流を加算して前記駆動電流として前記レーザダイオードに与えることを特徴とする。

また、本発明の一態様によるレーザダイオード駆動回路は、Ｎ個のディジタル量の駆動電流値信号を与えられてシリアルに入力するシリアルインタフェースと、入力された前記駆動電流値信号をそれぞれ与えられて保持するＮ個のレジスタと、保持された前記駆動電流値信号を与えられてディジタル／アナログ変換を行ってアナログ量の駆動電流値信号を出力するＮ個のディジタル／アナログ変換器と、アナログ量の前記駆動電流値信号を与えられ、前記駆動電流値を有する電流を出力するＮ個の電流ドライバと、レーザダイオードに与える駆動電流を変化させる時間タイミングを規定するＭ個の入力データを与えられてデコードを行い、各々の前記電流ドライバの電流出力のオン／オフを制御するオン／オフ信号を生成して各々の前記電流ドライバに与えるパルスデコーダとを備え、前記オン／オフ信号によりオン状態にある前記電流ドライバから出力された電流を加算して前記駆動電流として前記レーザダイオードに与えることを特徴とする。

本発明のレーザダイオード駆動回路によれば、複数のドライバ回路に対して独立に電流設定が可能であり、チャネル間のスキューが抑制され、さらにフレキシブル基板の信号線数を減少させることができる。

以下、本発明の実施の形態について図面を参照して説明する。

（１）実施の形態１
図１に、本発明の第１の実施形態であるレーザダイオード駆動回路の構成を示す。

レーザダイオード駆動回路１０は、シリアルインタフェース１１、パルスデコーダ１２、電流ドライバ２１〜２６を備えている。レーザダイオード駆動回路１０には、レーザダイオード３１が接続されている。

シリアルインタフェース１１は、イネーブル信号ＳＥＮ、シリアルデータＳＤＡＴＡ、シリアルクロックＳＣＬＫを図示されていないメイン基板上のＤＳＰ（Digital Signal Processor）から与えられて入力する。シリアルデータＳＤＡＴＡが入力される外部端子は、入出力が可能な双方向端子となっている。尚、シリアルデータＳＤＡＴＡを外部に出力するモードは、一旦入力されて内部レジスタに設定された各種データ値の再確認（リードバック）の際に用いられる。

パルスデコーダ１２には、２系統の入力データＷＤＡＴＡ１、ＷＤＡＴＡ２が入力され、またＲ／Ｗ端子から記録（Ｗ）／再生（Ｒ）状態を切り替えるための切り替え制御信号Ｒ／Ｗが入力される。

６チャネルの電流ドライバ２１〜２６には、各電流ドライバ２１〜２６の電流値を設定するための駆動電流値信号Ｉ１〜Ｉ６が入力される。

上記構成を備えた本実施の形態１の動作について説明する。

６チャネルの電流ドライバ２１〜２６に、それぞれ駆動電流値信号Ｉ１〜Ｉ６が入力されて電流値が設定される。一方、パルスデコーダ１２に、２系統の入力データＷＤＡＴＡ１、ＷＤＡＴＡ２が入力される。パルスデコーダ１２からは、６個の電流ドライバ２１〜２６のそれぞれの出力のオン／オフを制御するオン／オフ制御信号が出力される。これにより、所望の電流ドライバ２１〜２６から設定された電流値を有する電流が出力される。

再生時には、図示されていないリードドライバのみがオンしてＤＣ電流が出力され、電流ドライバ２１〜２６はオフする。具体的には、リードパワーと称される比較的光量が少ないＤＣ電流に、高周波重畳と称されるレーザノイズ低減を目的として変調をかけた図２に示されたようなＡＣ駆動電流をレーザダイオード３１に与える。

記録時には、６チャネルの電流ドライバ２１〜２６のそれぞれのオン／オフの組み合わせに基づいて電流加算が行われ、記録用の電流駆動波形が生成される。

電流ドライバ２１〜２６は、それぞれ与えられた駆動電流値信号Ｉ１〜Ｉ６を所定倍率Ｋ１〜Ｋ６だけ増幅し、オン／オフ信号がオンのときに駆動電流が出力される。オン状態の電流ドライバ２１〜２６からの駆動電流が加算され、レーザダイオード３１に与えられる。

例えば、電流ドライバ２１、２４、２５がオン状態にあるときは、レーザダイオード３１を駆動する電流はＩ１×Ｋ１＋Ｉ４×Ｋ４＋Ｉ５×Ｋ５となる。ここで、Ｋ１〜Ｋ６は、電流ドライバ２１〜２６のそれぞれの電流増幅率を示すものとする。

これにより、図３に示されるようなマルチパルスと称される駆動電流波形によって行われ、ピークレベル、イレーズレベル、ボトムレベルの３レベルで合成される。ここでは、一例として電流ドライバ２１〜２３のオン／オフのタイミングが示されており、これらから出力された電流が加算されて駆動電流波形が生成される。

図４（ａ）に示されたような記録時における駆動電流波形を生成するときの入力データＷＤＡＴＡ１、ＷＤＡＴＡ２の波形を図４（ｂ）に、電流ドライバ２１〜２６の電流出力のオン／オフのタイミングを規定するオン／オフ信号の波形を図４（ｃ）にそれぞれ一例として示す。尚、この例では３レベルの記録波形について説明しているが、他のレベル、例えば４レベル、５レベル以上において同様に記録電流波形を生成することができる。

記録電流波形は、リライタブルメディア（ＣＤ−ＲＷ、ＤＶＤ−ＲＷ等）にデータを記録する際によく用いられている、いわゆるマルチパルス波形と称されるものであって、ここでは６チャネルの波高レベルを有している。

各電流ドライバ２１〜２６のオン／オフのタイミングは、入力データＷＤＡＴＡ１、ＷＤＡＴＡ２を与えられたパルスデコーダ１２が生成するオン／オフ信号により制御される。これにより、各電流ドライバ２１〜２６からの出力電流が加算され、記録電流波形が生成される。

記録速度、メディアのタイプに応じて、シリアルインタフェース１１を介して最適な記録波形になるように記録モードの状態設定を行う状態設定信号がパルスデコーダ１２に与えられて、各電流ドライバ２１〜２６のオン／オフが制御される。

各電流ドライバ２１〜２６の出力電流が加算され、加算後の電流出力が駆動電流としてレーザダイオード３１に与えられ、駆動電流値に相当するパワー（発光強度）を有する光を発光し、データの記録を行う。ここで、２チャネルの入力データＷＤＡＴＡ１、ＷＤＡＴＡ２は、高速記録対応用として低電圧差動信号（Low Voltage Differential Signal、ＬＶＤＳと略す）となっている。

入力データＷＤＡＴＡ１、ＷＤＡＴＡ２は、それぞれ図示されていないフレキシブル基板を介してメイン基板側に設けられた図示されていないＤＳＰから供給される信号であり、記録電流波形の波高値が変化するタイミング情報を有している。

そのタイミング情報は、クロック周期から所定時間（通常はＴ／２０というように、１クロック周期を整数で分割した時間であって、例えばＰＬＬにより生成される）だけずれたものであり、ＤＳＰにより生成される。

入力データＷＤＡＴＡ１、ＷＤＡＴＡ２の波形は、その一例として図４（ｂ）に示されたようなパターンを有し、それぞれの入力データの立ち上がりエッジと立下りエッジのタイミングに関する時間情報を有している。

例えば、入力データＷＤＡＴＡ１の最初の立ち上がりエッジ（３）は、図４（ａ）に示された記録電流波形におけるＰｅレベルからＰｆｐレベルへの変化のタイミング（Ｔｓｆｐ）を示しており、入力データＷＤＡＴＡ１の最初の立下りエッジ（６）はＰｆｐレベルからＰｂレベルへの変化のタイミング（Ｔｅｆｐ）を示している。

同様に、２回目以降の入力データＷＤＡＴＡ１の立ち上がりエッジ（５）はＰｂレベルからＰｍｐレベルへの変化のタイミング（Ｔｓｍｐ）、２回目以降の入力データＷＤＡＴＡ１の立ち下がりエッジ（６）はＰｍｐレベルからＰｂレベルへの変化タイミング（Ｔｅｍｐ）を示しており、入力データＷＤＡＴＡ２の最初の立ち下がりエッジ（７）が来るまでエッジ（５）、（６）が繰り返される。

立ち上がりエッジ（４）は、ＰｂレベルからＰｌｐレベルへの変化のタイミング（Ｔｓｌｐ）、入力データＷＤＡＴＡ２がローレベルの最中の入力データＷＤＡＴＡ１の立ち下がりエッジ（２）はＰｌｐレベルからＰｃｌレベルの変化のタイミング（Ｔｅｌｐ）を示している。

入力データＷＤＡＴＡ２の立ち上がりエッジ（１）は、ＰｃｌレベルからＰｅレベルへの変化のタイミング（Ｔｌｃ）を示している。

パルスデコーダ１２は、上述したように２チャネルのディジタル値を有する入力データＷＤＡＴＡ１、ＷＤＡＴＡ２に基づき、各電流ドライバ２１〜２６の出力電流をオン／オフするオン／オフ信号を生成し、図４（ｃ）に示されるような各電流ドライバ２１〜２６の電流出力をオン／オフする６種類のオン／オフ信号を生成する。オンされた電流ドライバの出力電流が加算されて、図４（ａ）のような記録電流波形が生成される。

例えば、図４（ａ）に示されるＰｆｐレベルは電流ドライバ２１、２５、２６がオンしてそれぞれの出力電流が加算されて得られるレベルである。Ｐｍｐレベルは、電流ドライバ２３、２５、２６の出力電流が加算されて得られるレベルである。

ＣＤ、ＤＶＤは、ＰＷＭ（Pulse Width Modulation）記録と称される記録方式を採用しており、記録マークには複数の長さ（例えば、３Ｔ〜１４Ｔ、但しＴはチャネルクロック周期）が混在する。このため、図５に示されたように、マークの長さに応じて記録電流波形のパルスの数、パルスの幅が異なっている。

３Ｔマークは、Ｔｓｆｐ−Ｔｅｆｐ間のファーストパルスＴｓｆｐと称されるパルス数１個で構成されており、４Ｔマークは、ファーストパルスＴｓｆｐとＴｓｌｐ−Ｔｅｌｐ間のラストパルスＴｌｐの２個のパルスで構成される。

５Ｔマークは、Ｔｓｍｐ−Ｔｅｍｐ間の中間パルスＰｂが１個追加されており、６Ｔマーク以降、中間パルスＰｍｐの数が１個ずつ増えていく。

記録ストラテジの種類によっては、マーク長が２Ｔ増えるに従って、中間パルスＰｂが１個ずつ増えていく２Ｔストラテジと称される記録波形である場合もある。

図６のフローチャートに、パルスデコーダ１２が行う波高レベル選択処理のシーケンスを示す。ここで、図中（Ａ）は入力データＷＤＡＴＡ１、（Ｂ）は入力データＷＤＡＴＡ２を示すものとする。尚、以下のエッジ（１）〜（６）は図４（ｂ）の入力データＷＤＡＴＡ１、ＷＤＡＴＡ２における立ち上がり又は立ち下がりエッジを示す。

ステップＳ１として、全ての状態において、入力データＷＤＡＴＡ２の立ち上がりエッジ（１）を検出すると、ステップＳ２として消去レベル（Ｐｅレベル）の電流が出力される。

（ａ）記録パルス数が１個の場合
記録パルス数が１個（３Ｔマーク）の場合における記録電流波形を図７（ａ）、入力データＷＤＡＴＡ１、ＷＤＡＴＡ２の波形を図７（ｂ）、電流ドライバ２１〜２６のオン／オフ信号の波形を図７（ｃ）にそれぞれ示す。

消去レベル（Ｐｅが選択された状態）で、入力データＷＤＡＴＡ１の最初の立ち上がりエッジ（３）と入力データＷＤＡＴＡ２がローレベルの状態でのＷＤＡＴＡ１の立ち下がりエッジ（２）の時間幅（Ｔｓｆｐ−Ｔｅｆｐ）が、そのまま電流ドライバ２１、２５の電流出力をオンさせるための信号となり、電流ドライバ２３、２4の電流出力はオフ状態を維持する。

また、入力データＷＤＡＴＡ１の立ち上がりエッジ（３）から、入力データＷＤＡＴＡ２の立ち上がりエッジ（１）までの時間幅（Ｔｓｆｐ−Ｔｌｃ）が、電流ドライバ２２の電流出力をオフさせる信号、電流ドライバ２６をオンさせる信号となる。

この結果生成される記録電流波形は、図６のフローチャートにおいて、ステップＳ２において消去レベル（Ｐｅ）が選択され、ステップＳ３において入力データＷＤＡＴＡ１がローレベルからハイレベルになる立ち上がりエッジ（３）が検知され、ステップＳ４においてレベルＰｆｐが選択される。

ステップＳ１１において、入力データＷＤＡＴＡ２がローレベルで、入力データＷＤＡＴＡ１がハイレベルからローレベルに立ち下がるエッジ（２）が検知されると、レベルＰｃｌが選択される。入力データＷＤＡＴＡ２がローレベルからハイレベルに立ち上がるエッジ（１）が検知されると、レベルＰｅが選択される。

（ｂ）記録パルス数が２個の場合
記録パルス数が２個（４Ｔマーク）の場合における記録電流波形を図８（ａ）、入力データＷＤＡＴＡ１、ＷＤＡＴＡ２の波形を図８（ｂ）、電流ドライバ２１〜２６のオン／オフ信号の波形を図８（ｃ）にそれぞれ示す。

消去レベル（Ｐｅが選択された状態）で、入力データＷＤＡＴＡ１の最初の立ち上がりエッジ（３）から立ち下がりエッジ（６）までの時間幅（Ｔｓｆｐ−Ｔｅｆｐ）がそのまま電流ドライバ２１の電流出力をオンさせる信号となる。尚、電流ドライバ２２の電流出力はオフ状態を維持する。

入力データＷＤＡＴＡ１の最初の立ち上がり（３）から、入力データＷＤＡＴＡ２がローレベルでかつ入力データＷＤＡＴＡ１が立ち下がるエッジ（２）までの時間幅（Ｔｓｆｐ−Ｔｅｌｐ）が、電流ドライバ２５の電流出力のオン信号となる。

入力データＷＤＡＴＡ１の最初の立ち上がり（３）から、入力データＷＤＡＴＡ２の立ち上がりエッジ（１）までの時間幅（Ｔｓｆｐ−Ｔｌｃ）が、電流ドライバ２２の電流出力をオフさせる信号、電流ドライバ２６の電流出力をオンさせる信号となる。

入力データＷＤＡＴＡ２がローレベルにあり入力データＷＤＡＴＡ１が立ち上がるエッジ（４）から立ち下がりエッジ（２）までの時間幅（Ｔｓｌｐ−Ｔｅｌｐ）が電流ドライバ２５の電流出力のオン信号となる。

この結果生成される記録電流波形は、図６のフローチャートにおいて、ステップＳ２において消去レベル（Ｐｅ）が選択され、ステップＳ３において入力データＷＤＡＴＡ１がローレベルからハイレベルになる立ち上がりエッジ（３）が検知され、ステップＳ４においてレベルＰｆｐが選択される。

ステップＳ５において、入力データＷＤＡＴＡ２がハイレベルで入力データＷＤＡＴＡ１がハイレベルからローレベルに立ち下がるエッジ（６）において、ステップＳ６としてレベルＰｂが選択される。

ステップＳ７において、入力データＷＤＡＴＡ２がローレベルであり、入力データＷＤＡＴＡ１がローレベルからハイレベルに立ち上がるエッジ（４）が検知されると、ステップＳ１４においてレベルＰｌｐが選択される。さらに、ステップＳ１５において、入力データＷＤＡＴＡ２がローレベルであり、入力データＷＤＡＴＡ１がハイレベルからローレベルに立ち上がるエッジ（２）が検知されると、ステップＳ１２においてレベルＰｃｌが選択される。この後、入力データＷＤＡＴＡ２がローレベルからハイレベルに立ち上がるエッジ（
１）がステップＳ１において検知されると、ステップＳ２においてレベルＰｅが選択される。

（ｃ）記録パルス数が３個以上の場合
記録パルス数が３個以上（４Ｔマーク以上）の場合における記録電流波形は、上述したように図４（ａ）、入力データＷＤＡＴＡ１、ＷＤＡＴＡ２の波形は図４（ｂ）、電流ドライバ２１〜２６のオン／オフ信号の波形は図４（ｃ）にそれぞれ示されるとおりである。

電流ドライバ２１〜２６の電流出力のオン／オフ信号については、上述した記録パルス数が２個の場合と同様である。

入力データＷＤＡＴＡ２がハイレベルであって、入力データＷＤＡＴＡ１が２回目以降に立ち上がったエッジ（５）（図６におけるステップＳ８）から立ち下がりエッジ（６）（図６におけるステップＳ１０）までの時間幅（Ｔｓｍｐ−Ｔｅｍｐ）のパルス信号が、電流ドライバ２３の電流出力をオンする信号となる。

以上のようなシーケンス処理を行うことで、複数のレベルを有する所望のストラテジ波形を生成することが可能となる。

通常、ＣＤ系、ＤＶＤ系ではそれぞれＰＷＭ（Pulse Width Modulation）記録と称される記録方式を採用しており、記録マークには複数の長さ（例えば、３Ｔ〜１４Ｔ、Ｔはチャネルクロック周期）が混在する。そこで、図９（ａ）〜（ｄ）に一例として示された３Ｔ〜６Ｔマークのように、マークの長さに応じて記録電流波形のパルスの数、パルスの幅が異なっている。尚、図５に示された記録電流波形とは波形のパターンが相違する。

３Ｔマークは、ＴｓｆｐとＴｅｆｐとの間において、先頭パルスと呼ばれるパルスＰｆｐ１個で構成されている。４Ｔマークは、ＴｓｆｐとＴｅｆｐとの間の先頭パルスＰｆｐ１個と、ＴｓｌｐとＴｅｌｐとの間の最後尾パルスと呼ばれるパルスＰｌｐ１個の合計２個のパルスで構成される。

５Ｔマークは、先頭パルスＰｆｐ１個と最後尾パルスＰｌｐ１個との間において、ＴｓｍｐとＴｅｍｐとの間の中間パルスと呼ばれるパルスＰｍｐが１個追加された構成を有する。６Ｔマーク以降は、この中間パルスの数が１個ずつ増加した構成を有する。

ストラテジの種類によっては、中間パルスの増減がマーク長が２Ｔ増えるに従って１個ずつ増えていく２Ｔストラテジと呼ばれる記録電流波形である場合もある。

このような記録電流波形は、図１０に示されたような２ビットの入力データＤＡＴＡ１、ＤＡＴＡ２が与えられるフリップフロップＦ／Ｆ１〜Ｆ／Ｆ５、数種類のゲート回路（ＯＲ回路ＯＲ１、ＡＮＤ回路ＡＮ１〜ＡＮ７、ＮＡＮＤ回路ＮＡＮ１、インバータＩＮＶ１〜ＩＮＶ７）を備える小規模なパルスデコーダにより生成することができる。

尚、入力データＷＤＡＴＡ１、ＷＤＡＴＡ２が与えられてから出力電流が変化するまでの遅れ時間は回路動作上支障とならない。このため、記録電流波形の生成のためにクロックを必要とする同期回路を用いる必要がなく、通常の電源電圧のレベルで速度上においても十分に処理することが可能である。

従来のレーザダイオード駆動回路では、記録電流波形のレベルの数と同数の電流ドライバの電流出力のスイッチングオン／オフ信号が、ＤＳＰからフレキシブル基板を介してレーザダイオード駆動回路に入力される。そのため、記録電流波形のレベル数が増えていくと、各チャネル間におけるオン／オフタイミングの時間的なスキューの問題が発生していた。

本実施の形態１によれば、電流ドライバ２１〜２６のチャネル数６個より少ない２種類の入力データＷＤＡＴＡ１、ＷＤＡＴＡ２で記録電流波形を成形することができるので、入力データ用の外部入力端子数の削減が可能である。これにより、電流ドライバよりチャネル数が少ない入力データＷＤＡＴＡ１、ＷＤＡＴＡ２で記録電流波形を生成することができるので、タイミングスキューの問題を回避することができる。

尚、本実施の形態１は、ＤＶＤ用又はＣＤ用のレーザダイオード３１の駆動に適用されるが、次世代光ディスク装置における青紫色レーザダイオード等のレーザダイオードの駆動に対しても適用することができる。

２種類の入力データＷＤＡＴＡ１、ＷＤＡＴＡ２を用い、かつタイミング変化を記録電流波形の電流変化点（Ｔｓｆｐ、Ｔｅｆｐ、Ｔｓｍｐ、Ｔｅｍｐ、Ｔｓｌｐ、Ｔｅｌｐ、Ｔｌｃ）と同一にすることで、既存のＤＳＰとの親和性が高く本実施の形態１によるレーザダイオード駆動回路との接続が容易である。

（２）実施の形態２
本発明の実施の形態２によるレーザダイオード駆動回路の構成を図１１に示す。

上記実施の形態１によるレーザダイオード駆動回路１０では、外部から６本の外部入力端子Ｉ１〜Ｉ６を介して各電流ドライバ２１〜２６に直接アナログ量の駆動電流値信号Ｉ１〜Ｉ６を設定している。

これに対し、本実施の形態２によるレーザダイオード駆動回路４０では、外部からシリアルインタフェース１１を介してそれぞれの駆動電流値をディジタル量でレジスタ４１〜４６に格納する。そして、ディジタル／アナログ変換器（Digital Analog Converter、以下ＤＡＣと称する）５１〜５６によりアナログ量に変換された後、電流ドライバ２１〜２６に与えられて対応した電流が出力される。

本実施の形態２によれば、駆動電流値を設定するための外部入力端子を削減することが可能である。他の構成及び動作は上記実施の形態１と同様であり、説明を省略する。

（３）実施の形態３
図１２に、本発明の実施の形態３であるレーザダイオード駆動回路の構成を示す。

図１１に示された上記実施の形態２と比較し、受光回路（Photo Detector IC）７１がフォトダイオード３１の近傍に設けられ、レーザダイオード駆動回路７０が、この受光回路７１に接続された外部入力端子ＡＩＮと、外部入力端子ＡＩＮに接続されたサンプルホールド回路７２と、サンプルホールド回路７２に接続された外部出力端子ＡＯＵＴとを備える点で相違する。

レーザダイオード３１から出力されたレーザ光が受光回路７１に受光され、レーザ光の光強度に対応したアナログ量の受光信号が外部入力端子ＡＩＮに入力され、サンプルホールド回路７２に保持される。サンプルホールド回路７２に保持された受光信号は、外部出力端子ＡＯＵＴから外部に出力される。

図１３に、記録時における光強度波形のイレーズパワーをサンプルホールド回路７２が検出する際のサンプルタイミングの一例を示す。

レーザダイオード３１に与えられる駆動電流の波形は図１３（ａ）に示されるようである。この駆動電流を与えられてレーザダイオード３１が発光し、受光回路７１が出力する光強度波形は、図１３（ｂ）に示されるように複数の照射レベルが混在したマルチパルス波形となる。

同一レベルのイレーズパワーを検出するため、サンプルホールド回路７２がサンプルホールドするサンプルホールドタイミング信号が、サンプルホールド回路７２に内蔵されたＡＰＣ用サンプルホールドタイミング信号生成回路によって生成される。

他の構成要素並びに動作は上記実施の形態２と同様であり、説明を省略する。

ところで、各電流ドライバ６１〜６６の電流出力をオン／オフするタイミング信号に基づいてレーザダイオード３１からレーザ光が発光され、さらにそのレーザ光を受光回路７１が受光して光／電気信号変換を行い外部入力端子ＡＩＮに受光信号が入力までには遅延時間が存在する。以下に、この遅延時間を考慮してサンプルホールドを行う処理について説明する。

（ａ）イレーズパワーレベルのサンプルホールド
図１４に、入力データＷＤＡＴＡ１、ＷＤＡＴＡ２に基づいてイレーズパワーレベルのサンプルホールドを行うサンプルホールドタイミング信号を生成する処理の一例を示す。

上記実施の形態１において図４、図７、図８を参照して述べたように、入力データＷＤＡＴＡ１、ＷＤＡＴＡ２から、時間幅（Ｔｓｆｐ−Ｔｌｃ）を有するパルス信号（Ｔｓｆｐ−Ｔｌｃ）がパルスデコーダ１２によって生成される。このパルス信号を反転した反転パルス信号／（Ｔｓｆｐ−Ｔｌｃ）を生成する。

イレーズパワーレベルのサンプルホールドを行うタイミングは、入力データＷＤＡＴＡ２の立ち上がりエッジ（１）で行うが、サンプルホールドの開始を規定するサンプルホールド信号は、入力データＷＤＡＴＡ２の立ち上がりエッジ（１）から上述の遅延時間分だけ遅らせる必要がある。そこで、例えばサンプルホールド回路７２内にゲート遅延回路を設けて所定時間ｄＴだけ遅らせたサンプルホールド信号を生成する。この信号に基づいて、イレーズパワーレベルのサンプルホールドを行う。

（ｂ）ピークパワーレベルのサンプルホールド
図１５に、入力データＷＤＡＴＡ１、ＷＤＡＴＡ２に基づいてピークパワーレベルのサンプルホールドを行うサンプルホールドタイミング信号を生成する処理の一例を示す。

上述したイレーズパワーレベルのサンプルホールド信号の生成と同様な手法により、入力データＷＤＡＴＡ１、ＷＤＡＴＡ２を与えられたパルスデコーダ１２において、時間幅（Ｔｓｆｐ−Ｔｅｆｐ）を有するパルス信号と、時間幅（Ｔｓｌｐ−Ｔｅｌｐ）を有するパルス信号とを生成する。

パルス信号（Ｔｓｆｐ−Ｔｅｆｐ）の立ち下がりエッジ（６）から、パルス信号（Ｔｓｌｐ−Ｔｅｌｐ）の立ち上がりエッジ（４）まで時間幅を有するパルス幅を生成する。この後、イレーズパワーレベルのサンプルホールド信号の生成と同様に、パルス信号（Ｔｓｆｐ−Ｔｅｆｐ）の立ち下がりエッジ（６）から遅延時間ｄＴだけ遅らせる遅延処理を行うことにより、ピークパワーレベルのサンプルホールド信号を生成することができる。

以上のような手順によりイレーズパワーレベル、ピークレベルのサンプルホールド信号を生成することにより、各電流ドライバ６１〜６６の電流出力をオン／オフするタイミングからレーザ光の受光信号が外部入力端子ＡＩＮに入力されるまでの遅延時間を考慮して高い精度でＡＰＣ制御を行うことができる。

しかし、上述した手法は一例であって、遅延時間を考慮したサンプルホールド信号を生成する手法はこれに限定されず様々に行うことができる。２種類の入力データＷＤＡＴＡ１、ＷＤＡＴＡ２から、各時間方向のタイミングを規定するタイミングパラメータＴｓｆｐ、Ｔｅｆｐ、Ｔｓｌｐ、Ｔｅｌｐ、Ｔｌｃ間の時間幅に対応したパルス幅を有するパルス信号を生成し組み合わせることで、所望のタイミングを有するサンプルホールド信号を生成することができる。

また、遅延時間ｄＴの時間幅に対しても複数種類用意しレジスタ等に保持しておき、シリアルインタフェース１１からの入力によりいずれかを選択設定することにより、メディアの種類やディスクの読み取り速度に対応したサンプルホールド信号を生成することができる。

本実施の形態３によれば、メイン基板側からフレキシブル基板を介してレーザダイオード駆動回路へサンプルホールドのタイミングを規定する信号を送信する必要性が排除される。

（４）実施の形態４
図１６に、本発明の実施形態４によるレーザダイオード駆動回路８０の構成を示す。

上記実施の形態３と比較し、レーザダイオード駆動回路８０内部にアナログ／ディジタル変換器（以下、ＡＤＣと称する）８１が設けられている点で相違する。他の構成は上記実施の形態３と同様であり、説明を省略する。

外部入力端子ＡＩＮから入力された光強度に関する検出信号に対し、サンプルホールド回路７２がサンプルホールドを行って保持したアナログ値を、ＡＤＣ８１がディジタルデータに変換し、シリアルインタフェース１１を介して外部のメイン基板側に送信する。

本実施の形態４によれば、レーザダイオード３１の発光強度を示すディジタルデータを、レーザダイオード駆動回路８０の外部にシリアルインタフェース１１を介して出力することができる。これにより、フレキシブル基板の配線数の増加を伴うことなく、ＡＰＣに必要なデータをＤＳＰ側に送信することが可能である。

（５）実施の形態５
図１７に、本発明の実施の形態５によるレーザダイオード駆動回路９０の構成を示す。

本実施の形態５は、上記実施の形態３にＡＰＣ回路９１〜９３を加えたものに相当する。本実施の形態５では、電流ドライバ６１〜６６のうち、電流ドライバ６１〜６３に対してＡＰＣ回路９１〜９３を設けてＡＰＣループ１１１を構成している。ＡＰＣ回路９１〜９３は、図示されてない外部端子を介してコンデンサ１０１〜１０３にそれぞれ接続されている。

ＡＰＣブロック１１１において、ピークレベルに関する電流ドライバ６１、イレーズレベルに関する電流ドライバ６２、リードレベルに関する電流ドライバ６３の入力側にそれぞれ接続された３系統の回路構成は共通であり、ピークレベルに関する電流ドライバ６１に接続されたＤＡＣ５１、ＤＡＣ１０５１、ＡＰＣ回路９１の構成を例にとり、図１８を用いて説明する。

ＡＰＣ回路９１は、サンプルホールド回路１００１、ＡＰＣ比較アンプ１００４、オペアンプ１００５、ホールドスイッチ１００６、リセットスイッチ１００７、チャージスイッチ１００８を有し、さらにコンデンサ１０１に接続されている。ここで、ＡＰＣ回路９１からサンプルホールド回路１００１を除く部分が、パワー制御回路に相当する。

ＤＡＣ５１には、ディジタル量の目標パワー値がシリアルインタフェース１１を介して入力されてアナログ量に変換され、設定される。

一方、ＤＡＣ１０５１には、ＡＰＣフィードバックループ開始時のディジタル量の初期電流値が与えられてアナログ量に変換され、設定される。このＤＡＣ１０５１から出力されたアナログ量の初期値電流設定値がオペアンプ１００５に与えられて増幅される。チャージスイッチ１００８がオンすると、この増幅された値に応じてコンデンサ１０１が充電される。

ＡＰＣ比較アンプ１００４は、目標パワー値が設定されたＤＡＣ５１の値と、サンプルホールド回路１００１によって検出された光強度検出値とを与えられて比較し、その値の差を増幅して出力する。

各アナログスイッチ（ホールドスイッチ１００６、リセットスイッチ１００７、チャージスイッチ１００８）は、各種状態（ＡＰＣ状態、ホールド状態、リセット状態、チャージ状態）を決定するものである。

以下に、このような構成を備えたＡＰＣ回路９１の動作について説明する。

外部入力端子ＡＩＮから入力されたアナログ量の光強度検出信号がサンプルホールド回路１００１に入力される。サンプルホールド回路１００１は、上記実施の形態４において述べたサンプルタイミング信号１０１３Ａに従って所定のタイミングで選択的にサンプリングを行って取り込み、光強度の検出信号１０１１を出力する。

パワー設定値を与えられてＤＡＣ５１によりアナログ量に変換され、このパワー設定値と、サンプルホールド回路１００１から出力された検出信号１０１１とがＡＰＣ比較アンプ１００４に入力されて比較される。比較結果は、ＡＰＣモード切り替えタイミング信号１０１３Ｂによりオン／オフが制御されるホールドスイッチ１００６がオンしている間、コンデンサ１０１に印加される。リセットスイッチ１００７がオンすると、ＡＰＣ比較アンプ１００４の出力端子が接地される。

ＡＰＣ比較アンプ１００４は、サンプルホールドされた光強度の検出信号１０１１の値とＤＡＣ５１からの出力であるパワー設定値信号１０１２の値とを比較して、光強度の検出信号値がパワー設定値より大きい場合に、コンデンサ１０１を放電する方向（コンデンサ１０１の両端子間の電圧が小さい方向）に、逆に光強度の検出信号値がパワー設定値より小さい場合には、コンデンサ１０１を充電する方向（コンデンサ１０１の両端子間の電圧を大きくする方向）に作用する。

ここで、コンデンサ１０１の両端子間電圧が、駆動電流設定値信号１０１５として電流ドライバ６１に与えられて出力電流の増減が制御されることで、ＡＰＣフィードバックループが形成される。

本実施の形態５によれば、レーザダイオード３１、フォトダイオード回路７１、レーザダイオード駆動回路９０の３部品でＡＰＣフィードバックループをピックアップヘッド上で閉じた状態で構成することが可能となる。よって、フレキシブル基板を介すことなくＡＰＣフィードバックループを実現することができるため耐雑音性に優れている。また、フレキシブル基板上の信号線の増加を防止することができる。

ここで、ホールドスイッチ１００６、リセットスイッチ１００７、チャージスイッチ１００８は、ＡＰＣフィードバックループが形成されるＡＰＣ状態、ホールドモード、リセットモード、チャージモードを設定するためのアナログスイッチである。各モード毎のオン／オフ状態は図１９に示されるようである。各スイッチ１００６〜１００８のオン／オフのスイッチングを制御するスイッチング制御信号（Ａ）、（Ｂ）、（Ｃ）は、図１７に示されたパルスデコーダ１２から出力されサンプルホールド回路７２を経て出力されるスイッチング制御信号１０１３Ｂに含まれるものである。

他のイレーズレベルに関する電流ドライバ６２に接続されたＤＡＣ５２、ＤＡＣ１０５２及びＡＰＣ回路９２、リードレベルに関する電流ドライバ６３に接続されたＤＡＣ５３、ＤＡＣ１０５３及びＡＰＣ回路９３については、上述したピークドライバ６１６に接続されたＤＡＣ５３、ＤＡＣ１０５３及びＡＰＣ回路９３と同様であり、説明を省略する。

通常、ＡＰＣフィードバックループが動作している状態では、ホールドスイッチ１００６のみがオンする。ＡＰＣフィードバックループは温度変動に追従して一定の駆動電流をレーザダイオード３１に供給するために行うものであり、制御帯域は数ＫＨｚ以下というように低い領域である。このため、コンデンサ１０１の容量は０．０１μＦ〜１μＦというように比較的大きく、図示されていない外部端子を介して接続された外付け部品となっている。容量が大きいため、コンデンサ１０１を接地電圧から所望の電圧まで充電するには一定の時間がかかることになる。

例えば、再生モードと記録モードとの切り換え時等において、コンデンサ１０１の両端電圧に相当する駆動電流設定値信号１０１５が接地電圧を開始点としてＡＰＣフィードバックループが動作する場合、モード切り替え時点から所望の光強度で一定状態に至るまでに数十（μｓｅｃ）程度の時間を要する。よって、その間は所望の光強度を低い精度でしか得られていないこととなる。

そこで、電流ドライバ６１〜６６のうち対応する電流ドライバの電流出力がオフしている状態で、チャージスイッチ１００８のみをオンさせて充電モードとし、コンデンサ１０１の両端電圧が初期電流値設定用のＤＡＣ１０５１の値に到達するように充電しておく。そして、ホールドスイッチ１００６をオンすると同時にチャージスイッチ１００８をオフしてＡＰＣフィードバックループの動作を開始することで、所望の光強度に至るまでの時間が短縮される。

また、リードモードとライトモードとを短時間で切り換える場合、ホールドスイッチ１００６をオフ状態とし、ＡＰＣフィードバックループが動作していない間、ＡＰＣフィードバックループを終了させる直前における駆動電流設定値をコンデンサ１０１に保持しておく。このコンデンサ１０１に充電された電圧を、ＡＰＣフィードバックループ再開時において初期電流設定値として使用することができるので、所望の発光強度が得られるまでの立ち上げ時間を短縮することができる。

上述したように、実施の形態１〜５によれば、記録電流の変化するタイミングを規定する２種類の入力データＷＤＡＴＡ１、ＷＤＡＴＡ２を用いて、３チャネル以上のドライバ回路をオン／オフするパルスデコーダを内蔵することにより、従来各チャネル毎に独立してオン／オフのタイミングを規定する入力信号が必要だったのに対し、チャネル間のオン／オフのスキューが軽減され、さらにフレキシブル基板上の配線数の減少、入力端子数の削減が可能となる。

上記実施の形態はいずれも一例であって、本発明の技術的範囲内において様々に変形することが可能である。例えば、本実施の形態では電流ドライバが６チャネル、入力データＷＤＡＴＡ１、ＷＤＡＴＡ２が２チャネルであるが、これに限らず電流ドライバのチャネル数Ｎより入力データのチャネル数Ｍが少ない関係にあれば本発明を適用することができる。

本発明の実施の形態１によるレーザダイオード駆動回路の構成を示される回路図。 同実施の形態１における再生モード時におけるＡＣ駆動電流波形を示すグラフ。 同実施の形態１における記録モード時における駆動電流波形を示すグラフ。 同実施の形態１における記録モード時における記録電流波形、入力データ波形、及びパルスデコーダ出力波形を示すグラフ。 同実施の形態１における３Ｔ〜６Ｔマークの記録電流波形を示す説明図。 同実施の形態１におけるパルスデコーダの波高レベル選択処理のシーケンスを示すフローチャート。 同実施の形態１において記録パルス数が１個の場合における記録電流波形、電流ドライバの電流出力のオン／オフ信号の波形を示すグラフ。 同実施の形態１において記録パルス数が２個の場合における記録電流波形、電流ドライバの電流出力のオン／オフ信号の波形を示すグラフ。 同実施の形態１における３Ｔ〜６Ｔマークの他の記録電流波形を示す説明図。 同実施の形態１におけるパルスデコーダの構成を示す回路図。 本発明の実施の形態２によるレーザダイオード駆動回路の構成を示される回路図。 本発明の実施の形態３によるレーザダイオード駆動回路の構成を示される回路図。 同実施の形態３における記録モード時での駆動電流波形、受光信号波形、サンプルホールド信号波形を示すタイムチャート。 同実施の形態３におけるイレーズパワーレベルのサンプルホールド信号を生成するための入力データ波形、パルス信号波形を示したタイムチャート。 同実施の形態３におけるボトムパワーレベルのサンプルホールド信号を生成するための入力データ波形、パルス信号波形を示したタイムチャート。 本発明の実施の形態４によるレーザダイオード駆動回路の構成を示される回路図。 本発明の実施の形態５によるレーザダイオード駆動回路の構成を示される回路図。 同実施の形態５におけるＡＰＣ回路の構成を示した回路図。 同実施の形態５における各種モードとホールドスイッチ、リセットスイッチ、チャージスイッチのオン／オフの関係を示す説明図。

符号の説明

１０、４０ レーザダイオード駆動回路
１１ シリアルインタフェース回路
１２ パルスデコーダ
２１〜２６、６１〜６６ 電流ドライバ
３１ レーザダイオード
４１〜４６ レジスタ
５１〜５６ ＤＡＣ
７１ 受光素子
７２ サンプルホールド回路
９１〜９３ ＡＰＣ回路

Claims (5)

1. 駆動電流値を示す駆動電流値信号をそれぞれ与えられ、前記駆動電流値を有する電流を出力するＮ（Ｎは３以上の整数）個の電流ドライバと、
   レーザダイオードに与える駆動電流を変化させる時間タイミングを規定するＭ（Ｍは２以上、かつＭ＜Ｎである整数）個の入力データを与えられてデコードを行い、各々の前記電流ドライバの電流出力のオン／オフを制御するオン／オフ信号を生成して各々の前記電流ドライバに与えるパルスデコーダと、
   を備え、
   前記オン／オフ信号によりオン状態にある前記電流ドライバから出力された電流を加算して前記駆動電流として前記レーザダイオードに与えることを特徴とするレーザダイオード駆動回路。
2. Ｎ（Ｎは３以上の整数）個のディジタル量の駆動電流値信号を与えられてシリアルに入力するシリアルインタフェースと、
   入力された前記駆動電流値信号をそれぞれ与えられて保持するＮ個のレジスタと、
   保持された前記駆動電流値信号を与えられてディジタル／アナログ変換を行ってアナログ量の駆動電流値信号を出力するＮ個のディジタル／アナログ変換器と、
   アナログ量の前記駆動電流値信号を与えられ、前記駆動電流値を有する電流を出力するＮ個の電流ドライバと、
   レーザダイオードに与える駆動電流を変化させる時間タイミングを規定するＭ（Ｍは２以上、かつＭ＜Ｎである整数）個の入力データを与えられてデコードを行い、各々の前記電流ドライバの電流出力のオン／オフを制御するオン／オフ信号を生成して各々の前記電流ドライバに与えるパルスデコーダと、
   を備え、
   前記オン／オフ信号によりオン状態にある前記電流ドライバから出力された電流を加算して前記駆動電流として前記レーザダイオードに与えることを特徴とするレーザダイオード駆動回路。
3. 前記レーザダイオードの発光強度を示す検出信号を入力するアナログ入力端子と、
   前記入力データに基づき、前記検出信号のレベルを所定のタイミングに従って取り込んで保持し、外部に出力するサンプルホールド回路と、
   をさらに備えることを特徴とする請求項２記載のレーザダイオード駆動回路。
4. 前記レーザダイオードの発光強度を示す検出信号を入力するアナログ入力端子と、
   前記入力データに基づき、前記検出信号のレベルを所定のタイミングに従って取り込んで保持して出力するサンプルホールド回路と、
   前記サンプルホールド回路から出力された前記検出信号のレベルをディジタル量に変換して出力するアナログ／ディジタル変換器と、
   をさらに備え、
   前記シリアルインタフェースは、前記アナログ／ディジタル変換器から出力された前記ディジタル量の検出信号のレベルを外部に出力することを特徴とする請求項２記載のレーザダイオード駆動回路。
5. 前記レーザダイオードの発光強度を示す検出信号を入力するアナログ入力端子と、
   前記入力データに基づき、前記検出信号のレベルを所定のタイミングに従って取り込んで保持して出力するサンプルホールド回路と、
   Ｌ（Ｌは１以上で、かつＮ以下の整数）個設けられ、Ｎ個のうちの対応するＬ個の前記ディジタル／アナログ変換器から出力された前記駆動電流値信号と、前記サンプルホールド回路から出力された前記検出信号のレベルとを与えられて比較し、比較した結果に基づいて前記電流ドライバの前記駆動電流値を制御する制御回路と、
   をさらに備えることを特徴とする請求項２記載のレーザダイオード駆動回路。

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