JP3937484B2 - データ記録装置およびデータ記録方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、データ記録装置およびデータ記録方法に関し、特に、例えば、相変化ディスクなどの記録媒体にマークなどを形成することによって、データを記録する場合に用いて好適なデータ記録装置およびデータ記録方法に関する。
【０００２】
【従来の技術】
次世代の高密度記録媒体として、相変化ディスクが注目されている。相変化ディスクへの情報の記録は、図１５に示すように、所定の融点以上（例えば、６００度程度）に加熱して急冷するとアモルファス状態となり、また、融点以下（例えば、４００度程度）に加熱して徐々に冷却すると再結晶化する記録膜の性質（相変化）を利用して行われ、情報の再生は、アモルファスと結晶とで異なる光の反射率を利用して行われる。ここで、アモルファスまたは結晶部分は、通常、マークまたはスペースとそれぞれ呼ばれ、従って、相変化ディスクへの情報の記録は、そこに情報に対応するマークとスペースが形成されることによって行われるということができる。
【０００３】
ところで、例えば、ミニディスク（商標）などに代表される光磁気ディスクに対しては、磁界変調方式によってダイレクトオーバライトが可能であるが、高速な記録、再生が困難となる。一方、光変調方式によれば、高速な記録、再生を行うことが可能であるが、ダイレクトオーバライトを実現するには、特殊な記録膜を用いる必要がある。
【０００４】
これに対して、相変化ディスクでは、図１６に示すように、レーザ光を、中パワー（消去レベル）と高パワー（記録レベル）とに切り換えながらマークとスペースを形成することで、既に記録されているデータの消去と、新たなデータの記録とを同時に行うダイレクトオーバライトを、容易に実現することができる。なお、データの再生は、記録膜が相変化を起こさない程度の低パワー（再生レベル）のレーザ光を照射することによって行われる。即ち、アモルファスであるマークの反射率は低く、結晶であるスペースの反射率は高いので、レーザ光を照射することによって得られる反射光の光量に基づいて、データの再生が行われる。
【０００５】
相変化ディスクには、上述したように、容易にダイレクトオーバライトを行うことができる他、光磁気ディスクと比較して、（１）ピックアップ（光ピックアップ）の構造が簡単、（２）再生信号が大きく、Ｃ／Ｎが高い、（３）記録層の熱伝導度が小さく、消去動作温度が高いため、隣接トラックのマークどうしが影響を及ぼしあいにくく、トラックの高密度化が可能、（４）データの再生を、反射率の違いだけでなく、反射光の位相差を利用して行うことにより、微小なマークの信号強度を大きくすることができる、などの高密度化につながる利点がある。
【０００６】
なお、相変化ディスクへのデータの記録は、純粋な熱記録であり、従って、高密度記録を実現するためには、データの記録、消去を行うときの熱の管理が最も重要となる。
【０００７】
相変化ディスクに対するデータの記録方式としては、例えば、様々な長さのマークおよびスペースを形成することにより、その両方の長さに対して情報を割り当てるマークエッジ記録方式がある。このマークエッジ記録方式によれば、比較的長いマークを形成するために、記録レベルのレーザ光が長時間照射される場合があるが、この場合、記録膜の蓄熱効果により、マークの後半部分ほど、ディスク半径方向の幅が太くなった、涙型のマークが形成される。このような涙型のマークを再生すると、その終端部分のエッジが、理想的な位置からずれるため、エラーレートが増加する。
【０００８】
そこで、マークの後半部分において、半径方向の幅が広がらないように、レーザ光を発するレーザダイオードなどの発光手段を、マルチパルスで駆動することにより、マークの後半部分で照射光量を弱くする記録方式Ａがある。
【０００９】
この記録方式Ａによれば、図１７（Ａ）に示すように、１クロック（データレート）に対応するパルス幅をＴとするとき、長さがｎＴのマーク（但し、ｎは整数）は、次式で示される信号Ａによってレーザダイオードを駆動することにより形成される（以下、適宜、レーザダイオードなどの発光手段を駆動するための信号を記録パルスという）。
【００１０】

但し、Ｍは、長さＴのＨレベルを意味し、Ｓは、長さＴのＬレベルを意味する（ＭをＬレベルに対応させ、ＳをＨレベルに対応させても良い）。
【００１１】
従って、データ（図１７（Ｂ））が、例えば、２Ｍである場合、即ち、ｎ＝２の場合、式（１）から、１．５Ｍ＋０．５Ｓの記録パルスＡ（１．５ＴのＨレベル（記録レベル）と０．５ＴのＬレベル（消去レベル））によって、レーザダイオードが駆動される（図１７（Ｃ））。また、データ（図１７（Ｂ））が、例えば、３Ｍである場合、即ち、ｎ＝３の場合、１．５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓの記録パルスＡによって、レーザダイオードが駆動される（図１７（Ｃ））。さらに、データ（図１７（Ｂ））が、例えば、５Ｍである場合、即ち、ｎ＝５の場合、１．５Ｍ＋３（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ（＝１．５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ）の記録パルスＡによって、レーザダイオードが駆動される（図１７（Ｃ））。
【００１２】
なお、記録方式Ａにおいて（後述する記録方式Ｂについても同様）、データのｎＳの部分についての記録パルスＡは、そのままｎＳとされる。
【００１３】
しかしながら、記録方式Ａでは、マークの後半部分で照射光量が弱くなるため、特に、記録時の線速度が高速である場合には、その終端部分のエッジが熱的に不安定になることがあった。
【００１４】
そこで、例えば、「相変化ディスク用高速記録レート・高密度記録方式の検討」、古宮 他、テレビジョン学会記述報告、ITE Technical Report Vol.17,No.79,PP.7-12,VIR'93-83,(Dec.1993)（以下、文献１という）や、特開平６−２９５４４０号公報（以下、文献２という）、特開平７−１２９９５９号公報（以下、文献３という）などには、マークの終端部分に、ある程度の光量を照射する記録方式Ｂが開示されている。
【００１５】
この記録方式Ｂによれば、長さがｎＴのマークが、次式で示される記録パルスＢによってレーザダイオードを駆動することにより形成される。
【００１６】

【００１７】
従って、データ（図１７（Ｂ））が、例えば、２Ｍである場合、即ち、ｎ＝２の場合、式（２）から、１．０Ｍ＋０．５Ｍ＋０．５Ｓ＝１．５Ｍ＋０．５Ｓの記録パルスＢによって、レーザダイオードが駆動される（図１７（Ｄ））。また、データ（図１７（Ｂ））が、例えば、３Ｍである場合、即ち、ｎ＝３の場合、１．０Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｍ＋０．５Ｓ＝１．０Ｍ＋０．５Ｓ＋１．０Ｍ＋０．５Ｓの記録パルスＢによって、レーザダイオードが駆動される（図１７（Ｄ））。さらに、データ（図１７（Ｂ））が、例えば、５Ｍである場合、即ち、ｎ＝５の場合、１．０Ｍ＋３（０．５Ｓ＋０．５Ｍ）＋０．５Ｍ＋０．５Ｓ（＝１．０Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋１．０Ｍ＋０．５Ｓ）の記録パルスＢによって、レーザダイオードが駆動される（図１７（Ｄ））。
【００１８】
しかしながら、記録方式Ｂによる場合においても、例えば、２Ｔや３Ｔなどの短いマークやスペースが形成される部分、特に、短いスペースを挟むマークどうしの間では、熱干渉が生じ、そのエッジの位置が、理想的な位置からずれ、これにより、エラーレートが増加する課題があった。
【００１９】
そこで、上述の文献１および３などでは、短いマークおよびスペースに対応するデータの記録パルスについては、その始端部分のエッジと、終端部分のエッジの位置を変化させることにより、熱干渉などに起因するエッジの位置ずれを補償して記録を行う方法が開示されている。
【００２０】
図１８は、そのような補償を行う、従来の記録補償回路の一例の構成を示している。
【００２１】
始端パルスジェネレータ２０１、ゲートジェネレータ２０２、終端パルスジェネレータ２０３、およびマーク／スペース長検出器２０４には、記録すべき情報を変調した変調データ（図１７（Ｂ））が供給されるようになされている。
【００２２】
ここで、変調データは、例えば、（１，７）ＲＬＬ（Run Length Limited）とＮＲＺＩ（Non Return to Zero Inverted）とを組み合わせて、情報を変調することにより得られるものであり、従って、変調データには、孤立した反転は存在しない。また、その最小反転幅または最大反転幅は、それぞれ２または８である（従って、この場合、式（２）におけるｎは、２乃至８の範囲の値となる）。
【００２３】
始端パルスジェネレータ２０１では、変調データの立ち上がりエッジから０．５Ｔだけ遅れた位置から立ち上がる、パルス幅が１Ｔの始端パルス（式（２）における右辺の第１項１．０Ｍに対応するパルス）が生成され、ディレイライン２０７を介して、ＯＲゲート２１０に供給される。
【００２４】
また、ゲートジェネレータ２０２では、変調データから、式（２）におけるｎに対応するパルス幅のゲート信号が生成され、ＡＮＤゲート２０９の一方の入力端子に供給される。ＡＮＤゲート２０９の他方の入力端子にはクロック（図１７（Ａ））が供給されており、ＡＮＤゲート２０９では、クロックとゲート信号との論理積が演算される。これにより、ＡＮＤゲート２０９においては、バーストパルス（式（２）における右辺の第２項（ｎ−２）（０．５Ｓ＋０．５Ｍ）から、最後の０．５Ｍを除いたものに対応するパルス）が生成され、ＯＲゲート２１０に供給される。
【００２５】
さらに、終端パルスジェネレータ２０３では、変調データの立ち下がりエッジの位置で立ち下がる、パルス幅が１Ｔの終端パルス（式（２）における右辺の第２項（ｎ−２）（０．５Ｓ＋０．５Ｍ）の最後の０．５Ｍと、第３項０．５Ｍとをあわせたものに対応するパルス）が生成され、ディレイライン２０８を介して、ＯＲゲート２１０に供給される。
【００２６】
ＯＲゲート２１０では、始端パルス、バーストパルス、および終端パルスの論理和が演算され、これにより、式（２）で与えられる記録パルスＢ（図１７（Ｄ））が生成されて出力される。
【００２７】
一方、マーク／スペース長検出器２０４では、変調データに対応するマークおよびスペースの長さが検出され、セレクタ２０５および２０６に供給される。セレクタ２０５または２０６では、マーク／スペース長検出器２０４からのマークおよびスペースの長さに基づいて、始端パルスまたは終端パルスを遅延する遅延量が決定され、ディレイライン２０７または２０８にそれぞれ供給される。
【００２８】
ディレイライン２０７または２０８それぞれでは、始端パルスまたは終端パルスが、セレクタ２０５または２０６から供給される遅延量だけ遅延されて出力される。
【００２９】
以上のようにして、特に、短いマークおよびスペースに対応するデータに対応する記録パルスについては、その始端部分のエッジと、終端部分のエッジの位置が変化され、これにより、熱干渉などに起因するエッジの位置ずれの記録補償が行われる。
【００３０】
【発明が解決しようとする課題】
ところで、図１８に示したような記録補償回路を実現する場合、セレクタ２０５および２０６には、例えば、種々の遅延量を記憶させたＲＡＭ（Random Access Memory）などを用い、このＲＡＭに、マーク／スペース長検出器２０４からのマークおよびスペースの長さを、アドレスとして与えることで、対応する遅延量を読み出し、ディレイライン２０７，２０８に供給することが考えられる。
【００３１】
しかしながら、この場合、そのＲＡＭとしては、少なくともデータレートに対応する速度で動作するものが必要となり、装置が高コスト化、大型化する課題があった。
【００３２】
即ち、ＲＡＭは、一般に、その動作速度が速いものほど高価で、また、高速なＲＡＭを用いる場合、装置の設計をシビアに行う必要あり、その設計に要するコストが高くなる。さらに、高速なＲＡＭは、安価なＣＭＯＳ（Complementary Metal-Oxide Semiconductor）で製造することが困難であり、このため、例えば、えＣＬ（Emitter-Coupled Logic）構成のものを用いる必要が生じる。そして、ＥＣＬのＲＡＭでは、記録補償回路を、例えば、ＩＣ（Integrated Curcuit）化する場合に、そのＩＣに内蔵させることが困難となり、装置が大型化することになる。
【００３３】
本発明は、このような状況に鑑みてなされたものであり、装置の小型化および低コスト化を図ることができるようにするものである。
【００３４】
【課題を解決するための手段】
請求項１に記載のデータ記録装置は、記録パルスの立ち上がりエッジおよび立ち下がりエッジの位置を遅延する遅延量を記憶している記憶手段と、データの並びに対応するアドレスを記憶手段に与えることにより、遅延量を読み出す読み出し手段と、記憶手段から読み出された遅延量にしたがって、記録パルスの立ち上がりエッジおよび立ち下がりエッジを遅延する遅延手段と、データの立ち上がりエッジおよび立ち下がりエッジを検出する検出手段とを備え、読み出し手段が、検出手段によりデータの立ち上がりエッジまたは立ち下がりエッジが検出されたときのみ、アドレスを記憶手段に与え、記憶手段が、データレートに対応する速度よりも遅い速度で動作することを特徴とする。
【００３５】
請求項４に記載のデータ記録方法は、データ記録装置が、記録パルスの立ち上がりエッジおよび立ち下がりエッジの位置を遅延する遅延量を記憶している記憶手段と、データの並びに対応するアドレスを記憶手段に与えることにより、遅延量を読み出す読み出し手段と、記憶手段から読み出された遅延量にしたがって、記録パルスの立ち上がりエッジおよび立ち下がりエッジを遅延する遅延手段と、データの立ち上がりエッジおよび立ち下がりエッジを検出する検出手段とを備え、読み出し手段に、検出手段によりデータの立ち上がりエッジまたは立ち下がりエッジが検出されたときのみ、アドレスを記憶手段に与えさせ、記憶手段に、データレートに対応する速度よりも遅い速度で動作させることを特徴とする。
【００３６】
請求項１に記載のデータ記録装置においては、記憶手段は、記録パルスの立ち上がりエッジおよび立ち下がりエッジの位置を遅延する遅延量を記憶しており、読み出し手段は、データの並びに対応するアドレスを与えることにより、遅延量を読み出すようになされている。遅延手段は、記憶手段から読み出された遅延量にしたがって、記録パルスの立ち上がりエッジおよび立ち下がりエッジを遅延し、検出手段は、データの立ち上がりエッジおよび立ち下がりエッジを検出するようになされている。この場合において、読み出し手段は、検出手段によりデータの立ち上がりエッジまたは立ち下がりエッジが検出されたときのみ、アドレスを記憶手段に与え、記憶手段は、データレートに対応する速度よりも遅い速度で動作するようになされている。
【００３７】
請求項４に記載のデータ記録方法においては、記録パルスの立ち上がりエッジおよび立ち下がりエッジの位置を遅延する遅延量を記憶している記憶手段と、データの並びに対応するアドレスを与えられることにより、遅延量を読み出す読み出し手段と、記憶手段から読み出された遅延量にしたがって、記録パルスの立ち上がりエッジおよび立ち下がりエッジを遅延する遅延手段と、データの立ち上がりエッジおよび立ち下がりエッジを検出する検出手段とを備えており、読み出し手段に、検出手段によりデータの立ち上がりエッジまたは立ち下がりエッジが検出されたときのみ、アドレスを記憶手段に与えさせ、記憶手段に、データレートに対応する速度よりも遅い速度で動作させるようになされている。
【００３８】
【発明の実施の形態】
以下に、本発明の実施の形態を説明するが、その前に、特許請求の範囲に記載の発明の各手段と以下の実施の形態との対応関係を明らかにするために、各手段の後の括弧内に、対応する実施の形態（但し、一例）を付加して、本発明の特徴を記述すると、次のようになる。
【００３９】
即ち、請求項１に記載のデータ記録装置は、データに対応する記録パルスにしたがって、記録媒体にマークを形成することにより、データを記録するデータ記録装置であって、記録パルスの立ち上がりエッジおよび立ち下がりエッジの位置を遅延する遅延量を記憶している記憶手段（例えば、図９に示すＲＡＭ１５など）と、データの並びに対応するアドレスを記憶手段に与えることにより、遅延量を読み出す読み出し手段（例えば、図９に示すセレクタおよびコントローラ１０１など）と、記憶手段から読み出された遅延量にしたがって、記録パルスの立ち上がりエッジおよび立ち下がりエッジを遅延する遅延手段（例えば、図９に示すプログラマブルディレイライン１７および１８など）と、データの立ち上がりエッジおよび立ち下がりエッジを検出する検出手段（例えば、図９に示すコントローラ１０１など）とを備え、読み出し手段は、検出手段によりデータの立ち上がりエッジまたは立ち下がりエッジが検出されたときのみ、アドレスを記憶手段に与え、記憶手段は、データレートに対応する速度よりも遅い速度で動作することを特徴とする。
【００４０】
請求項２に記載のデータ記録装置は、記憶手段が、記録パルスの立ち上がりエッジの位置を遅延する遅延量である立ち上がり遅延量を記憶している立ち上がり遅延量記憶手段（例えば、図１１に示すＲＡＭ１５Ｂなど）と、記録パルスの立ち下がりエッジの位置を遅延する遅延量である立ち下がり遅延量を記憶している立ち下がり遅延量記憶手段（例えば、図１１に示すＲＡＭ１５Ａなど）とを有し、読み出し手段が、検出手段によりデータの立ち上がりエッジが検出されたときのみ、アドレスを立ち上がり遅延量記憶手段に与え、検出手段によりデータの立ち下がりエッジが検出されたときのみ、アドレスを立ち下がり遅延量記憶手段に与えることを特徴とする。
【００４１】
請求項４に記載のデータ記録方法は、データに対応する記録パルスにしたがって、記録媒体にマークを形成することにより、データを記録するデータ記録装置のデータ記録方法であって、データ記録装置は、記録パルスの立ち上がりエッジおよび立ち下がりエッジの位置を遅延する遅延量を記憶している記憶手段（例えば、図９に示すＲＡＭ１５など）と、データの並びに対応するアドレスを記憶手段に与えることにより、遅延量を読み出す読み出し手段（例えば、図９に示すセレクタ１３およびコントローラ１０１など）と、記憶手段から読み出された遅延量にしたがって、記録パルスの立ち上がりエッジおよび立ち下がりエッジを遅延する遅延手段（例えば、図９に示すプログラマブルディレイライン１７および１８など）と、データの立ち上がりエッジおよび立ち下がりエッジを検出する検出手段（例えば、図９に示すコントローラ１０１など）とを備え、読み出し手段に、検出手段によりデータの立ち上がりエッジまたは立ち下がりエッジが検出されたときのみ、アドレスを記憶手段に与えさせ、記憶手段に、データレートに対応する速度よりも遅い速度で動作させることを特徴とする。
【００４２】
なお、勿論この記載は、各手段を上記したものに限定することを意味するものではない。
【００４３】
図１は、本発明を適用したディスクドライブの一実施の形態の構成を示している。
【００４４】
ディスク１は、例えば、前述したような相変化ディスクで、スピンドルモータ２によって回転駆動される。スピンドルモータ２は、スピンドルサーボ系を構成しており、ディスク１を、例えば、ＣＡＶ（Constant Angular Velocity）方式やＣＬＶ（Constant Linear Velocity）方式、あるいはＭＣＡＶ（Modified CAV）方式などで回転駆動する。
【００４５】
データの記録時においては、その記録すべきデータを、例えば、前述したように、（１，７）ＲＬＬとＮＲＺＩとを組み合わせた変調方式により変調した変調データが記録回路４に供給される。記録回路４では、その変調データに対応する記録パルスであって、記録補償を施したものが生成され、ピックアップ３に供給される。ピックアップ３は、その内蔵するレーザダイオードなどの発光手段を、記録パルスにしたがって駆動する。これにより、ディスク１に対しては、記録パルスにしたがい、図１６で説明したようなパワーのレーザ光が照射され、記録回路４に入力されたデータに対応するマークとスペースとが形成されることで、例えば、マークエッジ記録方式によりデータが記録される。
【００４６】
一方、データの再生時においては、ピックアップ３において、ディスク１に対して、再生レベルのレーザ光が照射され、その反射光が受光される。さらに、ピックアップ３では、受光された反射光が光電変換され、その結果得られるＲＦ（Radio Frequency）信号が再生回路５に供給される。再生回路５では、ＲＦ信号に所定の処理が施され、変調データが再生されて出力される。この変調データは、図示せぬ復調回路において復調され、元のデータとされる。
【００４７】
次に、図２を参照して、図１の記録回路４における記録補償について説明する。
【００４８】
図２は、図１７と同様の波形図であり、前述したように、式（１）または（２）によって表現される記録方式ＡまたはＢによれば、図２（Ａ）に示すようなクロックの下で、同図（Ｂ）に示すような変調データが与えられた場合、同図（Ｃ）または（Ｄ）に示すような記録パルスＡまたはＢがそれぞれ生成される。
【００４９】
記録回路４は、図２（Ｃ）において点線で示すように、記録方式Ａによる記録パルスＡを構成する始端パルスまたは終端パルスそれぞれの立ち上がりエッジまたは立ち下がりエッジの位置を変化させることにより、それらのパルス幅を変化させ、これにより、記録パルスを、記録すべきデータの並び対応して変化させるようになされている。あるいは、また、記録回路４は、図２（Ｄ）において点線で示すように、記録方式Ｂによる記録パルスＢを構成する始端パルスまたは終端パルスそれぞれの立ち上がりエッジまたは立ち下がりエッジの位置を変化させることにより、それらのパルス幅を変化させ、これにより、記録パルスを、記録すべきデータの並びに対応して変化させるようになされている。
【００５０】
以上のようにして、記録回路４では、記録補償が施されるようになされている。
【００５１】
次に、図３は、図１の記録回路４の基本的な構成例を示している。
【００５２】
マイコン（マイクロコンピュータ）１１は、各種の信号（ＣＳ，ＷＲ，ＯＷ，ＡＢ［７：０］，ＣＬＫ，Ｄ［７：０］など）により、記録回路４を構成する各ブロックを制御するようになされている。ここで、例えば、データＤ［７：０］という表記は、データＤの第０乃至第７ビットを意味する。従って、データＤが８ビットで構成される場合、データＤ［７：０］は、データＤそのものを表す。また、例えば、データＤ［０］という表記は、データＤの第０ビットを意味する。なお、第０ビットは、例えば、ＬＳＢ（最下位ビット）を表すものとする。
【００５３】
即ち、マイコン１１は、ＲＡＭ１５に対して、データＤ［７：０］の読み書きを行う場合、例えば、通常はＬレベルになっているチップセレクト信号ＣＳをＨレベルにするようになされている。また、マイコン１は、ＲＡＭ１５にデータＤを書き込む場合、またはデータＤを読み出す場合、ライト信号ＷＲを、それぞれＨまたはＬレベルにするようになされている。さらに、マイコン１１は、ダイレクトオーバライトを行うかどうか、即ち、変調データの記録を行うかどうかを示すオーバライト信号ＯＷを出力するようになされている。
【００５４】
また、マイコン１１は、ＲＡＭ１５に対してデータを読み書きする場合、そのアドレスを指定するためのアドレス信号ＡＢ［７：０］を出力するようになされている。さらに、マイコン１１は、記録回路４を構成するブロックのうちの必要なものに、クロックＣＬＫを供給するようになされている。また、マイコン１１は、ＲＡＭ１５に書き込むべきデータＤ［７：０］を出力するとともに、ＲＡＭ１５から読み出されたデータＤ［７：０］を受信するようになされている。
【００５５】
なお、本実施の形態においては、例えば、アドレス信号ＡＢ［７：０］およびデータＤ［７：０］は８ビットの信号とされている。
【００５６】
コントローラ１２には、マイコン１１から、チップセレクト信号ＣＳ、ライト信号ＷＲ、またはオーバライト信号ＯＷが、その入力端子ＣＳＩＮ，ＷＲＩＮ、またはＯＷＩＮにそれぞれ供給されるようになされている。さらに、コントローラ１２には、シフタ１４が出力する、１２ビットのデータＡＡ［１１：０］のうちの、第４乃至第７ビットで構成されるデータＡＡ［７：４］が、その入力端子Ｄ［３：０］に供給されるようになされている。
【００５７】
コントローラ１２は、そこに入力されるチップセレクト信号ＣＳ、ライト信号ＷＲ、およびオーバライト信号ＯＷから、その出力端子ＯＥ，ＣＳ、またはＷＲそれぞれから出力すべき信号（以下、適宜、コントローラ１２の出力端子ＯＥから出力される信号をイネーブル信号ＯＥという。また、その出力端子ＣＳ，ＷＲから出力される信号は、コントローラ１２に入力されるチップセレクト信号ＣＳ、ライト信号ＷＲにそれぞれ対応するので、これらの信号も、以下、適宜、それぞれチップセレクト信号ＣＳ、ライト信号ＷＲという）を生成して出力するようになされている。さらに、コントローラ１２は、シフタ１４からのデータＡＡ［７：４］に基づいて、変調データＤＡＴＡの立ち上がりエッジまたは立ち下がりエッジを検出し、そのタイミングで、例えば、１クロックの間だけ、ＬレベルからＨレベルになる立ち上がりエッジ信号ＲＩＳＥまたはＦＡＬＬを、その出力端子ＲＩＳＥまたはＦＡＬＬからそれぞれ出力するようになされている。
【００５８】
セレクタ１３は、例えば、８ビットのセレクタで、そこには、マイコン１１からオーバライト信号ＯＷとアドレス信号ＡＢ［７：０］が、その入力端子Ａ／ＢとＢ［７：０］それぞれに供給されるようになされている。さらに、セレクタ１３には、シフタ１４が出力するデータＡＡ［１１：０］のうちの、第０乃至第３ビットＡＡ［３：０］および第８乃至第１１ビットＡＡ［１１：８］で構成される８ビットのデータ（このデータも、アドレス信号ＡＢ［７：０］と同様に、ＲＡＭ１５の８ビットのアドレスとなるので、以下、適宜、アドレス信号ＡＢ’［７：０］と表記する）が、その入力端子Ａ［７：０］に供給されるようになされている。
【００５９】
セレクタ１３は、オーバライト信号ＯＷがＬまたはＨレベルのとき、アドレス信号ＡＢ［７：０］またはＡＢ’［７：０］をそれぞれ選択し、その出力端子Ｃ［７：０］から、アドレス信号ＡＤＲ［７：０］として出力するようになされている。
【００６０】
シフタ１４は、例えば、１２ビットのシフタで、そこには、変調データＤＡＴＡとクロック（データクロック）ＣＬＫが、入力端子ＤＩＮとＣＬＫそれぞれに供給されるようになされている。シフタ１４は、１２ビットのレジスタを内蔵しており、クロックＣＬＫに同期して、そのレジスタのＬＳＢに、変調データＤＡＴＡを記憶させるとともに、そのレジスタの各ビットを、１つ上位のビットにコピー、即ち、１ビットの左シフトを行うようになされている。シフタ１４が内蔵するレジスタの記憶値、即ち、１２ビット単位のパラレルデータとされた変調データＡＡ［１１：０］は、第０乃至第３ビットＡＡ［３：０］、第４乃至第７ビットＡＡ［７：４］、および第８乃至第１１ビットＡＡ［１１：８］に分割され、上述したように、第０乃至第３ビットＡＡ［３：０］および第８乃至第１１ビットＡＡ［１１：８］はセレクタ１３に供給され、第４乃至第７ビットＡＡ［７：４］はコントローラ１２に供給されるようになされている。
【００６１】
なお、変調データＡＡ［１１：０］のうちの第３ビットＡＡ［３］は、マルチパルス発生器１６にも供給されるようになされている。
【００６２】
ＲＡＭ１５は、例えば、８ビットのアドレス空間を有し、８ビットのデータを記憶するＲＡＭで、そこには、コントローラ１２からチップセレクト信号ＣＳまたはライト信号ＷＲが、その入力端子ＣＳまたはＷＲにそれぞれ供給されるようになされている。さらに、ＲＡＭ１５には、セレクタ１３からアドレス信号ＡＤＲ［７：０］が、その入力端子Ａ［７：０］に供給されるようになされてる。また、ＲＡＭ１５のデータ端子ＤＩＮには、マイコン１１が出力するデータＤ［７：０］が供給されるようになされている。
【００６３】
ＲＡＭ１５は、チップセレクト信号ＣＳがＨレベルで、かつライト信号ＷＲがＨレベルのとき、マイコン１１が出力するデータＤ［７：０］を、アドレス信号ＡＤＲ［７：０］で表されるアドレスに記憶し、また、チップセレクト信号ＣＳがＨレベルで、かつライト信号ＷＲがＬレベルのとき、アドレス信号ＡＤＲ［７：０］で表されるアドレスから、データＤ［７：０］を読み出し、データＤＯ［７：０］として、その出力端子ＤＯＵＴ［７：０］から出力するようになされている。
【００６４】
マルチパルス発生器１６には、シフタ１４から１２ビットの変調データＡＡ［１１：０］のうちの第３ビットＡＡ［３］が、その入力端子ＩＮＤＡＴＡに供給され、また、マイコン１１からクロックＣＬＫが、その入力端子ＣＬＫに供給されるようになされている。
【００６５】
マルチパルス発生器１６は、シフタ１４から順次供給される変調データの第３ビットＡＡ［３］と、マイコン１１から供給されるクロックＣＬＫに基づいて、終端パルスを形成するためのデータＤＡＴＡ１、バーストパルスを形成するためのデータＭＰ、および始端パルスを形成するためのデータＤＡＴＡ２を生成し、それぞれを、その出力端子Ｑ１，ＭＰ，Ｑ２から出力するようになされている。
【００６６】
プログラマブルディレイライン１７または１８は、ＤＦＦ１９または２０から供給される４ビットのデータＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ［３：０］にしたがって、データＤＡＴＡ１またはＤＡＴＡ２をそれぞれ所定量ｙまたはｘだけ遅延し、遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２として、それぞれの出力端子ＯＵＴから出力するようになされている。
【００６７】
ＤＦＦ１９または２０は、ＲＡＭ１５から出力されるデータＤＯ［７：０］のうちの下位４ビットＤＯ［３：０］または上位４ビットＤＯ［７：４］を、コントローラ１２から、その入力端子ＣＬＫに供給される立ち下がりエッジ信号ＦＡＬＬまたは立ち上がりエッジ信号ＲＩＳＥのタイミングでラッチし、データＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ［３：０］として、プログラマブルディレイライン１７または１８にそれぞれ供給するようになされている。
【００６８】
記録信号発生器２１は、プログラマブルディレイライン１７または１８それぞれから供給される遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２、およびマルチパルス発生器１６から供給されるデータＭＰを用いて論理演算を行うことで、図２で説明したような記録パルスを生成し、その出力端子ＲＥＣから出力するようになされている。
【００６９】
ゲート回路２２は、例えば、８ビットの３ステートのゲートで、ＲＡＭ１５から読み出されるデータＤＯ［７：０］を受信し、コントローラ１２が出力するイネーブル信号ＯＥが、ＬまたはＨレベルのうちの、例えばＨレベルである場合のみ、その受信したデータＤＯ［７：０］を、データＤ［７：０］として、マイコン１１に供給するようになされている。
【００７０】
以上のように構成される記録回路４では、マイコン１１において、記録パルスを構成する始端パルスの遅延量ｘおよび終端パルスの遅延量ｙ（後述するように、これらの遅延量により、記録パルスを構成する始端パルスまたは終端パルスの立ち上がりまたは立ち下がりエッジの位置が変化され、これにより、それぞれのパルス幅が変化される）としてのデータＤ［７：０］が、ディスク１に形成されるマークやスペースの長さ、即ち、変調データの並びごとに設定され、ＲＡＭ１５に供給されて記憶される（このような処理が行われるモードを、データ設定モードという）。そして、ダイレクトオーバライト（記録時）においては、そのデータＤ［７：０］に基づいて遅延が行われた記録パルスが生成される（このような処理が行われるモードを、オーバライトモードという）。
【００７１】
即ち、データ設定モードにおいては、マイコン１１は、チップセレクト信号ＣＳおよびライト信号ＷＲの両方をＨレベルにし、オーバライト信号ＯＷをＬレベルにする。
【００７２】
さらに、マイコン１１は、各種の変調データの並びに適した遅延量ｘまたはｙに対応する４ビットのデータＲＩＳＥ＿ＤＡＴＡ［３：０］またはＦＡＬＬ＿ＤＡＴＡ［３：０］をそれぞれ設定し、データＲＩＳＥ＿ＤＡＴＡ［３：０］を上位４ビットとし、データＦＡＬＬ＿ＤＡＴＡ［３：０］を下位４ビットとする８ビットのデータＤ［７：０］を生成する。
【００７３】
即ち、マイコン１１では、例えば、変調データの中の、ある連続する１２ビットに注目した場合に、その上位４ビットと下位４ビットの合計８ビットに基づいて、最適な遅延量としてのデータＤ［７：０］が求められる。
【００７４】
このデータＤ［７：０］は、マイコン１１からＲＡＭ１５に供給される。
【００７５】
なお、データＤ［７：０］は、例えば、あらかじめ実験などを行うことにより求めておき、図示せぬＲＯＭ（Read Only Memory）などに記憶させておくようにするのが好ましい。この場合、マイコン１１には、データ設定モード時に、そのＲＯＭから、データＤ［７：０］を読み出させるようにすれば良い。
【００７６】
マイコン１１は、上述したように、変調データの中の、ある連続する１２ビットに注目した場合に、その上位４ビットと下位４ビットの合計８ビットで構成されるデータＡＤ１に基づいて、最適な遅延量としてのデータＤ［７：０］を得ると、その８ビットのデータＡＤ１を、アドレス信号ＡＢ［７：０］として、セレクタ１３に出力する。
【００７７】
上述したように、いまの場合、オーバライト信号ＯＷは、Ｌレベルであるから、セレクタ１３においては、入力端子Ｂ［７：０］に入力される、マイコン１１からのアドレス信号ＡＢ［７：０］が選択され、アドレス信号ＡＤＲ［７：０］として、ＲＡＭ１５に供給される。
【００７８】
一方、コントローラ１２は、Ｈレベルのチップセレクト信号ＣＳおよびライト信号ＷＲと、Ｌレベルのオーバライト信号ＯＷを受信すると、Ｈレベルのチップセレクト信号ＣＳおよびライト信号ＷＲを、ＲＡＭ１５に出力する。
【００７９】
従って、ＲＡＭ１５においては、アドレス信号ＡＤＲ［７：０］が示すアドレスに、データＤ［７：０］が記憶される。
【００８０】
以下、同様にして、ＲＡＭ１５には、ディスク１に形成されるマークおよびスペースの長さ、即ち、記録される変調データに適したものに対応する各値のデータＤ［７：０］が記憶される。
【００８１】
なお、ＲＡＭ１５に記憶されたデータＤ［７：０］が正しいかどうかを確認するためなどに、あるアドレスＡＤＲ［７：０］におけるデータＤ［７：０］をＲＡＭ１５から読み出す場合には、マイコン１１は、チップセレクト信号ＣＳをＨレベルにし、ライト信号ＷＲおよびオーバライト信号ＯＷをＬレベルにする。さらに、マイコン１１は、アドレスＡＢ［７：０］をセレクタ１３に出力する。この場合、コントローラ１２は、Ｈレベルのチップセレクト信号ＣＳと、Ｌレベルのライト信号ＷＲを、ＲＡＭ１５に出力するとともに、Ｈレベルのイネーブル信号ＯＥを、ゲート回路２２に出力する。また、セレクタ１３は、マイコン１１からのアドレスＡＢ［７：０］を選択し、アドレス信号ＡＤＲ［７：０］としてＲＡＭ１５に出力する。
【００８２】
ＲＡＭ１５は、Ｈレベルのチップセレクト信号ＣＳ、Ｌレベルのライト信号ＷＲ、およびアドレス信号ＡＤＲ［７：０］を受信すると、上述したように、アドレス信号ＡＤＲ［７：０］に対応するアドレスから、データＤ［７：０］を読み出し、データＤＯ［７：０］として、ゲート回路２２に出力する。ゲート回路２２は、上述したように、Ｈレベルのイネーブル信号ＯＥを受信すると、ＲＡＭ１５からのデータをマイコン１１に出力するから、これにより、ＲＡＭ１５から読み出されたデータＤＯ［７：０］は、マイコン１１に供給される。
【００８３】
次に、オーバライトモード時においては、マイコン１１は、チップセレクト信号ＣＳおよびオーバライト信号ＯＷをＨレベルにし、ライト信号ＷＲをＬレベルにする。
【００８４】
また、この場合、シフタ１４には、クロックＣＬＫに同期した変調データＤＡＴＡが供給される。シフタ１４は、クロックＣＬＫのタイミングで、そこに供給される変調データＤＡＴＡを、その内蔵する１２ビットのレジスタのＬＳＢに記憶するとともに、そのレジスタの記憶値をシフトし、その結果得られる１２ビット単位の変調データＡＡ［１１：０］を出力する。この１２ビットの変調データＡＡ［１１：０］のうち、第０乃至第３ビットＡＡ［３：０］および第８乃至第１１ビットＡＡ［１１：８］はセレクタ１３に、第３ビットＡＡ［３］はマルチパルス発生器１６に、第４乃至第７ビットＡＡ［７：４］はコントローラ１２に、それぞれ供給される。
【００８５】
シフタ１４が出力する変調データＡＡ［３：０］およびＡＡ［１１：８］は、８ビットのデータとしてまとめられ、これにより、例えば、変調データＡＡ［３：０］、ＡＡ［１１：８］の順で並べた８ビットのデータ（アドレス信号）ＡＢ’［７：０］が構成され、セレクタ１３の入力端子Ａ［７：０］に供給される。
【００８６】
いまの場合、オーバライト信号ＯＷはＨレベルであるから、セレクタ１３では、その入力端子Ａ［７：０］に供給されるアドレス信号ＡＢ’［７：０］が選択され、アドレス信号ＡＤＲ［７：０］として、ＲＡＭ１５に供給される。
【００８７】
一方、コントローラ１２は、Ｈレベルのチップセレクト信号ＣＳと、Ｌレベルのライト信号ＷＲを受信すると、それらと同様のチップセレクト信号ＣＳおよびライト信号ＷＲを、ＲＡＭ１５に出力する。
【００８８】
従って、この場合、ＲＡＭ１５においては、アドレス信号ＡＤＲ［７：０］に対応するアドレスから、データＤ［７：０］が読み出され、データＤＯ［７：０］として出力される。即ち、この場合、記録しようとする変調データの並びに対応するデータＤＯ［７：０］が、ＲＡＭ１５から出力される。このデータＤＯ［７：０］のうち、上位４ビットＤＯ［７：４］はＤＦＦ２０に供給され、下位４ビットＤＯ［３：０］はＤＦＦ１９に供給される。
【００８９】
また、コントローラ１２は、変調データＡＡ［７：４］を受信すると、その変調データＡＡ［７：４］に基づいて、変調データの立ち上がりエッジおよび立ち下がりエッジを検出する。即ち、本実施の形態では、変調データは、上述したように、（１，７）ＲＬＬとＮＲＺＩとの組合せにより得られたものであるから、孤立した反転が存在しない。このため、変調データの中に立ち上がりエッジがあると、シフタ１４において変調データがシフトされていく過程の中で、ＡＡ［７］＝０，ＡＡ［６］＝０，ＡＡ［５］＝１，ＡＡ［４］＝１となる場合が必ず生じる。また、変調データの中に立ち下がりエッジがあると、シフタ１４において変調データがシフトされていく過程の中で、ＡＡ［７］＝１，ＡＡ［６］＝１，ＡＡ［５］＝０，ＡＡ［４］＝０となる場合が必ず生じる。
【００９０】
そこで、コントローラ１２は、ＡＡ［７］＝０，ＡＡ［６］＝０，ＡＡ［５］＝１，ＡＡ［４］＝１を検出すると、立ち上がりエッジを検出したとして、立ち上がりエッジ信号ＲＩＳＥを出力する。また、コントローラ１２は、ＡＡ［７］＝１，ＡＡ［６］＝１，ＡＡ［５］＝０，ＡＡ［４］＝０を検出すると、立ち下がりエッジを検出したとして、立ち下がりエッジ信号ＦＡＬＬを出力する。
【００９１】
なお、変調データの最小反転幅が２でない場合には、それに対応して、コントローラ１２における立ち上がりエッジおよび立ち下がりエッジの検出方法を変更する必要がある。
【００９２】
立ち下がりエッジ信号ＦＡＬＬまたは立ち上がりエッジ信号ＲＩＳＥは、ＤＦＦ１９または２０にそれぞれ出力される。ＤＦＦ１９または２０は、立ち下がりエッジ信号ＦＡＬＬまたは立ち上がりエッジ信号ＲＩＳＥのタイミングで、ＲＡＭ１５からのデータＤＯ［３：０］またはＤＯ［７：４］をラッチし、データＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ［３：０］として、プログラマブルディレイライン１７または１８にそれぞれ出力する。
【００９３】
一方、マルチパス発生器１６は、シフタ１４から供給されるデータＡＡ［３］を変調データとして順次受信し、その変調データから、データＤＡＴＡ１，ＤＡＴＡ２，ＭＰを生成して、それぞれを、プログラマブルディレイライン１７，１８、記録信号発生器２１に出力する。プログラマブルディレイライン１７または１８では、ＤＦＦ１９または２０から供給される４ビットのデータＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ［３：０］にしたがって、データＤＡＴＡ１またはＤＡＴＡ２がそれぞれ所定量ｙまたはｘだけ遅延され、遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２として、記録信号発生器２１に供給される。記録信号発生器２１では、プログラマブルディレイライン１７または１８それぞれからの遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２、およびマルチパルス発生器１６からのデータＭＰに基づいて、記録パルスが生成されて出力される。
【００９４】
ここで、実際の回路では、シフタ１４やＲＡＭ１５などの仕様（動作速度）によって、プログラマブルディレイライン１７または１８に対して、変調データ（ここでは、ＡＡ［３］）の立ち下がりエッジまたは立ち上がりエッジに対応するデータＤＡＴＡ１またはＤＡＴＡ２が入力されるタイミングと、データＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ［３：０］が入力されるタイミングとの間にずれが生じる場合がある。このような場合には、例えば、変調データＡＡ［３］が入力されるマルチパルス発生回路１６の入力端子ＩＮＤＡＴＡの前段に、遅延回路などを設けるなどして、上述のタイミングどうしを一致させるようにする必要がある。なお、これは、その他、例えば、シフタ１４からマルチパルス発生器１６に供給する変調データを、ＡＡ［３］ではなく、ＡＡ［２］やＡＡ［４］にすることなどによっても可能である。
【００９５】
次に、図４は、図３のコントローラ１２の構成例を示している。
【００９６】
ＡＮＤゲート３１には、変調データＡＡ［４］およびＡＡ［５］が入力されるようになされており、そこでは、両者のＡＮＤ（論理積）が演算され、ＡＮＤゲート３３の一方の入力端子に入力される。また、ＡＮＤゲート３３の他方の入力端子には、ＮＯＲゲート３５の出力が入力されるようになされており、ＡＮＤゲート３３では、ＡＮＤゲート３１とＮＯＲゲート３５との出力のＡＮＤが演算され、その演算結果が、立ち下がりエッジ信号ＦＡＬＬとして出力される。ＮＯＲゲート３５には、変調データＡＡ［６］およびＡＡ［７］が入力されるようになされており、そこでは、両者のＮＯＲ（論理和の否定）が演算される。
【００９７】
従って、ＡＡ［７］＝１，ＡＡ［６］＝１，ＡＡ［５］＝０，ＡＡ［４］＝０のときのみ、ＡＮＤゲート３３からは、Ｈレベル（１）の立ち下がりエッジ信号（以下、単に、エッジ信号ともいう）ＦＡＬＬが出力される。
【００９８】
また、ＡＮＤゲート３２には、変調データＡＡ［６］およびＡＡ［７］が入力されるようになされており、そこでは、両者のＡＮＤが演算され、ＡＮＤゲート３４の一方の入力端子に入力される。また、ＡＮＤゲート３４の他方の入力端子には、ＮＯＲゲート３６の出力が入力されるようになされており、ＡＮＤゲート３４では、ＡＮＤゲート３２とＮＯＲゲート３６との出力のＡＮＤが演算され、その演算結果が、立ち上がりエッジ信号ＲＩＳＥとして出力される。ＮＯＲゲート３６には、変調データＡＡ［４］およびＡＡ［５］が入力されるようになされており、そこでは、両者のＮＯＲが演算される。
【００９９】
従って、ＡＡ［７］＝０，ＡＡ［６］＝０，ＡＡ［５］＝１，ＡＡ［４］＝１のときのみ、ＡＮＤゲート３４からは、Ｈレベル（１）の立ち上がりエッジ信号（以下、単に、エッジ信号ともいう）ＲＩＳＥが出力される。
【０１００】
一方、マイコン１１からのチップセレクト信号ＣＳは、ＯＲゲート３８の一方の入力端子およびＡＮＤゲート３９の一方の入力端子に、オーバライト信号ＯＷは、ＯＲゲート３８の他方の入力端子およびインバータ３７に、ライト信号ＷＲは、ＡＮＤゲート４０の一方の入力端子に、それぞれ入力されるようになされている。
【０１０１】
ＯＲゲート３８では、チップセレクト信号ＣＳとオーバライト信号ＯＷとのＯＲ（論理和）が演算され、その演算結果が、チップセレクト信号ＣＳとして出力される。従って、コントローラ１２が出力するチップセレクト信号ＣＳは、マイコン１１が出力するチップセレクト信号ＣＳまたはオーバライト信号ＯＷのうちのいずれか一方がＨレベルのときＨレベルとなり、その両方がＬレベルのときＬレベルとなる。
【０１０２】
また、インバータ３７では、オーバライト信号ＯＷが反転され、ＡＮＤゲート３９の他方の入力端子と、ＡＮＤゲート４０の他方の入力端子に供給される。ＡＮＤゲート３９では、チップセレクト信号ＣＳと、インバータ３７の出力とのＡＮＤが演算され、その演算結果が、イネーブル信号ＯＥとして出力される。従って、イネーブル信号ＯＥは、マイコン１１が出力するチップセレクト信号がＨレベルで、オーバライト信号ＯＷがＬレベルのときにのみＨレベルとなり、それ以外のときはＬレベルとなる。
【０１０３】
ＡＮＤゲート４０では、インバータ３７の出力と、ライト信号ＷＲとのＡＮＤが演算され、その演算結果が、ライト信号ＷＲとして出力される。従って、コントローラ１２が出力するライト信号ＷＲは、マイコン１１が出力するオーバライト信号ＯＷがＬレベルで、ライト信号ＷＲがＨレベルのときのみＨレベルとなり、それ以外のときはＬレベルとなる。
【０１０４】
図５は、図３のマルチパルス発生器１６の構成例を示している。
【０１０５】
変調データＡＡ［３］であるデータＤＡＴＡは、ＤＦＦ５１に供給され、そこで、クロックＣＬＫのタイミング（クロックＣＬＫの、例えば、立ち上がりエッジのタイミングなど）でラッチされて、ＤＦＦ５２および５３に供給される。また、ＤＦＦ５１は、ラッチしたデータＤＡＴＡの反転出力（／Ｑ）を、ＡＮＤゲート５７の一方の入力端子に供給する。
【０１０６】
ＤＦＦ５３は、インバータ５５の出力のタイミング（インバータ５５の出力の、例えば、立ち上がりエッジのタイミングなど）で、ＤＦＦ５１の出力をラッチするようになされており、また、インバータ５５には、クロックＣＬＫが供給されるようになされている。従って、ＤＦＦ５３では、後述するＤＦＦ５２がラッチしたデータより半クロックだけ時間的に先行するデータがラッチされる。この半クロックだけ進んだデータは、データＤＡＴＡ１として出力される。
【０１０７】
一方、ＤＦＦ５２では、ＤＦＦ５１の出力が、クロックＣＬＫのタイミングでラッチされ、データＤＡＴＡ２として出力されるとともに、ＤＦＦ５４、ＡＮＤゲート５６の一方の入力端子、およびＡＮＤゲート５７の他方の入力端子に供給される。ＤＦＦ５４でも、ＤＦＦ５２の出力が、クロックＣＬＫのタイミングでラッチされ、その反転出力が、ＡＮＤゲート５６の他方の入力端子に供給される。
【０１０８】
ＡＮＤゲート５６では、ＤＦＦ５２の出力と、ＤＦＦ５４の反転出力とのＡＮＤが演算され、ＯＲゲート５８に供給される。また、ＡＮＤゲート５７では、ＤＦＦ５１の反転出力と、ＤＦＦ５２の出力とのＡＮＤが演算され、これも、ＯＲゲート５８に供給される。
【０１０９】
ＯＲゲート５８には、ＡＮＤゲート５６および５７の出力の他、クロックＣＬＫが供給されており、そこでは、これらのＯＲが演算され、その演算結果が、データＭＰとして出力される。
【０１１０】
図６は、図３の記録信号発生器２１の構成例を示している。
【０１１１】
プログラマブルディレイライン１７または１８それぞれからのデータＤＤＡＴＡ１またはＤＤＡＴＡ２は、いずれも、ＡＮＤゲート６１に入力されるようになされており、ＡＮＤゲート６１では、データＤＤＡＴＡ１とＤＤＡＴＡ２とのＡＮＤが演算されて、ＡＮＤゲート６２の一方の入力端子に供給される。ＡＮＤゲート６２の他方の入力端子には、データＭＰが入力されるようになされており、ＡＮＤゲート６２では、ＡＮＤゲート６１の出力と、データＭＰとのＡＮＤが演算され、その演算結果が、記録パルスとして出力される。
【０１１２】
次に、図７および図８を参照して、図３のマルチパルス発生器１６、プログラマブルディレイライン１７，１８、および記録信号発生器２１の部分の処理について、さらに説明する。
【０１１３】
なお、図７は、図５に示したマルチパルス発生器１６、および図６に示した記録信号発生器２１に、プログラマブルディレイライン１７と１８を加えて図示したものであり、図８は、その各部の信号の波形を示している。
【０１１４】
マイコン１１（図３）からのクロックＣＬＫ（図８（Ａ））は、ＤＦＦ５１，５２，５４、インバータ５５、ＯＲゲート５８に供給されている。また、変調データＡＡ［３］は、ＤＦＦ５１に供給されており、このＤＦＦ５１、さらには、ＤＦＦ５２，５４において、クロックＣＬＫの立ち上がりエッジのタイミングで、順次ラッチされる。
【０１１５】
ここで、ｋを時間に対応する変数とし、ＤＦＦ５２のラッチ出力（Ｑ）をＤＡＴＡ［ｋ］と表すことにする。この場合、ＤＦＦ５１に供給される変調データＡＡ［３］はデータＤＡＴＡ［ｋ＋２］と、ＤＦＦ５１のラッチ出力はデータＤＡＴＡ［ｋ＋１］と、ＤＦＦ５４のラッチ出力はデータＤＡＴＡ［ｋ−１］と、それぞれ表すことができる。
【０１１６】
一方、インバータ５５では、クロックＣＬＫが反転され、ＤＦＦ５３（ＤＦＦ５３のクロック端子）に供給される。ＤＦＦ５３の入力端子（Ｄ）には、ＤＦＦ５１のラッチ出力であるデータＤＡＴＡ［ｋ＋１］が供給されており、ＤＦＦ５３では、データＤＡＴＡ［ｋ＋１］が、反転されたクロックＣＬＫの立ち上がりエッジのタイミングでラッチされる。
【０１１７】
この結果、データＤＡＴＡ［ｋ］が、例えば、図８（Ｂ）に示すようなものであったとすると、ＤＦＦ５３のラッチ出力としては、図８（Ｄ）に示すような、このデータＤＡＴＡ［ｋ］より半クロックだけ進んだデータＤＡＴＡ［ｋ＋１／２］が得られる。
【０１１８】
ＤＦＦ５２または５３のラッチ出力であるデータＤＡＴＡ［ｋ］またはＤＡＴＡ［ｋ＋１／２］は、プログラマブルディレイライン１８または１７に供給され、そこで、それぞれ微小量ｘまたはｙだけ遅延され、これにより、データＤＡＴＡ［ｋ］（図８（Ｂ））またはＤＡＴＡ［ｋ＋１／２］（図８（Ｄ））は、それぞれ、図８（Ｃ）または（Ｅ）に示すような遅延データＤＤＡＴＡ［ｋ］（図３におけるＤＤＡＴＡ２）またはＤＤＡＴＡ［ｋ＋１／２］（図３におけるＤＡＴＡ１）とされる。そして、遅延データＤＤＡＴＡ［ｋ］およびＤＤＡＴＡ［ｋ＋１／２］は、いずれもＡＮＤゲート６１に供給される。
【０１１９】
ＡＮＤゲート６１では、遅延データＤＤＡＴＡ［ｋ］（図８（Ｃ））およびＤＤＡＴＡ［ｋ＋１／２］（図８（Ｅ））のＡＮＤが演算され、これにより、図８（Ｆ）に示すようなゲート信号ＧＡＴＥが生成される。このゲート信号ＧＡＴＥは、ＡＮＤゲート６２に供給される。
【０１２０】
ここで、ｎＭ（ｎＴの幅のＨレベル）のデータＤＡＴＡ［ｋ］に対しては、幅が（ｎ−ｘ＋ｙ）Ｔのゲート信号ＧＡＴＥが生成される。
【０１２１】
一方、ＤＦＦ５４では、ＤＦＦ５２からのデータＤＡＴＡ［ｋ］がラッチされることにより、それより１クロック遅れたデータＤＡＴＡ［ｋ−１］とされ、その反転出力！ＤＡＴＡ［ｋ−１］（！は反転を表す）が、ＡＮＤゲート５６の一方の入力端子に供給される。ＡＮＤゲート５６の他方の入力端子には、ＤＦＦ５２のラッチ出力であるデータＤＡＴＡ［ｋ］が供給されており、ＡＮＤゲート５６では、データ！ＤＡＴＡ［ｋ−１］とＤＡＴＡ［ｋ］とのＡＮＤが演算されることにより、図８（Ｇ）に示すように、データＤＡＴＡ［ｋ］の始端をその始端とする、１クロック分のパルス幅を有する始端パルスＴＯＰ（この始端パルスＴＯＰは、データＤＡＴＡ［ｋ］の立ち上がりエッジ部分での微分値に相当する）が生成され、ＯＲゲート５８に供給される。
【０１２２】
また、ＡＮＤゲート５７には、ＤＦＦ５１から、データＤＡＴＡ［ｋ＋１］を反転した！ＤＡＴＡ［ｋ＋１］データと、ＤＦＦ５２から、データＤＡＴＡ［ｋ］とが供給されており、そこでは、データ！ＤＡＴＡ［ｋ＋１］とＤＡＴＡ［ｋ］とのＡＮＤが演算される。この結果、ＡＮＤゲート５７では、図８（Ｈ）に示すように、データＤＡＴＡ［ｋ］の終端をその終端とする、１クロック分のパルス幅を有する終端パルスＥＮＤ（この終端パルスＥＮＤは、データＤＡＴＡ［ｋ］の立ち下がりエッジ部分での微分値に相当する）が生成され、ＯＲゲート５８に供給される。
【０１２３】
ＯＲゲート５８では、そこに供給されるクロックＣＬＫ（バーストパルス）（図８（Ａ））、始端パルスＴＯＰ（図８（Ｇ））、および終端パルスＥＮＤ（図８（Ｈ））のＯＲが演算され、これにより、図８（Ｉ）に示すようなデータ（マルチパルス）ＭＰが生成される。このデータＭＰは、ＡＮＤゲート６２に供給される。
【０１２４】
ＡＮＤゲート６２では、ゲート信号ＧＡＴＥ（図８（Ｆ））とデータＭＰ（図８（Ｉ））とのＡＮＤが演算され、これにより、図８（Ｊ）に示すように、長さがｎＴのマークに対応する記録パルスとして、式ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓで表現される信号ＲＥＣが生成される。
【０１２５】
従って、例えば、ｘ＝ｙ＝０のとき、記録パルスは、式１．５Ｍ＋（ｎ−２）（０．５Ｓ＋０．５Ｍ）＋０．５Ｓで表現されることになり、これは、前述した記録方式Ａにおける場合と同一のものとなる。
【０１２６】
また、例えば、ｘ＝ｙ＝０．５のとき、記録パルスは、式１．０Ｍ＋（ｎ−２）（０．５Ｓ＋０．５Ｍ）＋０．５Ｍ＋０．５Ｓで表現されることになり、これは、前述した記録方式Ｂにおける場合と同一のものとなる。
【０１２７】
以上から、遅延量ｘおよびｙを、ｘ＝ｙとして、０．０乃至０．５の範囲で変化させることで、変調データの並びににしたがって、いわば、記録パルスＡ（図２（Ｃ））とＢ（図２（Ｄ））との間を連続的に変化させることのできる記録方式（記録補償方式）、即ち、例えば、記録パルスＡを基準に考えれば、図２（Ｃ）に点線で示すように、記録パルスＡの始端の立ち上がりエッジおよび終端の立ち下がりエッジの位置を遅延する記録方式を実現することができる。従って、変調データの並び対応した記録補償、即ち、特に、短いマークおよびスペースに対応するデータに対して、熱干渉などに起因するエッジの位置ずれについての記録補償を行うことができる。
【０１２８】
なお、遅延量ｘおよびｙを、上述したように、０．０乃至０．５の範囲で変化させるようにした場合、始端パルスおよび終端パルスのパルス幅は、１．０Ｔ乃至１．５Ｔの範囲で変化するが、遅延量ｘおよびｙを、その他、例えば、０．０乃至１．０の範囲で変化させるようにした場合には、始端パルスおよび終端パルスのパルス幅は、０．５Ｔ乃至１．５Ｔの範囲で変化することとなる。
【０１２９】
ここで、以上のようにして得られる記録パルスは、始端パルスおよび終端パルスのエッジの位置の他、そのパルス幅も変化する点で、そのエッジの位置のみが変化し、パルス幅は一定のままである、前述した図１８の記録補償回路から得られる記録パルスとは、根本的に異なる。
【０１３０】
即ち、前述の図１８における記録パルスは、その始端パルスおよび終端パルスが、パルス幅が一定のまま前後にシフトするだけである。これに対して、記録回路４から得られる記録パルスは、始端パルスの立ち上がりエッジと、終端パルスの立ち下がりエッジの位置とが変化し、これに伴い、それぞれのパルス幅も変化する。その結果、記録回路４の規模は、従来における場合とほとんど同一であるにもかかわらず、その可変範囲および自由度の大きな記録補償が可能となる。
【０１３１】
具体的には、例えば記録パルスＡまたはＢは、それぞれ低線速度または高線速度での記録に適していることが知られている。従って、遅延量ｘおよびｙを、変調データだけでなく、線速度にも対応して設定することにより、線速度が一定でない場合にも、適切な記録補償を施すことが可能となる。
【０１３２】
ところで、図３に示した構成の記録回路４では、オーバーライトモード時には、ＲＡＭ１５に対して、変調データのデータレートに対応する周期（クロックＣＬＫの周期）で、アドレス信号ＡＤＲ［７：０］が与えられるため、ＲＡＭ１５としては、そのデータレート（クロックＣＬＫの周波数）以上の速度で動作するものが必要となり、これでは、前述したように、装置が大型化、高コスト化する。
【０１３３】
そこで、記録回路４は、例えば、図９に示すように構成することができる。なお、図中、図３における場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。即ち、この記録回路４は、コントローラ１２に代えて、コントローラ１０１が設けられている他は、図３における場合と基本的に同様に構成されている。
【０１３４】
但し、マルチパルス発生器１６には、データＩＮＤＡＴＡとして、変調データＡＡ［３］ではなく、ＡＡ［４］が入力されるようになされている。また、セレクタ１３の入力端子Ａ［７：０］には、シフタ１４の出力ではなく、コントローラ１０１が出力するアドレス信号ＡＤ［７：０］が供給されるようになされている。
【０１３５】
コントローラ１０１には、図３のコントローラ１２における場合と同様に、チップセレクト信号ＣＳ、ライト信号ＷＲ、およびオーバライト信号ＯＷが供給される他、シフタ１４が出力する変調データＡＡ［１１：０］、またはマイコン１１が出力するクロックＣＬＫが、その入力端子ＡＡ［１１：０］またはＣＬＫそれぞれに供給されるようになされている。そして、コントローラ１０１は、図３のコントローラ１２と場合と同様に、エッジ信号ＦＡＬＬ，ＲＩＳＥ、イネーブル信号ＯＥ、チップセレクト信号ＣＳ、およびライト信号ＷＲを出力する他、アドレス信号ＡＤ［７：０］を出力するようになされている。なお、このアドレス信号ＡＤ［７：０］は、上述したように、セレクタ１３に供給されるようになされている。
【０１３６】
図１０は、図９のコントローラ１０１の構成例を示している。なお、図中、図４における場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。即ち、コントローラ１０１は、ＤＦＦ１１１，１１２，ＯＲゲート１１５、およびＤＦＦ１１６が新たに設けられている他は、図４に示したコントローラ１２と同様に構成されている。
【０１３７】
ＤＦＦ１１１または１１２は、クロックＣＬＫの、例えば立ち上がりエッジのタイミングで、ＡＮＤゲート３３または３４の出力をそれぞれラッチして出力する。従って、この場合、エッジ信号ＦＡＬＬおよびＲＩＳＥは、図４における場合よりも１クロックだけ遅れて出力される。このため、図９においては、マルチパルス発生器１６に入力される変調データが、ＡＡ［３］ではなく、ＡＡ［４］になっている。
【０１３８】
一方、ＯＲゲート１１５は、ＡＮＤゲート３３と３４の出力のＯＲを演算する。従って、ＯＲゲート１１５の出力は、変調データの立ち上がりエッジまたは立ち下がりエッジのうちのいずれかが検出された場合のみＨレベルとなり、それ以外の場合はＬレベルとなる。このＯＲゲート１１５の出力は、ＤＦＦ１１６のクロック端子（ＣＬＫ）に供給される。
【０１３９】
ＤＦＦ１１６は、８ビットのＤＦＦで、その入力端子Ｄ［７：０］には、シフタ１４からの変調データＡＡ［１１：０］のうちの第０乃至第３ビットＡＡ［３：０］および第８乃至第１１ビットＡＡ［１１：８］が供給される。ＤＦＦ１１６は、この変調データ第０乃至第３ビットＡＡ［３：０］および第８乃至第１１ビットＡＡ［１１：８］を、ＯＲゲート１１５の出力の、例えば立ち上がりエッジのタイミングでラッチし、８ビットのアドレス信号ＡＤ［７：０］として出力する。
【０１４０】
このアドレス信号ＡＤ［７：０］は、セレクタ１３に供給され、よって、オーバライト信号ＯＷがＨレベルの場合、即ち、装置のモードがオーバライトモードであれば、ＲＡＭ１５にアドレスとして供給される。
【０１４１】
従って、オーバライトモード時において、ＲＡＭ１５にアドレス信号ＡＤ［７：０］が供給されるのは、ＯＲゲート１１５の出力がＨレベルの場合、即ち、変調データの立ち上がりエッジまたは立ち下がりエッジのうちのいずれかが検出された場合だけとなる。また、変調データは、上述したように、（１，７）ＲＬＬとＮＲＺＩとを組み合わせて変調されたものだから、立ち上がりエッジまたは立ち下がりエッジが生じた後、少なくともクロックＣＬＫの周期の２倍の時間が経過しなければ、次の立ち下がりエッジまたは立ち上がりエッジは生じない。
【０１４２】
以上から、ＲＡＭ１５は、遅くとも、クロックＣＬＫの周期の２倍（データレートの１／２）の速度で動作するものであれば良いことになる。
【０１４３】
なお、図１０のコントローラ１０１において、ＤＦＦ１１１および１１２は必ずしも必要ではない。しかしながら、その前段のＡＮＤゲート３１乃至３４，ＮＯＲゲート３５、および３６における演算時間は不安定なため、エッジ信号ＦＡＬＬまたはＲＩＳＥにしたがって、プログラマブルディレイライン１７または１８に、データＦＡＬＬ＿ＤＡＴＡまたはＲＩＳＥ＿ＤＡＴＡが供給されるタイミングそれぞれと、同じくプログラマブルディレイライン１７または１８に、遅延すべきデータＤＡＴＡ１またはＤＡＴＡ２が供給されるタイミングそれぞれとを一致させるようにするには、ＤＦＦ１１１および１１２を設けるのが望ましい。
【０１４４】
また、図１０では、エッジ信号ＦＡＬＬまたはエッジ信号ＲＩＳＥをラッチするためのＤＦＦとして、ＤＦＦ１１１または１１２だけをそれぞれ設けたが、立ち下がりエッジまたは立ち上がりエッジは、上述したように、少なくともクロックＣＬＫの周期の２倍の時間間隔でしか生じないことから、ＤＦＦ１１１または１１２の後段それぞれには、もう１つＤＦＦを設けることが可能である。但し、この場合、マルチパルス発生器１６に入力する変調データは、ＡＡ［４］より、さらに１クロック分だけ遅れたＡＡ［５］にする必要がある。
【０１４５】
次に、図１１は、図１の記録回路４の、さらに他の構成例を示している。なお、図中、図３または図９における場合と対応する部分については、同一の符号を付してある。即ち、この記録回路４は、セレクタ１３に代えてセレクタ１３Ａおよび１３ｂが、コントローラ１０１に代えてコントローラ１０１Ａ乃至１０１Ｃが、ＲＡＭ１５に代えてＲＡＭ１５Ａおよび１５Ｂが、ゲート回路２２に代えてゲート回路２２Ａおよび２２Ｂが、それぞれ設けられている他は、図９における場合と基本的に同様に構成されている。
【０１４６】
なお、図１１においては、マイコン１１の図示は省略してある。
【０１４７】
コントローラ１０１Ａには、マイコン１１から、チップセレクト信号ＣＳ、ライト信号ＷＲ、またはオーバライト信号ＯＷが、その入力端子ＣＳＩＮ，ＷＲＩＮ、またはＯＷＩＮにそれぞれ供給されるようになされている。コントローラ１０１Ａは、図３のコントローラ１２における場合と同様にして、イネーブル信号ＯＥ、チップセレクト信号ＣＳ、およびライト信号ＷＲを生成して出力するようになされている。コントローラ１０１Ａが出力するチップセレクト信号ＣＳとライト信号ＷＲは、ＲＡＭ１５Ａおよび１５Ｂに、イネーブル信号ＯＥは、ゲート回路２２Ａおよび２２Ｂに、それぞれ供給されるようになされている。
【０１４８】
コントローラ１０１Ｂおよび１０１Ｃには、シフタ１４が出力する変調データＡＡ［１１：０］、またはマイコン１１が出力するクロックＣＬＫが、その入力端子ＡＡ［１１：０］またはＣＬＫそれぞれに供給されるようになされている。コントローラ１０１Ｂまたは１０１Ｃは、変調データＡＡ［１１：０］に基づいて、その立ち下がりエッジまたは立ち上がりエッジを検出し、立ち下がりエッジ信号ＦＡＬＬまたは立ち上がりエッジ信号ＲＩＳＥを、その出力端子ＦＡＬＬまたはＲＩＳＥからそれぞれ出力するようになされている。さらに、コントローラ１０１Ｂまたは１０１Ｃは、アドレス信号ＡＦ［７：０］またはＡＲ［７：０］をそれぞれ出力するようになされている。
【０１４９】
セレクタ１３Ａおよび１３Ｂは、セレクタ１３と同様に、例えば、８ビットのセレクタで、そこには、マイコン１１からオーバライト信号ＯＷとアドレス信号ＡＢ［７：０］が、その入力端子Ａ／ＢとＢ［７：０］にそれぞれ供給されるようになされている。さらに、セレクタ１３Ａまたは１３Ｂには、コントローラ１０１Ｂまたは１０１Ｃが出力するアドレス信号ＡＦ［７：０］またはＡＲ［７：０］が、それぞれの入力端子Ａ［７：０］に供給されるようになされている。
【０１５０】
セレクタ１３Ａは、オーバライト信号ＯＷがＬまたはＨレベルのとき、アドレス信号ＡＦ［７：０］またはＡＢ’［７：０］をそれぞれ選択し、その出力端子Ｃ［７：０］から、アドレス信号ＡＤＲ［７：０］として出力するようになされている。セレクタ１３Ｂも同様に、オーバライト信号ＯＷがＬまたはＨレベルのとき、アドレス信号ＡＲ［７：０］またはＡＢ’［７：０］をそれぞれ選択し、その出力端子Ｃ［７：０］から、アドレス信号ＡＤＲ［７：０］として出力するようになされている。
【０１５１】
ＲＡＭ１５Ａおよび１５Ｂは、例えば、８ビットのアドレス空間を有し、４ビットのデータを記憶するＲＡＭで、そこには、コントローラ１０１Ａからチップセレクト信号ＣＳまたはライト信号ＷＲが、その入力端子ＣＳまたはＷＲにそれぞれ供給されるようになされている。さらに、ＲＡＭ１５Ａまたは１５Ｂには、セレクタ１３Ａまたは１３Ｂからアドレス信号ＡＤＲ［７：０］が、その入力端子Ａ［７：０］にそれぞれ供給されるようになされてる。また、ＲＡＭ１５Ａまたは１５Ｂのデータ端子ＤＩＮには、マイコン１１が出力するデータＤ［７：０］のうちの下位４ビットＤ［３：０］または上位４ビットＤ［７：４］がそれぞれ供給されるようになされている。従って、ＲＡＭ１５Ａまたは１５Ｂは、データＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ［３：０］をそれぞれ記憶するようになされている。
【０１５２】
ＲＡＭ１５Ａまたは１５Ｂは、ＲＡＭ１５と同様に、チップセレクト信号ＣＳがＨレベルで、かつライト信号がＨレベルのとき、マイコン１１が出力するデータ［７：０］のうちの下位４ビットＤ［３：０］または上位４ビットＤ［７：４］を、セレクタ１３Ａまたは１３Ｂが出力するアドレス信号ＡＤＲ［７：０］で表されるアドレスにそれぞれ記憶し、また、チップセレクト信号ＣＳがＨレベルで、かつライト信号がＬレベルのとき、セレクタ１３Ａまたは１３Ｂが出力するアドレス信号ＡＤＲ［７：０］で表されるアドレスから、データＤ［３：０］またはＤ［７：４］を読み出し、データＤＯ［３：０］として、その出力端子ＤＯＵＴ［３：０］から、ＤＦＦ１９とゲート回路２２ＡまたはＤＦＦ２０とゲート回路２２Ｂにそれぞれ出力するようになされている。
【０１５３】
ゲート回路２２Ａまたは２２Ｂは、例えば、４ビットの３ステートのゲートで、ＲＡＭ１５Ａまたは１５Ｂから読み出されるデータＤＯ［３：０］をそれぞれ受信し、コントローラ１０１Ａが出力するイネーブル信号ＯＥが、ＬまたはＨレベルのうちの、例えばＨレベルである場合のみ、その受信したデータＤＯ［３：０］をそれぞれ出力するようになされている。ゲート回路２２Ａが出力するデータＤＯ［３：０］と、ゲート回路２２Ｂが出力するデータＤＯ［３：０］とは、合成されて８ビットのデータＤ［７：０］とされ、マイコン１１に供給されるようになされている。
【０１５４】
以上のように構成される記録回路４では、データ設定モードにおいては、マイコン１１は、チップセレクト信号ＣＳおよびライト信号ＷＲの両方をＨレベルにし、オーバライト信号ＯＷをＬレベルにするとともに、各種の変調データの並びに適したデータＤ［７：０］を生成し、その下位４ビットＤ［３：０］または上位４ビット［７：４］を、ＲＡＭ１５Ａまたは１５Ｂにそれぞれ供給する。さらに、マイコン１１は、図３で説明したように、データＤ［７：０］に対応するアドレス信号ＡＢ［７：０］を生成し、セレクタ１３Ａおよび１３Ｂに出力する。
【０１５５】
いまの場合、オーバライト信号ＯＷは、Ｌレベルであるから、セレクタ１３Ａまたは１３Ｂにおいては、入力端子Ｂ［７：０］に入力される、マイコン１１からのアドレス信号ＡＢ［７：０］が選択され、アドレス信号ＡＤＲ［７：０］として、ＲＡＭ１５Ａまたは１５Ｂにそれぞれ供給される。
【０１５６】
一方、コントローラ１０１Ａは、Ｈレベルのチップセレクト信号ＣＳおよびライト信号ＷＲと、Ｌレベルのオーバライト信号ＯＷを受信すると、Ｈレベルのチップセレクト信号ＣＳおよびライト信号ＷＲを、ＲＡＭ１５Ａおよび１５Ｂに出力する。
【０１５７】
従って、ＲＡＭ１５Ａまたは１５Ｂにおいては、アドレス信号ＡＤＲ［７：０］が示すアドレスに、データＤ［７：０］のうちの下位４ビットＤ［３：０］または上位４ビット［７：４］がそれぞれ記憶される。
【０１５８】
以下、同様にして、ＲＡＭ１５Ａまたは１５Ｂには、記録される変調データに適したものに対応する各値のデータＤ［７：０］のうちの下位４ビットＤ［３：０］または上位４ビット［７：４］がそれぞれ記憶される。
【０１５９】
なお、ＲＡＭ１５Ａまたは１５Ｂに記憶されたデータＤ［３：０］またはデータ［７：４］が正しいかどうかを確認するためなどに、あるアドレスＡＤＲ［７：０］におけるデータＤ［３：０］またはデータ［７：４］をＲＡＭ１５Ａまたは１５Ｂからそれぞれ読み出す場合には、マイコン１１は、チップセレクト信号ＣＳをＨレベルにし、ライト信号ＷＲおよびオーバライト信号ＯＷをＬレベルにする。さらに、マイコン１１は、アドレスＡＢ［７：０］をセレクタ１３Ａおよび１３Ｂに出力する。この場合、コントローラ１０１Ａは、Ｈレベルのチップセレクト信号ＣＳと、Ｌレベルのライト信号ＷＲを、ＲＡＭ１５Ａおよび１５Ｂに出力するとともに、Ｈレベルのイネーブル信号ＯＥを、ゲート回路２２Ａおよび２２Ｂに出力する。また、セレクタ１３Ａまたは１３Ｂは、マイコン１１からのアドレスＡＢ［７：０］を選択し、アドレス信号ＡＤＲ［７：０］としてＲＡＭ１５Ａまたは１５Ｂにそれぞれ出力する。
【０１６０】
ＲＡＭ１５Ａまたは１５Ｂは、Ｈレベルのチップセレクト信号ＣＳ、Ｌレベルのライト信号ＷＲ、およびアドレス信号ＡＤＲ［７：０］を受信すると、上述したように、アドレス信号ＡＤＲ［７：０］に対応するアドレスから、データＤ［３：０］またはＤ［７：４］を読み出し、データＤＯ［３：０］として、ゲート回路２２Ａまたは２２Ｂにそれぞれ出力する。ゲート回路２２ＡまたはＢは、上述したように、Ｈレベルのイネーブル信号ＯＥを受信すると、ＲＡＭ１５Ａまたは１５Ｂからのデータをマイコン１１にそれぞれ出力するから、これにより、ＲＡＭ１５Ａまたは１５Ｂそれぞれから読み出されたデータＤＯ［３：０］またはＤＯ［７：４］は、マイコン１１に供給されることになる。
【０１６１】
次に、オーバライトモード時においては、マイコン１１は、チップセレクト信号ＣＳおよびオーバライト信号ＯＷをＨレベルにし、ライト信号ＷＲをＬレベルにする。
【０１６２】
また、この場合、シフタ１４には、クロックＣＬＫに同期した変調データＤＡＴＡが供給される。シフタ１４は、クロックＣＬＫのタイミングで、そこに供給される変調データＤＡＴＡを、その内蔵する１２ビットのレジスタのＬＳＢに記憶するとともに、そのレジスタの記憶値をシフトし、その結果得られる１２ビット単位の変調データＡＡ［１１：０］を出力する。この１２ビットの変調データＡＡ［１１：０］は、コントローラ１０１Ｂおよび１０１Ｃに供給される。また、変調データＡＡ［１１：０］のうちの第４ビットＡＡ［４］はマルチパルス発生器１６に供給される。
【０１６３】
一方、コントローラ１０１Ａは、Ｈレベルのチップセレクト信号ＣＳと、Ｌレベルのライト信号ＷＲを受信すると、それらと同様のチップセレクト信号ＣＳおよびライト信号ＷＲを、ＲＡＭ１５Ａおよび１５Ｂに出力する。また、コントローラ１０１Ｂまたは１０１Ｃは、シフタ１４からの変調データＡＡ［１１：０］に基づいて、アドレス信号ＡＦ［７：０］またはＡＲ［７：０］をそれぞれ生成する。さらに、コントローラ１０１Ｂまたは１０１Ｃは、変調データＡＡ［１１：０］の立ち下がりエッジまたは立ち上がりエッジを検出し、エッジ信号ＦＡＬＬまたはＲＩＳＥを、ＤＦＦ１９または２０にそれぞれ出力する。また、コントローラ１０１Ｂまたは１０１Ｃは、変調データＡＡ［１１：０］の立ち下がりエッジまたは立ち上がりエッジが検出されたときのみ、生成したアドレス信号ＡＦ［７：０］またはＡＲ［７：０］を、セレクタ１３Ａまたは１３Ｂにそれぞれ出力する。
【０１６４】
いまの場合、オーバライト信号ＯＷはＨレベルであるから、セレクタ１３Ａまたは１３Ｂでは、その入力端子Ａ［７：０］に供給されるアドレス信号ＡＦ［７：０］またはＡＲ［７：０］が選択され、アドレス信号ＡＤＲ［７：０］として、ＲＡＭ１５Ａまたは１５Ｂにそれぞれ供給される。
【０１６５】
従って、この場合、ＲＡＭ１５Ａまたは１５Ｂにおいては、アドレス信号ＡＤＲ［７：０］に対応するアドレスから、データＤ［３：０］が読み出され、データＤＯ［３：０］として出力される。即ち、この場合、記録しようとする変調データの並びに対応するデータＦＡＬＬ＿ＤＡＴＡまたはＲＩＳＥ＿ＤＡＴＡが、ＲＡＭ１５Ａまたは１５Ｂから出力される。このデータＦＡＬＬ＿ＤＡＴＡまたはＲＩＳＥ＿ＤＡＴＡは、ＤＦＦ１９または２０にそれぞれ供給され、以下、図３における場合と同様にして、記録パルスが生成される。
【０１６６】
次に、図１２は、図１１のコントローラ１０１Ａの構成例を示している。なお、図中、図４における場合と対応する部分については、同一の符号を付してある。即ち、コントローラ１０１Ａは、コントローラ１２を構成するブロックのうちのインバータ３７、ＯＲゲート３８、ＡＮＤゲート３９、および４０だけで構成されており、従って、コントローラ１０１Ａでは、図４における場合と同様にして、チップセレクト信号ＣＳ、イネーブル信号ＯＥ、およびライト信号ＷＲが生成される。
【０１６７】
図１３は、図１１のコントローラ１０１Ｂの構成例を示している。なお、図中、図１０における場合と対応する部分については、同一の符号を付してある。即ち、コントローラ１０１Ｂは、コントローラ１０１を構成するブロックのうちのＡＮＤゲート３１，３３，ＮＯＲゲート３５、ＤＦＦ１１１、および１１６だけで構成されており、従って、コントローラ１０１Ｂでは、変調データの立ち下がりエッジが検出されたときにのみ、アドレス信号ＡＦ［７：０］が出力される。
【０１６８】
図１４は、図１１のコントローラ１０１Ｃの構成例を示している。なお、図中、図１０における場合と対応する部分については、同一の符号を付してある。即ち、コントローラ１０１Ｃは、コントローラ１０１を構成するブロックのうちのＡＮＤゲート３２，３４，ＮＯＲゲート３５、ＤＦＦ１１３、および１１６だけで構成されており、従って、コントローラ１０１Ｃでは、変調データの立ち上がりエッジが検出されたときにのみアドレス信号ＡＲ［７：０］が出力される。
【０１６９】
従って、オーバライトモード時において、ＲＡＭ１５Ａまたは１５Ｂにアドレス信号ＡＦ［７：０］またはＡＦ［７：０］が供給されるのは、それぞれ、変調データの立ち下がりエッジまたは立ち上がりエッジが検出された場合だけとなる。また、変調データは、上述したように、（１，７）ＲＬＬとＮＲＺＩとを組み合わせて変調されたものだから、立ち上がりエッジまたは立ち下がりエッジが出現する周期は、いずれも、少なくともクロックＣＬＫの周期の４倍の時間である。
【０１７０】
以上から、ＲＡＭ１５Ａおよび１５Ｂは、遅くとも、クロックＣＬＫの周期の４倍（データレートの１／４）の速度で動作するものであれば良いことになる。
【０１７１】
なお、図１１の実施の形態においても、図１０で説明したように、ＤＦＦ１１１または１１３の後段に、さらにＤＦＦを設け、マルチパルス発生器１６に、変調データＡＡ［５］を入力するようにすることが可能である。
【０１７２】
以上のように、変調データの立ち下がりエッジまたは立ち上がりエッジが検出されたときにのみ、記録パルスの立ち上がりエッジや立ち下がりエッジの位置を遅延する遅延量に対応するデータを記憶している記憶手段としてのＲＡＭ１５や、１５Ａ，１５Ｂに、アドレスを与えるようにしたので、そのような記憶手段として、動作速度のそれほど速くないものを用いることが可能となる。その結果、安価なＲＡＭなどにより回路を構成することが可能となる。また、記録回路４全体のＩＣ化も可能となり、これにより、装置の小型化、低コスト化を図ることが可能となる。即ち、記録回路４のＩＣ化に際し、ＲＡＭ１５として、高速なものが必要なために、ＩＣに内蔵させることができない場合に比較して、大幅な低コスト化および小型化を図ることができる。
【０１７３】
以上、本発明を、相変化ディスクを駆動するディスクドライブに適用した場合について説明したが、本発明は、例えば、カード形状などの、ディスク形状以外の記録媒体を駆動する装置にも適用可能である。さらに、本発明の適用範囲は、相変化による記録（熱記録）などに限定されるものではない。即ち、例えば、磁気記録においても、ビットの反転位置が、その前後のデータに依存してシフトするが、この場合にも、上述した記録補償を適用することができる。
【０１７４】
なお、本実施の形態においては、遅延量ｘとｙを、その値を同一にして変化させるようにしたが、遅延量ｘとｙは、同一である必要はない。
【０１７５】
また、本実施の形態では、プログラマブルディレイライン１７において、ＤＦＦ５３（図７）で得られた半クロックだけ時間的に先行するデータＤＡＴＡ１を遅延させるようにしたが、ＤＦＦ５３では、１クロックだけ時間的に先行するデータを生成し、プログラマブルディレイライン１７において、このデータを遅延させるようにすることも可能である。この場合、長さがｎＴのマークに対応する記録パルスは、式ｘＳ＋（１．５−ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．５Ｓ＋ｙＭ＋（１．０−ｙ）Ｓで表されることになる。
【０１７６】
さらに、本実施の形態では、（１，７）ＲＬＬとＮＲＺＩとを組み合わせた変調により得られる変調データを記録するようにしたが、変調データとしては、その他の変調方式により得られたものを用いることが可能である。
【０１７７】
また、本実施の形態では、最小反転幅が２となる変調データを記録するようにしたが、変調データの最小反転幅は２に限定されるものではなく、本発明は、例えば、最小反転幅が１となるＮＲＺＩ符号を変調データとして用いた場合などにも適用可能である。即ち、例えば、最小反転幅が１である場合、変調データの立ち下がりエッジまたは立ち上がりエッジが出現する周期は、いずれもクロックＣＬＫの周期の２倍の時間となる。従って、最小反転幅が１であっても、図１１の実施の形態のように、変調データの立ち下がりエッジまたは立ち上がりエッジが検出されたときにのみ、アドレスが与えられるＲＡＭ１５ＡまたはＲＡＭ１５Ｂを用いる場合には、これらのＲＡＭ１５ＡおよびＲＡＭ１５Ｂは、いずれもクロックＣＬＫの周期の２倍に対応する速度以上で動作するものであれば良い。
【０１７８】
なお、図１１の実施の形態によれば、変調データの最小反転幅を、ｄ＋１と表すとき、ＲＡＭ１５ＡおよびＲＡＭ１５Ｂに要求される最低の動作速度は、クロックＣＬＫの周期の２（ｄ＋１）倍に対応する速度となる。
【０１７９】
【発明の効果】
請求項１に記載のデータ記録装置および請求項４に記載のデータ記録方法によれば、記録パルスの立ち上がりエッジおよび立ち下がりエッジの位置を遅延する遅延量を記憶している記憶手段に対して、データの並びに対応するアドレスを与えることにより、遅延量が読み出され、その遅延量にしたがって、記録パルスの立ち上がりエッジおよび立ち下がりエッジが遅延される。この場合において、データの立ち上がりエッジおよび立ち下がりエッジが検出され、記憶手段には、データの立ち上がりエッジおよび立ち下がりエッジが検出されたときのみ、アドレスが与えられ、記憶手段として、動作速度が、データレートに対応する速度よりも遅いものを使用する。その結果、装置の小型化および低コスト化を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明を適用したディスクドライブの一実施の形態の構成を示すブロック図である。
【図２】図１の記録回路４における記録補償方法を説明するための図である。
【図３】図１の記録回路４の基本的な構成例を示すブロック図である。
【図４】図３のコントローラ１２の構成例を示す回路図である。
【図５】図３のマルチパス発生器１６の構成例を示す回路図である。
【図６】図３の記録信号発生器２１の構成例を示す回路図である。
【図７】図３のマルチパルス発生器１６、プログラマブルディレイライン１７，１８、および記録信号発生器２１の構成例を示すブロック図である。
【図８】図７のマルチパルス発生器１６、プログラマブルディレイライン１７，１８、および記録信号発生器２１の動作を説明するためのタイミングチャートである。
【図９】図１の記録回路４の第１の実施の形態の構成を示すブロック図である。
【図１０】図９のコントローラ１０１の構成例を示す回路図である。
【図１１】図１の記録回路４の第２の実施の形態の構成を示すブロック図である。
【図１２】図１１のコントローラ１０１Ａの構成例を示す回路図である。
【図１３】図１１のコントローラ１０１Ｂの構成例を示す回路図である。
【図１４】図１１のコントローラ１０１Ｃの構成例を示す回路図である。
【図１５】相変化ディスクの記録原理を説明するための図である。
【図１６】ダイレクトオーバライトを説明するための図である。
【図１７】従来の記録補償方法を説明するための図である。
【図１８】従来の記録補償を行う回路の一例の構成を示すブロック図である。
【符号の説明】
１ ディスク， ２ スピンドルモータ， ３ ピックアップ， ４ 記録回路， ５ 再生回路， １１ マイコン， １２ コントローラ， １３，１３Ａ，１３Ｂ セレクタ， １４ シフタ， １５，１５Ａ，１５Ｂ ＲＡＭ， １６ マルチパルス発生器， １７，１８ プログラマブルディレイライン， １９，２０ ＤＦＦ， ２１ 記録信号発生器， ２２，２２Ａ，２２Ｂ ゲート回路， ３１乃至３４ ＡＮＤゲート， ３５，３６ ＮＯＲゲート， ３７インバータ（ＮＯＴゲート）， ３８ ＯＲゲート， ３９，４０ ＡＮＤゲート， ５１乃至５４ ＤＦＦ， ５５ インバータ， ５６，５７ ＡＮＤゲート， ５８ ＯＲゲート， ６１，６２ ＡＮＤゲート， １０１，１０１Ａ乃至１０１Ｃ コントローラ、 １１１，１１２ ＤＦＦ， １１５ ＯＲゲート， １１６ ＤＦＦ

Claims (4)

1. データに対応する記録パルスにしたがって、記録媒体にマークを形成することにより、前記データを記録するデータ記録装置であって、
   前記記録パルスの立ち上がりエッジおよび立ち下がりエッジの位置を遅延する遅延量を記憶している記憶手段と、
   前記データの並びに対応するアドレスを前記記憶手段に与えることにより、前記遅延量を読み出す読み出し手段と、
   前記記憶手段から読み出された前記遅延量にしたがって、前記記録パルスの立ち上がりエッジおよび立ち下がりエッジを遅延する遅延手段と、
   前記データの立ち上がりエッジおよび立ち下がりエッジを検出する検出手段と
   を備え、
   前記読み出し手段は、前記検出手段により前記データの立ち上がりエッジまたは立ち下がりエッジが検出されたときのみ、前記アドレスを前記記憶手段に与え、
   前記記憶手段は、データレートに対応する速度よりも遅い速度で動作する
   ことを特徴とするデータ記録装置。
2. 前記記憶手段は、
   前記記録パルスの立ち上がりエッジの位置を遅延する遅延量である立ち上がり遅延量を記憶している立ち上がり遅延量記憶手段と、
   前記記録パルスの立ち下がりエッジの位置を遅延する遅延量である立ち下がり遅延量を記憶している立ち下がり遅延量記憶手段と、
   を有し、
   前記読み出し手段は、
   前記検出手段により前記データの立ち上がりエッジが検出されたときのみ、前記アドレスを前記立ち上がり遅延量記憶手段に与え、
   前記検出手段により前記データの立ち下がりエッジが検出されたときのみ、前記アドレスを前記立ち下がり遅延量記憶手段に与える
   ことを特徴とする請求項１に記載のデータ記録装置。
3. 前記記録パルスは、始端パルス、バーストパルス、および終端パルスを合成して得られるものであり、
   前記遅延手段は、前記始端パルスの立ち上がりエッジの位置を変化させることにより、そのパルス幅を変化させるとともに、前記終端パルスの立ち下がりエッジの位置を変化させることにより、そのパルス幅を変化させる
   ことを特徴とする請求項１に記載のデータ記録装置。
4. データに対応する記録パルスにしたがって、記録媒体にマークを形成することにより、前記データを記録するデータ記録装置のデータ記録方法であって、
   前記データ記録装置は、
   前記記録パルスの立ち上がりエッジおよび立ち下がりエッジの位置を遅延する遅延量を記憶している記憶手段と、
   前記データの並びに対応するアドレスを前記記憶手段に与えることにより、前記遅延量を読み出す読み出し手段と、
   前記記憶手段から読み出された前記遅延量にしたがって、前記記録パルスの立ち上がりエッジおよび立ち下がりエッジを遅延する遅延手段と、
   前記データの立ち上がりエッジおよび立ち下がりエッジを検出する検出手段と
   を備え、
   前記読み出し手段に、前記検出手段により前記データの立ち上がりエッジまたは立ち下がりエッジが検出されたときのみ、前記アドレスを前記記憶手段に与えさせ、
   前記記憶手段に、データレートに対応する速度よりも遅い速度で動作させる
   ことを特徴とするデータ記録方法。

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