JPH1091960A - データ記録装置およびデータ記録方法 - Google Patents
データ記録装置およびデータ記録方法Info
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- JPH1091960A JPH1091960A JP24588096A JP24588096A JPH1091960A JP H1091960 A JPH1091960 A JP H1091960A JP 24588096 A JP24588096 A JP 24588096A JP 24588096 A JP24588096 A JP 24588096A JP H1091960 A JPH1091960 A JP H1091960A
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- Japan
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- data
- recording
- pulse
- signal
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- Optical Recording Or Reproduction (AREA)
Abstract
(57)【要約】
【課題】 装置の小型化および低コスト化を図る。
【解決手段】 相変化ディスクに記録する変調データに
対応する記録パルスの立ち上がりエッジおよび立ち下が
りエッジの位置を遅延する遅延量を記憶している記憶手
段に対して、変調データの並びに対応するアドレスを与
えることにより、遅延量を読み出し、その遅延量にした
がって、記録パルスの立ち上がりエッジおよび立ち下が
りエッジを遅延することで、記録補償が施される。この
場合において、データの立ち上がりエッジおよび立ち下
がりエッジが、ＡＮＤゲート３１乃至３４，ＮＯＲゲー
ト３５、および３６で検出され、記憶手段には、データ
の立ち上がりエッジまたは立ち下がりエッジが検出され
たときのみ、ＤＦＦ（Ｄフリップフロップ）１１６から
アドレスが与えられる。
対応する記録パルスの立ち上がりエッジおよび立ち下が
りエッジの位置を遅延する遅延量を記憶している記憶手
段に対して、変調データの並びに対応するアドレスを与
えることにより、遅延量を読み出し、その遅延量にした
がって、記録パルスの立ち上がりエッジおよび立ち下が
りエッジを遅延することで、記録補償が施される。この
場合において、データの立ち上がりエッジおよび立ち下
がりエッジが、ＡＮＤゲート３１乃至３４，ＮＯＲゲー
ト３５、および３６で検出され、記憶手段には、データ
の立ち上がりエッジまたは立ち下がりエッジが検出され
たときのみ、ＤＦＦ（Ｄフリップフロップ）１１６から
アドレスが与えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、データ記録装置お
よびデータ記録方法に関し、特に、例えば、相変化ディ
スクなどの記録媒体にマークなどを形成することによっ
て、データを記録する場合に用いて好適なデータ記録装
置およびデータ記録方法に関する。
よびデータ記録方法に関し、特に、例えば、相変化ディ
スクなどの記録媒体にマークなどを形成することによっ
て、データを記録する場合に用いて好適なデータ記録装
置およびデータ記録方法に関する。
【０００２】
【従来の技術】次世代の高密度記録媒体として、相変化
ディスクが注目されている。相変化ディスクへの情報の
記録は、図１５に示すように、所定の融点以上（例え
ば、６００度程度）に加熱して急冷するとアモルファス
状態となり、また、融点以下（例えば、４００度程度）
に加熱して徐々に冷却すると再結晶化する記録膜の性質
（相変化）を利用して行われ、情報の再生は、アモルフ
ァスと結晶とで異なる光の反射率を利用して行われる。
ここで、アモルファスまたは結晶部分は、通常、マーク
またはスペースとそれぞれ呼ばれ、従って、相変化ディ
スクへの情報の記録は、そこに情報に対応するマークと
スペースが形成されることによって行われるということ
ができる。
ディスクが注目されている。相変化ディスクへの情報の
記録は、図１５に示すように、所定の融点以上（例え
ば、６００度程度）に加熱して急冷するとアモルファス
状態となり、また、融点以下（例えば、４００度程度）
に加熱して徐々に冷却すると再結晶化する記録膜の性質
（相変化）を利用して行われ、情報の再生は、アモルフ
ァスと結晶とで異なる光の反射率を利用して行われる。
ここで、アモルファスまたは結晶部分は、通常、マーク
またはスペースとそれぞれ呼ばれ、従って、相変化ディ
スクへの情報の記録は、そこに情報に対応するマークと
スペースが形成されることによって行われるということ
ができる。
【０００３】ところで、例えば、ミニディスク（商標）
などに代表される光磁気ディスクに対しては、磁界変調
方式によってダイレクトオーバライトが可能であるが、
高速な記録、再生が困難となる。一方、光変調方式によ
れば、高速な記録、再生を行うことが可能であるが、ダ
イレクトオーバライトを実現するには、特殊な記録膜を
用いる必要がある。
などに代表される光磁気ディスクに対しては、磁界変調
方式によってダイレクトオーバライトが可能であるが、
高速な記録、再生が困難となる。一方、光変調方式によ
れば、高速な記録、再生を行うことが可能であるが、ダ
イレクトオーバライトを実現するには、特殊な記録膜を
用いる必要がある。
【０００４】これに対して、相変化ディスクでは、図１
６に示すように、レーザ光を、中パワー（消去レベル）
と高パワー（記録レベル）とに切り換えながらマークと
スペースを形成することで、既に記録されているデータ
の消去と、新たなデータの記録とを同時に行うダイレク
トオーバライトを、容易に実現することができる。な
お、データの再生は、記録膜が相変化を起こさない程度
の低パワー（再生レベル）のレーザ光を照射することに
よって行われる。即ち、アモルファスであるマークの反
射率は低く、結晶であるスペースの反射率は高いので、
レーザ光を照射することによって得られる反射光の光量
に基づいて、データの再生が行われる。
６に示すように、レーザ光を、中パワー（消去レベル）
と高パワー（記録レベル）とに切り換えながらマークと
スペースを形成することで、既に記録されているデータ
の消去と、新たなデータの記録とを同時に行うダイレク
トオーバライトを、容易に実現することができる。な
お、データの再生は、記録膜が相変化を起こさない程度
の低パワー（再生レベル）のレーザ光を照射することに
よって行われる。即ち、アモルファスであるマークの反
射率は低く、結晶であるスペースの反射率は高いので、
レーザ光を照射することによって得られる反射光の光量
に基づいて、データの再生が行われる。
【０００５】相変化ディスクには、上述したように、容
易にダイレクトオーバライトを行うことができる他、光
磁気ディスクと比較して、（１）ピックアップ（光ピッ
クアップ）の構造が簡単、（２）再生信号が大きく、Ｃ
／Ｎが高い、（３）記録層の熱伝導度が小さく、消去動
作温度が高いため、隣接トラックのマークどうしが影響
を及ぼしあいにくく、トラックの高密度化が可能、
（４）データの再生を、反射率の違いだけでなく、反射
光の位相差を利用して行うことにより、微小なマークの
信号強度を大きくすることができる、などの高密度化に
つながる利点がある。
易にダイレクトオーバライトを行うことができる他、光
磁気ディスクと比較して、（１）ピックアップ（光ピッ
クアップ）の構造が簡単、（２）再生信号が大きく、Ｃ
／Ｎが高い、（３）記録層の熱伝導度が小さく、消去動
作温度が高いため、隣接トラックのマークどうしが影響
を及ぼしあいにくく、トラックの高密度化が可能、
（４）データの再生を、反射率の違いだけでなく、反射
光の位相差を利用して行うことにより、微小なマークの
信号強度を大きくすることができる、などの高密度化に
つながる利点がある。
【０００６】なお、相変化ディスクへのデータの記録
は、純粋な熱記録であり、従って、高密度記録を実現す
るためには、データの記録、消去を行うときの熱の管理
が最も重要となる。
は、純粋な熱記録であり、従って、高密度記録を実現す
るためには、データの記録、消去を行うときの熱の管理
が最も重要となる。
【０００７】相変化ディスクに対するデータの記録方式
としては、例えば、様々な長さのマークおよびスペース
を形成することにより、その両方の長さに対して情報を
割り当てるマークエッジ記録方式がある。このマークエ
ッジ記録方式によれば、比較的長いマークを形成するた
めに、記録レベルのレーザ光が長時間照射される場合が
あるが、この場合、記録膜の蓄熱効果により、マークの
後半部分ほど、ディスク半径方向の幅が太くなった、涙
型のマークが形成される。このような涙型のマークを再
生すると、その終端部分のエッジが、理想的な位置から
ずれるため、エラーレートが増加する。
としては、例えば、様々な長さのマークおよびスペース
を形成することにより、その両方の長さに対して情報を
割り当てるマークエッジ記録方式がある。このマークエ
ッジ記録方式によれば、比較的長いマークを形成するた
めに、記録レベルのレーザ光が長時間照射される場合が
あるが、この場合、記録膜の蓄熱効果により、マークの
後半部分ほど、ディスク半径方向の幅が太くなった、涙
型のマークが形成される。このような涙型のマークを再
生すると、その終端部分のエッジが、理想的な位置から
ずれるため、エラーレートが増加する。
【０００８】そこで、マークの後半部分において、半径
方向の幅が広がらないように、レーザ光を発するレーザ
ダイオードなどの発光手段を、マルチパルスで駆動する
ことにより、マークの後半部分で照射光量を弱くする記
録方式Ａがある。
方向の幅が広がらないように、レーザ光を発するレーザ
ダイオードなどの発光手段を、マルチパルスで駆動する
ことにより、マークの後半部分で照射光量を弱くする記
録方式Ａがある。
【０００９】この記録方式Ａによれば、図１７（Ａ）に
示すように、１クロック（データレート）に対応するパ
ルス幅をＴとするとき、長さがｎＴのマーク（但し、ｎ
は整数）は、次式で示される信号Ａによってレーザダイ
オードを駆動することにより形成される（以下、適宜、
レーザダイオードなどの発光手段を駆動するための信号
を記録パルスという）。
示すように、１クロック（データレート）に対応するパ
ルス幅をＴとするとき、長さがｎＴのマーク（但し、ｎ
は整数）は、次式で示される信号Ａによってレーザダイ
オードを駆動することにより形成される（以下、適宜、
レーザダイオードなどの発光手段を駆動するための信号
を記録パルスという）。
【００１０】 Ａ=1.5M+(n-2)(0.5S+0.5M)+0.5S・・・（１） 但し、Ｍは、長さＴのＨレベルを意味し、Ｓは、長さＴ
のＬレベルを意味する（ＭをＬレベルに対応させ、Ｓを
Ｈレベルに対応させても良い）。
のＬレベルを意味する（ＭをＬレベルに対応させ、Ｓを
Ｈレベルに対応させても良い）。
【００１１】従って、データ（図１７（Ｂ））が、例え
ば、２Ｍである場合、即ち、ｎ＝２の場合、式（１）か
ら、１．５Ｍ＋０．５Ｓの記録パルスＡ（１．５ＴのＨ
レベル（記録レベル）と０．５ＴのＬレベル（消去レベ
ル））によって、レーザダイオードが駆動される（図１
７（Ｃ））。また、データ（図１７（Ｂ））が、例え
ば、３Ｍである場合、即ち、ｎ＝３の場合、１．５Ｍ＋
０．５Ｓ＋０．５Ｍ＋０．５Ｓの記録パルスＡによっ
て、レーザダイオードが駆動される（図１７（Ｃ））。
さらに、データ（図１７（Ｂ））が、例えば、５Ｍであ
る場合、即ち、ｎ＝５の場合、１．５Ｍ＋３（０．５Ｓ
＋０．５Ｍ）＋０．５Ｓ（＝１．５Ｍ＋０．５Ｓ＋０．
５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．
５Ｓ）の記録パルスＡによって、レーザダイオードが駆
動される（図１７（Ｃ））。
ば、２Ｍである場合、即ち、ｎ＝２の場合、式（１）か
ら、１．５Ｍ＋０．５Ｓの記録パルスＡ（１．５ＴのＨ
レベル（記録レベル）と０．５ＴのＬレベル（消去レベ
ル））によって、レーザダイオードが駆動される（図１
７（Ｃ））。また、データ（図１７（Ｂ））が、例え
ば、３Ｍである場合、即ち、ｎ＝３の場合、１．５Ｍ＋
０．５Ｓ＋０．５Ｍ＋０．５Ｓの記録パルスＡによっ
て、レーザダイオードが駆動される（図１７（Ｃ））。
さらに、データ（図１７（Ｂ））が、例えば、５Ｍであ
る場合、即ち、ｎ＝５の場合、１．５Ｍ＋３（０．５Ｓ
＋０．５Ｍ）＋０．５Ｓ（＝１．５Ｍ＋０．５Ｓ＋０．
５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋０．５Ｍ＋０．
５Ｓ）の記録パルスＡによって、レーザダイオードが駆
動される（図１７（Ｃ））。
【００１２】なお、記録方式Ａにおいて（後述する記録
方式Ｂについても同様）、データのｎＳの部分について
の記録パルスＡは、そのままｎＳとされる。
方式Ｂについても同様）、データのｎＳの部分について
の記録パルスＡは、そのままｎＳとされる。
【００１３】しかしながら、記録方式Ａでは、マークの
後半部分で照射光量が弱くなるため、特に、記録時の線
速度が高速である場合には、その終端部分のエッジが熱
的に不安定になることがあった。
後半部分で照射光量が弱くなるため、特に、記録時の線
速度が高速である場合には、その終端部分のエッジが熱
的に不安定になることがあった。
【００１４】そこで、例えば、「相変化ディスク用高速
記録レート・高密度記録方式の検討」、古宮 他、テレ
ビジョン学会記述報告、ITE Technical Report Vol.17,
No.79,PP.7-12,VIR'93-83,(Dec.1993)（以下、文献１と
いう）や、特開平６−２９５４４０号公報（以下、文献
２という）、特開平７−１２９９５９号公報（以下、文
献３という）などには、マークの終端部分に、ある程度
の光量を照射する記録方式Ｂが開示されている。
記録レート・高密度記録方式の検討」、古宮 他、テレ
ビジョン学会記述報告、ITE Technical Report Vol.17,
No.79,PP.7-12,VIR'93-83,(Dec.1993)（以下、文献１と
いう）や、特開平６−２９５４４０号公報（以下、文献
２という）、特開平７−１２９９５９号公報（以下、文
献３という）などには、マークの終端部分に、ある程度
の光量を照射する記録方式Ｂが開示されている。
【００１５】この記録方式Ｂによれば、長さがｎＴのマ
ークが、次式で示される記録パルスＢによってレーザダ
イオードを駆動することにより形成される。
ークが、次式で示される記録パルスＢによってレーザダ
イオードを駆動することにより形成される。
【００１６】 Ａ=1.0M+(n-2)(0.5S+0.5M)+0.5M+0.5S・・・（２）
【００１７】従って、データ（図１７（Ｂ））が、例え
ば、２Ｍである場合、即ち、ｎ＝２の場合、式（２）か
ら、１．０Ｍ＋０．５Ｍ＋０．５Ｓ＝１．５Ｍ＋０．５
Ｓの記録パルスＢによって、レーザダイオードが駆動さ
れる（図１７（Ｄ））。また、データ（図１７（Ｂ））
が、例えば、３Ｍである場合、即ち、ｎ＝３の場合、
１．０Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｍ＋０．５Ｓ＝
１．０Ｍ＋０．５Ｓ＋１．０Ｍ＋０．５Ｓの記録パルス
Ｂによって、レーザダイオードが駆動される（図１７
（Ｄ））。さらに、データ（図１７（Ｂ））が、例え
ば、５Ｍである場合、即ち、ｎ＝５の場合、１．０Ｍ＋
３（０．５Ｓ＋０．５Ｍ）＋０．５Ｍ＋０．５Ｓ（＝
１．０Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋０．５Ｍ＋
０．５Ｓ＋１．０Ｍ＋０．５Ｓ）の記録パルスＢによっ
て、レーザダイオードが駆動される（図１７（Ｄ））。
ば、２Ｍである場合、即ち、ｎ＝２の場合、式（２）か
ら、１．０Ｍ＋０．５Ｍ＋０．５Ｓ＝１．５Ｍ＋０．５
Ｓの記録パルスＢによって、レーザダイオードが駆動さ
れる（図１７（Ｄ））。また、データ（図１７（Ｂ））
が、例えば、３Ｍである場合、即ち、ｎ＝３の場合、
１．０Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｍ＋０．５Ｓ＝
１．０Ｍ＋０．５Ｓ＋１．０Ｍ＋０．５Ｓの記録パルス
Ｂによって、レーザダイオードが駆動される（図１７
（Ｄ））。さらに、データ（図１７（Ｂ））が、例え
ば、５Ｍである場合、即ち、ｎ＝５の場合、１．０Ｍ＋
３（０．５Ｓ＋０．５Ｍ）＋０．５Ｍ＋０．５Ｓ（＝
１．０Ｍ＋０．５Ｓ＋０．５Ｍ＋０．５Ｓ＋０．５Ｍ＋
０．５Ｓ＋１．０Ｍ＋０．５Ｓ）の記録パルスＢによっ
て、レーザダイオードが駆動される（図１７（Ｄ））。
【００１８】しかしながら、記録方式Ｂによる場合にお
いても、例えば、２Ｔや３Ｔなどの短いマークやスペー
スが形成される部分、特に、短いスペースを挟むマーク
どうしの間では、熱干渉が生じ、そのエッジの位置が、
理想的な位置からずれ、これにより、エラーレートが増
加する課題があった。
いても、例えば、２Ｔや３Ｔなどの短いマークやスペー
スが形成される部分、特に、短いスペースを挟むマーク
どうしの間では、熱干渉が生じ、そのエッジの位置が、
理想的な位置からずれ、これにより、エラーレートが増
加する課題があった。
【００１９】そこで、上述の文献１および３などでは、
短いマークおよびスペースに対応するデータの記録パル
スについては、その始端部分のエッジと、終端部分のエ
ッジの位置を変化させることにより、熱干渉などに起因
するエッジの位置ずれを補償して記録を行う方法が開示
されている。
短いマークおよびスペースに対応するデータの記録パル
スについては、その始端部分のエッジと、終端部分のエ
ッジの位置を変化させることにより、熱干渉などに起因
するエッジの位置ずれを補償して記録を行う方法が開示
されている。
【００２０】図１８は、そのような補償を行う、従来の
記録補償回路の一例の構成を示している。
記録補償回路の一例の構成を示している。
【００２１】始端パルスジェネレータ２０１、ゲートジ
ェネレータ２０２、終端パルスジェネレータ２０３、お
よびマーク／スペース長検出器２０４には、記録すべき
情報を変調した変調データ（図１７（Ｂ））が供給され
るようになされている。
ェネレータ２０２、終端パルスジェネレータ２０３、お
よびマーク／スペース長検出器２０４には、記録すべき
情報を変調した変調データ（図１７（Ｂ））が供給され
るようになされている。
【００２２】ここで、変調データは、例えば、（１，
７）ＲＬＬ（Run Length Limited）とＮＲＺＩ（Non Re
turn to Zero Inverted）とを組み合わせて、情報を変
調することにより得られるものであり、従って、変調デ
ータには、孤立した反転は存在しない。また、その最小
反転幅または最大反転幅は、それぞれ２または８である
（従って、この場合、式（２）におけるｎは、２乃至８
の範囲の値となる）。
７）ＲＬＬ（Run Length Limited）とＮＲＺＩ（Non Re
turn to Zero Inverted）とを組み合わせて、情報を変
調することにより得られるものであり、従って、変調デ
ータには、孤立した反転は存在しない。また、その最小
反転幅または最大反転幅は、それぞれ２または８である
（従って、この場合、式（２）におけるｎは、２乃至８
の範囲の値となる）。
【００２３】始端パルスジェネレータ２０１では、変調
データの立ち上がりエッジから０．５Ｔだけ遅れた位置
から立ち上がる、パルス幅が１Ｔの始端パルス（式
（２）における右辺の第１項１．０Ｍに対応するパル
ス）が生成され、ディレイライン２０７を介して、ＯＲ
ゲート２１０に供給される。
データの立ち上がりエッジから０．５Ｔだけ遅れた位置
から立ち上がる、パルス幅が１Ｔの始端パルス（式
（２）における右辺の第１項１．０Ｍに対応するパル
ス）が生成され、ディレイライン２０７を介して、ＯＲ
ゲート２１０に供給される。
【００２４】また、ゲートジェネレータ２０２では、変
調データから、式（２）におけるｎに対応するパルス幅
のゲート信号が生成され、ＡＮＤゲート２０９の一方の
入力端子に供給される。ＡＮＤゲート２０９の他方の入
力端子にはクロック（図１７（Ａ））が供給されてお
り、ＡＮＤゲート２０９では、クロックとゲート信号と
の論理積が演算される。これにより、ＡＮＤゲート２０
９においては、バーストパルス（式（２）における右辺
の第２項（ｎ−２）（０．５Ｓ＋０．５Ｍ）から、最後
の０．５Ｍを除いたものに対応するパルス）が生成さ
れ、ＯＲゲート２１０に供給される。
調データから、式（２）におけるｎに対応するパルス幅
のゲート信号が生成され、ＡＮＤゲート２０９の一方の
入力端子に供給される。ＡＮＤゲート２０９の他方の入
力端子にはクロック（図１７（Ａ））が供給されてお
り、ＡＮＤゲート２０９では、クロックとゲート信号と
の論理積が演算される。これにより、ＡＮＤゲート２０
９においては、バーストパルス（式（２）における右辺
の第２項（ｎ−２）（０．５Ｓ＋０．５Ｍ）から、最後
の０．５Ｍを除いたものに対応するパルス）が生成さ
れ、ＯＲゲート２１０に供給される。
【００２５】さらに、終端パルスジェネレータ２０３で
は、変調データの立ち下がりエッジの位置で立ち下が
る、パルス幅が１Ｔの終端パルス（式（２）における右
辺の第２項（ｎ−２）（０．５Ｓ＋０．５Ｍ）の最後の
０．５Ｍと、第３項０．５Ｍとをあわせたものに対応す
るパルス）が生成され、ディレイライン２０８を介し
て、ＯＲゲート２１０に供給される。
は、変調データの立ち下がりエッジの位置で立ち下が
る、パルス幅が１Ｔの終端パルス（式（２）における右
辺の第２項（ｎ−２）（０．５Ｓ＋０．５Ｍ）の最後の
０．５Ｍと、第３項０．５Ｍとをあわせたものに対応す
るパルス）が生成され、ディレイライン２０８を介し
て、ＯＲゲート２１０に供給される。
【００２６】ＯＲゲート２１０では、始端パルス、バー
ストパルス、および終端パルスの論理和が演算され、こ
れにより、式（２）で与えられる記録パルスＢ（図１７
（Ｄ））が生成されて出力される。
ストパルス、および終端パルスの論理和が演算され、こ
れにより、式（２）で与えられる記録パルスＢ（図１７
（Ｄ））が生成されて出力される。
【００２７】一方、マーク／スペース長検出器２０４で
は、変調データに対応するマークおよびスペースの長さ
が検出され、セレクタ２０５および２０６に供給され
る。セレクタ２０５または２０６では、マーク／スペー
ス長検出器２０４からのマークおよびスペースの長さに
基づいて、始端パルスまたは終端パルスを遅延する遅延
量が決定され、ディレイライン２０７または２０８にそ
れぞれ供給される。
は、変調データに対応するマークおよびスペースの長さ
が検出され、セレクタ２０５および２０６に供給され
る。セレクタ２０５または２０６では、マーク／スペー
ス長検出器２０４からのマークおよびスペースの長さに
基づいて、始端パルスまたは終端パルスを遅延する遅延
量が決定され、ディレイライン２０７または２０８にそ
れぞれ供給される。
【００２８】ディレイライン２０７または２０８それぞ
れでは、始端パルスまたは終端パルスが、セレクタ２０
５または２０６から供給される遅延量だけ遅延されて出
力される。
れでは、始端パルスまたは終端パルスが、セレクタ２０
５または２０６から供給される遅延量だけ遅延されて出
力される。
【００２９】以上のようにして、特に、短いマークおよ
びスペースに対応するデータに対応する記録パルスにつ
いては、その始端部分のエッジと、終端部分のエッジの
位置が変化され、これにより、熱干渉などに起因するエ
ッジの位置ずれの記録補償が行われる。
びスペースに対応するデータに対応する記録パルスにつ
いては、その始端部分のエッジと、終端部分のエッジの
位置が変化され、これにより、熱干渉などに起因するエ
ッジの位置ずれの記録補償が行われる。
【００３０】
【発明が解決しようとする課題】ところで、図１８に示
したような記録補償回路を実現する場合、セレクタ２０
５および２０６には、例えば、種々の遅延量を記憶させ
たＲＡＭ（Random Access Memory）などを用い、このＲ
ＡＭに、マーク／スペース長検出器２０４からのマーク
およびスペースの長さを、アドレスとして与えること
で、対応する遅延量を読み出し、ディレイライン２０
７，２０８に供給することが考えられる。
したような記録補償回路を実現する場合、セレクタ２０
５および２０６には、例えば、種々の遅延量を記憶させ
たＲＡＭ（Random Access Memory）などを用い、このＲ
ＡＭに、マーク／スペース長検出器２０４からのマーク
およびスペースの長さを、アドレスとして与えること
で、対応する遅延量を読み出し、ディレイライン２０
７，２０８に供給することが考えられる。
【００３１】しかしながら、この場合、そのＲＡＭとし
ては、少なくともデータレートに対応する速度で動作す
るものが必要となり、装置が高コスト化、大型化する課
題があった。
ては、少なくともデータレートに対応する速度で動作す
るものが必要となり、装置が高コスト化、大型化する課
題があった。
【００３２】即ち、ＲＡＭは、一般に、その動作速度が
速いものほど高価で、また、高速なＲＡＭを用いる場
合、装置の設計をシビアに行う必要あり、その設計に要
するコストが高くなる。さらに、高速なＲＡＭは、安価
なＣＭＯＳ（Complementary Metal-Oxide Semiconducto
r）で製造することが困難であり、このため、例えば、
えＣＬ（Emitter-Coupled Logic）構成のものを用いる
必要が生じる。そして、ＥＣＬのＲＡＭでは、記録補償
回路を、例えば、ＩＣ（Integrated Curcuit）化する場
合に、そのＩＣに内蔵させることが困難となり、装置が
大型化することになる。
速いものほど高価で、また、高速なＲＡＭを用いる場
合、装置の設計をシビアに行う必要あり、その設計に要
するコストが高くなる。さらに、高速なＲＡＭは、安価
なＣＭＯＳ（Complementary Metal-Oxide Semiconducto
r）で製造することが困難であり、このため、例えば、
えＣＬ（Emitter-Coupled Logic）構成のものを用いる
必要が生じる。そして、ＥＣＬのＲＡＭでは、記録補償
回路を、例えば、ＩＣ（Integrated Curcuit）化する場
合に、そのＩＣに内蔵させることが困難となり、装置が
大型化することになる。
【００３３】本発明は、このような状況に鑑みてなされ
たものであり、装置の小型化および低コスト化を図るこ
とができるようにするものである。
たものであり、装置の小型化および低コスト化を図るこ
とができるようにするものである。
【００３４】
【課題を解決するための手段】請求項１に記載のデータ
記録装置は、記録パルスの立ち上がりエッジおよび立ち
下がりエッジの位置を遅延する遅延量を記憶している記
憶手段と、データの並びに対応するアドレスを記憶手段
に与えることにより、遅延量を読み出す読み出し手段
と、記憶手段から読み出された遅延量にしたがって、記
録パルスの立ち上がりエッジおよび立ち下がりエッジを
遅延する遅延手段と、データの立ち上がりエッジおよび
立ち下がりエッジを検出する検出手段とを備え、読み出
し手段が、検出手段によりデータの立ち上がりエッジま
たは立ち下がりエッジが検出されたときのみ、アドレス
を記憶手段に与えることを特徴とする。
記録装置は、記録パルスの立ち上がりエッジおよび立ち
下がりエッジの位置を遅延する遅延量を記憶している記
憶手段と、データの並びに対応するアドレスを記憶手段
に与えることにより、遅延量を読み出す読み出し手段
と、記憶手段から読み出された遅延量にしたがって、記
録パルスの立ち上がりエッジおよび立ち下がりエッジを
遅延する遅延手段と、データの立ち上がりエッジおよび
立ち下がりエッジを検出する検出手段とを備え、読み出
し手段が、検出手段によりデータの立ち上がりエッジま
たは立ち下がりエッジが検出されたときのみ、アドレス
を記憶手段に与えることを特徴とする。
【００３５】請求項４に記載のデータ記録方法は、デー
タ記録装置が、記録パルスの立ち上がりエッジおよび立
ち下がりエッジの位置を遅延する遅延量を記憶している
記憶手段と、データの並びに対応するアドレスを記憶手
段に与えることにより、遅延量を読み出す読み出し手段
と、記憶手段から読み出された遅延量にしたがって、記
録パルスの立ち上がりエッジおよび立ち下がりエッジを
遅延する遅延手段と、データの立ち上がりエッジおよび
立ち下がりエッジを検出する検出手段とを備え、読み出
し手段に、検出手段によりデータの立ち上がりエッジま
たは立ち下がりエッジが検出されたときのみ、アドレス
を記憶手段に与えさせることを特徴とする。
タ記録装置が、記録パルスの立ち上がりエッジおよび立
ち下がりエッジの位置を遅延する遅延量を記憶している
記憶手段と、データの並びに対応するアドレスを記憶手
段に与えることにより、遅延量を読み出す読み出し手段
と、記憶手段から読み出された遅延量にしたがって、記
録パルスの立ち上がりエッジおよび立ち下がりエッジを
遅延する遅延手段と、データの立ち上がりエッジおよび
立ち下がりエッジを検出する検出手段とを備え、読み出
し手段に、検出手段によりデータの立ち上がりエッジま
たは立ち下がりエッジが検出されたときのみ、アドレス
を記憶手段に与えさせることを特徴とする。
【００３６】請求項１に記載のデータ記録装置において
は、記憶手段は、記録パルスの立ち上がりエッジおよび
立ち下がりエッジの位置を遅延する遅延量を記憶してお
り、読み出し手段は、データの並びに対応するアドレス
を記憶手段に与えることにより、遅延量を読み出すよう
になされている。遅延手段は、記憶手段から読み出され
た遅延量にしたがって、記録パルスの立ち上がりエッジ
および立ち下がりエッジを遅延し、検出手段は、データ
の立ち上がりエッジおよび立ち下がりエッジを検出する
ようになされている。この場合において、読み出し手段
は、検出手段によりデータの立ち上がりエッジまたは立
ち下がりエッジが検出されたときのみ、アドレスを記憶
手段に与えるようになされている。
は、記憶手段は、記録パルスの立ち上がりエッジおよび
立ち下がりエッジの位置を遅延する遅延量を記憶してお
り、読み出し手段は、データの並びに対応するアドレス
を記憶手段に与えることにより、遅延量を読み出すよう
になされている。遅延手段は、記憶手段から読み出され
た遅延量にしたがって、記録パルスの立ち上がりエッジ
および立ち下がりエッジを遅延し、検出手段は、データ
の立ち上がりエッジおよび立ち下がりエッジを検出する
ようになされている。この場合において、読み出し手段
は、検出手段によりデータの立ち上がりエッジまたは立
ち下がりエッジが検出されたときのみ、アドレスを記憶
手段に与えるようになされている。
【００３７】請求項４に記載のデータ記録方法において
は、データ記録装置が、記録パルスの立ち上がりエッジ
および立ち下がりエッジの位置を遅延する遅延量を記憶
している記憶手段と、データの並びに対応するアドレス
を記憶手段に与えることにより、遅延量を読み出す読み
出し手段と、記憶手段から読み出された遅延量にしたが
って、記録パルスの立ち上がりエッジおよび立ち下がり
エッジを遅延する遅延手段と、データの立ち上がりエッ
ジおよび立ち下がりエッジを検出する検出手段とを備え
ており、読み出し手段に、検出手段によりデータの立ち
上がりエッジまたは立ち下がりエッジが検出されたとき
のみ、アドレスを記憶手段に与えさせるようになされて
いる。
は、データ記録装置が、記録パルスの立ち上がりエッジ
および立ち下がりエッジの位置を遅延する遅延量を記憶
している記憶手段と、データの並びに対応するアドレス
を記憶手段に与えることにより、遅延量を読み出す読み
出し手段と、記憶手段から読み出された遅延量にしたが
って、記録パルスの立ち上がりエッジおよび立ち下がり
エッジを遅延する遅延手段と、データの立ち上がりエッ
ジおよび立ち下がりエッジを検出する検出手段とを備え
ており、読み出し手段に、検出手段によりデータの立ち
上がりエッジまたは立ち下がりエッジが検出されたとき
のみ、アドレスを記憶手段に与えさせるようになされて
いる。
【００３８】
【発明の実施の形態】以下に、本発明の実施の形態を説
明するが、その前に、特許請求の範囲に記載の発明の各
手段と以下の実施の形態との対応関係を明らかにするた
めに、各手段の後の括弧内に、対応する実施の形態（但
し、一例）を付加して、本発明の特徴を記述すると、次
のようになる。
明するが、その前に、特許請求の範囲に記載の発明の各
手段と以下の実施の形態との対応関係を明らかにするた
めに、各手段の後の括弧内に、対応する実施の形態（但
し、一例）を付加して、本発明の特徴を記述すると、次
のようになる。
【００３９】即ち、請求項１に記載のデータ記録装置
は、データに対応する記録パルスにしたがって、記録媒
体にマークを形成することにより、データを記録するデ
ータ記録装置であって、記録パルスの立ち上がりエッジ
および立ち下がりエッジの位置を遅延する遅延量を記憶
している記憶手段（例えば、図９に示すＲＡＭ１５な
ど）と、データの並びに対応するアドレスを記憶手段に
与えることにより、遅延量を読み出す読み出し手段（例
えば、図９に示すセレクタ１３およびコントローラ１０
１など）と、記憶手段から読み出された遅延量にしたが
って、記録パルスの立ち上がりエッジおよび立ち下がり
エッジを遅延する遅延手段（例えば、図９に示すプログ
ラマブルディレイライン１７および１８など）と、デー
タの立ち上がりエッジおよび立ち下がりエッジを検出す
る検出手段（例えば、図９に示すコントローラ１０１な
ど）とを備え、読み出し手段は、検出手段によりデータ
の立ち上がりエッジまたは立ち下がりエッジが検出され
たときのみ、アドレスを記憶手段に与えることを特徴と
する。
は、データに対応する記録パルスにしたがって、記録媒
体にマークを形成することにより、データを記録するデ
ータ記録装置であって、記録パルスの立ち上がりエッジ
および立ち下がりエッジの位置を遅延する遅延量を記憶
している記憶手段（例えば、図９に示すＲＡＭ１５な
ど）と、データの並びに対応するアドレスを記憶手段に
与えることにより、遅延量を読み出す読み出し手段（例
えば、図９に示すセレクタ１３およびコントローラ１０
１など）と、記憶手段から読み出された遅延量にしたが
って、記録パルスの立ち上がりエッジおよび立ち下がり
エッジを遅延する遅延手段（例えば、図９に示すプログ
ラマブルディレイライン１７および１８など）と、デー
タの立ち上がりエッジおよび立ち下がりエッジを検出す
る検出手段（例えば、図９に示すコントローラ１０１な
ど）とを備え、読み出し手段は、検出手段によりデータ
の立ち上がりエッジまたは立ち下がりエッジが検出され
たときのみ、アドレスを記憶手段に与えることを特徴と
する。
【００４０】請求項２に記載のデータ記録装置は、記憶
手段が、記録パルスの立ち上がりエッジの位置を遅延す
る遅延量である立ち上がり遅延量を記憶している立ち上
がり遅延量記憶手段（例えば、図１１に示すＲＡＭ１５
Ｂなど）と、記録パルスの立ち下がりエッジの位置を遅
延する遅延量である立ち下がり遅延量を記憶している立
ち下がり遅延量記憶手段（例えば、図１１に示すＲＡＭ
１５Ａなど）とを有し、読み出し手段が、検出手段によ
りデータの立ち上がりエッジが検出されたときのみ、ア
ドレスを立ち上がり遅延量記憶手段に与え、検出手段に
よりデータの立ち下がりエッジが検出されたときのみ、
アドレスを立ち下がり遅延量記憶手段に与えることを特
徴とする。
手段が、記録パルスの立ち上がりエッジの位置を遅延す
る遅延量である立ち上がり遅延量を記憶している立ち上
がり遅延量記憶手段（例えば、図１１に示すＲＡＭ１５
Ｂなど）と、記録パルスの立ち下がりエッジの位置を遅
延する遅延量である立ち下がり遅延量を記憶している立
ち下がり遅延量記憶手段（例えば、図１１に示すＲＡＭ
１５Ａなど）とを有し、読み出し手段が、検出手段によ
りデータの立ち上がりエッジが検出されたときのみ、ア
ドレスを立ち上がり遅延量記憶手段に与え、検出手段に
よりデータの立ち下がりエッジが検出されたときのみ、
アドレスを立ち下がり遅延量記憶手段に与えることを特
徴とする。
【００４１】請求項４に記載のデータ記録方法は、デー
タに対応する記録パルスにしたがって、記録媒体にマー
クを形成することにより、データを記録するデータ記録
装置のデータ記録方法であって、データ記録装置が、記
録パルスの立ち上がりエッジおよび立ち下がりエッジの
位置を遅延する遅延量を記憶している記憶手段（例え
ば、図９に示すＲＡＭ１５など）と、データの並びに対
応するアドレスを記憶手段に与えることにより、遅延量
を読み出す読み出し手段（例えば、図９に示すセレクタ
１３およびコントローラ１０１など）と、記憶手段から
読み出された遅延量にしたがって、記録パルスの立ち上
がりエッジおよび立ち下がりエッジを遅延する遅延手段
（例えば、図９に示すプログラマブルディレイライン１
７および１８など）と、データの立ち上がりエッジおよ
び立ち下がりエッジを検出する検出手段（例えば、図９
に示すコントローラ１０１など）とを備え、読み出し手
段に、検出手段によりデータの立ち上がりエッジまたは
立ち下がりエッジが検出されたときのみ、アドレスを記
憶手段に与えさせることを特徴とする。
タに対応する記録パルスにしたがって、記録媒体にマー
クを形成することにより、データを記録するデータ記録
装置のデータ記録方法であって、データ記録装置が、記
録パルスの立ち上がりエッジおよび立ち下がりエッジの
位置を遅延する遅延量を記憶している記憶手段（例え
ば、図９に示すＲＡＭ１５など）と、データの並びに対
応するアドレスを記憶手段に与えることにより、遅延量
を読み出す読み出し手段（例えば、図９に示すセレクタ
１３およびコントローラ１０１など）と、記憶手段から
読み出された遅延量にしたがって、記録パルスの立ち上
がりエッジおよび立ち下がりエッジを遅延する遅延手段
（例えば、図９に示すプログラマブルディレイライン１
７および１８など）と、データの立ち上がりエッジおよ
び立ち下がりエッジを検出する検出手段（例えば、図９
に示すコントローラ１０１など）とを備え、読み出し手
段に、検出手段によりデータの立ち上がりエッジまたは
立ち下がりエッジが検出されたときのみ、アドレスを記
憶手段に与えさせることを特徴とする。
【００４２】なお、勿論この記載は、各手段を上記した
ものに限定することを意味するものではない。
ものに限定することを意味するものではない。
【００４３】図１は、本発明を適用したディスクドライ
ブの一実施の形態の構成を示している。
ブの一実施の形態の構成を示している。
【００４４】ディスク１は、例えば、前述したような相
変化ディスクで、スピンドルモータ２によって回転駆動
される。スピンドルモータ２は、スピンドルサーボ系を
構成しており、ディスク１を、例えば、ＣＡＶ（Consta
nt Angular Velocity）方式やＣＬＶ（Constant Linear
Velocity）方式、あるいはＭＣＡＶ（Modified CAV）
方式などで回転駆動する。
変化ディスクで、スピンドルモータ２によって回転駆動
される。スピンドルモータ２は、スピンドルサーボ系を
構成しており、ディスク１を、例えば、ＣＡＶ（Consta
nt Angular Velocity）方式やＣＬＶ（Constant Linear
Velocity）方式、あるいはＭＣＡＶ（Modified CAV）
方式などで回転駆動する。
【００４５】データの記録時においては、その記録すべ
きデータを、例えば、前述したように、（１，７）ＲＬ
ＬとＮＲＺＩとを組み合わせた変調方式により変調した
変調データが記録回路４に供給される。記録回路４で
は、その変調データに対応する記録パルスであって、記
録補償を施したものが生成され、ピックアップ３に供給
される。ピックアップ３は、その内蔵するレーザダイオ
ードなどの発光手段を、記録パルスにしたがって駆動す
る。これにより、ディスク１に対しては、記録パルスに
したがい、図１６で説明したようなパワーのレーザ光が
照射され、記録回路４に入力されたデータに対応するマ
ークとスペースとが形成されることで、例えば、マーク
エッジ記録方式によりデータが記録される。
きデータを、例えば、前述したように、（１，７）ＲＬ
ＬとＮＲＺＩとを組み合わせた変調方式により変調した
変調データが記録回路４に供給される。記録回路４で
は、その変調データに対応する記録パルスであって、記
録補償を施したものが生成され、ピックアップ３に供給
される。ピックアップ３は、その内蔵するレーザダイオ
ードなどの発光手段を、記録パルスにしたがって駆動す
る。これにより、ディスク１に対しては、記録パルスに
したがい、図１６で説明したようなパワーのレーザ光が
照射され、記録回路４に入力されたデータに対応するマ
ークとスペースとが形成されることで、例えば、マーク
エッジ記録方式によりデータが記録される。
【００４６】一方、データの再生時においては、ピック
アップ３において、ディスク１に対して、再生レベルの
レーザ光が照射され、その反射光が受光される。さら
に、ピックアップ３では、受光された反射光が光電変換
され、その結果得られるＲＦ（Radio Frequency）信号
が再生回路５に供給される。再生回路５では、ＲＦ信号
に所定の処理が施され、変調データが再生されて出力さ
れる。この変調データは、図示せぬ復調回路において復
調され、元のデータとされる。
アップ３において、ディスク１に対して、再生レベルの
レーザ光が照射され、その反射光が受光される。さら
に、ピックアップ３では、受光された反射光が光電変換
され、その結果得られるＲＦ（Radio Frequency）信号
が再生回路５に供給される。再生回路５では、ＲＦ信号
に所定の処理が施され、変調データが再生されて出力さ
れる。この変調データは、図示せぬ復調回路において復
調され、元のデータとされる。
【００４７】次に、図２を参照して、図１の記録回路４
における記録補償について説明する。
における記録補償について説明する。
【００４８】図２は、図１７と同様の波形図であり、前
述したように、式（１）または（２）によって表現され
る記録方式ＡまたはＢによれば、図２（Ａ）に示すよう
なクロックの下で、同図（Ｂ）に示すような変調データ
が与えられた場合、同図（Ｃ）または（Ｄ）に示すよう
な記録パルスＡまたはＢがそれぞれ生成される。
述したように、式（１）または（２）によって表現され
る記録方式ＡまたはＢによれば、図２（Ａ）に示すよう
なクロックの下で、同図（Ｂ）に示すような変調データ
が与えられた場合、同図（Ｃ）または（Ｄ）に示すよう
な記録パルスＡまたはＢがそれぞれ生成される。
【００４９】記録回路４は、図２（Ｃ）において点線で
示すように、記録方式Ａによる記録パルスＡを構成する
始端パルスまたは終端パルスそれぞれの立ち上がりエッ
ジまたは立ち下がりエッジの位置を変化させることによ
り、それらのパルス幅を変化させ、これにより、記録パ
ルスを、記録すべきデータの並び対応して変化させるよ
うになされている。あるいは、また、記録回路４は、図
２（Ｄ）において点線で示すように、記録方式Ｂによる
記録パルスＢを構成する始端パルスまたは終端パルスそ
れぞれの立ち上がりエッジまたは立ち下がりエッジの位
置を変化させることにより、それらのパルス幅を変化さ
せ、これにより、記録パルスを、記録すべきデータの並
びに対応して変化させるようになされている。
示すように、記録方式Ａによる記録パルスＡを構成する
始端パルスまたは終端パルスそれぞれの立ち上がりエッ
ジまたは立ち下がりエッジの位置を変化させることによ
り、それらのパルス幅を変化させ、これにより、記録パ
ルスを、記録すべきデータの並び対応して変化させるよ
うになされている。あるいは、また、記録回路４は、図
２（Ｄ）において点線で示すように、記録方式Ｂによる
記録パルスＢを構成する始端パルスまたは終端パルスそ
れぞれの立ち上がりエッジまたは立ち下がりエッジの位
置を変化させることにより、それらのパルス幅を変化さ
せ、これにより、記録パルスを、記録すべきデータの並
びに対応して変化させるようになされている。
【００５０】以上のようにして、記録回路４では、記録
補償が施されるようになされている。
補償が施されるようになされている。
【００５１】次に、図３は、図１の記録回路４の基本的
な構成例を示している。
な構成例を示している。
【００５２】マイコン（マイクロコンピュータ）１１
は、各種の信号（ＣＳ，ＷＲ，ＯＷ，ＡＢ［７：０］，
ＣＬＫ，Ｄ［７：０］など）により、記録回路４を構成
する各ブロックを制御するようになされている。ここ
で、例えば、データＤ［７：０］という表記は、データ
Ｄの第０乃至第７ビットを意味する。従って、データＤ
が８ビットで構成される場合、データＤ［７：０］は、
データＤそのものを表す。また、例えば、データＤ
［０］という表記は、データＤの第０ビットを意味す
る。なお、第０ビットは、例えば、ＬＳＢ（最下位ビッ
ト）を表すものとする。
は、各種の信号（ＣＳ，ＷＲ，ＯＷ，ＡＢ［７：０］，
ＣＬＫ，Ｄ［７：０］など）により、記録回路４を構成
する各ブロックを制御するようになされている。ここ
で、例えば、データＤ［７：０］という表記は、データ
Ｄの第０乃至第７ビットを意味する。従って、データＤ
が８ビットで構成される場合、データＤ［７：０］は、
データＤそのものを表す。また、例えば、データＤ
［０］という表記は、データＤの第０ビットを意味す
る。なお、第０ビットは、例えば、ＬＳＢ（最下位ビッ
ト）を表すものとする。
【００５３】即ち、マイコン１１は、ＲＡＭ１５に対し
て、データＤ［７：０］の読み書きを行う場合、例え
ば、通常はＬレベルになっているチップセレクト信号Ｃ
ＳをＨレベルにするようになされている。また、マイコ
ン１は、ＲＡＭ１５にデータＤを書き込む場合、または
データＤを読み出す場合、ライト信号ＷＲを、それぞれ
ＨまたはＬレベルにするようになされている。さらに、
マイコン１１は、ダイレクトオーバライトを行うかどう
か、即ち、変調データの記録を行うかどうかを示すオー
バライト信号ＯＷを出力するようになされている。
て、データＤ［７：０］の読み書きを行う場合、例え
ば、通常はＬレベルになっているチップセレクト信号Ｃ
ＳをＨレベルにするようになされている。また、マイコ
ン１は、ＲＡＭ１５にデータＤを書き込む場合、または
データＤを読み出す場合、ライト信号ＷＲを、それぞれ
ＨまたはＬレベルにするようになされている。さらに、
マイコン１１は、ダイレクトオーバライトを行うかどう
か、即ち、変調データの記録を行うかどうかを示すオー
バライト信号ＯＷを出力するようになされている。
【００５４】また、マイコン１１は、ＲＡＭ１５に対し
てデータを読み書きする場合、そのアドレスを指定する
ためのアドレス信号ＡＢ［７：０］を出力するようにな
されている。さらに、マイコン１１は、記録回路４を構
成するブロックのうちの必要なものに、クロックＣＬＫ
を供給するようになされている。また、マイコン１１
は、ＲＡＭ１５に書き込むべきデータＤ［７：０］を出
力するとともに、ＲＡＭ１５から読み出されたデータＤ
［７：０］を受信するようになされている。
てデータを読み書きする場合、そのアドレスを指定する
ためのアドレス信号ＡＢ［７：０］を出力するようにな
されている。さらに、マイコン１１は、記録回路４を構
成するブロックのうちの必要なものに、クロックＣＬＫ
を供給するようになされている。また、マイコン１１
は、ＲＡＭ１５に書き込むべきデータＤ［７：０］を出
力するとともに、ＲＡＭ１５から読み出されたデータＤ
［７：０］を受信するようになされている。
【００５５】なお、本実施の形態においては、例えば、
アドレス信号ＡＢ［７：０］およびデータＤ［７：０］
は８ビットの信号とされている。
アドレス信号ＡＢ［７：０］およびデータＤ［７：０］
は８ビットの信号とされている。
【００５６】コントローラ１２には、マイコン１１か
ら、チップセレクト信号ＣＳ、ライト信号ＷＲ、または
オーバライト信号ＯＷが、その入力端子ＣＳＩＮ，ＷＲ
ＩＮ、またはＯＷＩＮにそれぞれ供給されるようになさ
れている。さらに、コントローラ１２には、シフタ１４
が出力する、１２ビットのデータＡＡ［１１：０］のう
ちの、第４乃至第７ビットで構成されるデータＡＡ
［７：４］が、その入力端子Ｄ［３：０］に供給される
ようになされている。
ら、チップセレクト信号ＣＳ、ライト信号ＷＲ、または
オーバライト信号ＯＷが、その入力端子ＣＳＩＮ，ＷＲ
ＩＮ、またはＯＷＩＮにそれぞれ供給されるようになさ
れている。さらに、コントローラ１２には、シフタ１４
が出力する、１２ビットのデータＡＡ［１１：０］のう
ちの、第４乃至第７ビットで構成されるデータＡＡ
［７：４］が、その入力端子Ｄ［３：０］に供給される
ようになされている。
【００５７】コントローラ１２は、そこに入力されるチ
ップセレクト信号ＣＳ、ライト信号ＷＲ、およびオーバ
ライト信号ＯＷから、その出力端子ＯＥ，ＣＳ、または
ＷＲそれぞれから出力すべき信号（以下、適宜、コント
ローラ１２の出力端子ＯＥから出力される信号をイネー
ブル信号ＯＥという。また、その出力端子ＣＳ，ＷＲか
ら出力される信号は、コントローラ１２に入力されるチ
ップセレクト信号ＣＳ、ライト信号ＷＲにそれぞれ対応
するので、これらの信号も、以下、適宜、それぞれチッ
プセレクト信号ＣＳ、ライト信号ＷＲという）を生成し
て出力するようになされている。さらに、コントローラ
１２は、シフタ１４からのデータＡＡ［７：４］に基づ
いて、変調データＤＡＴＡの立ち上がりエッジまたは立
ち下がりエッジを検出し、そのタイミングで、例えば、
１クロックの間だけ、ＬレベルからＨレベルになる立ち
上がりエッジ信号ＲＩＳＥまたはＦＡＬＬを、その出力
端子ＲＩＳＥまたはＦＡＬＬからそれぞれ出力するよう
になされている。
ップセレクト信号ＣＳ、ライト信号ＷＲ、およびオーバ
ライト信号ＯＷから、その出力端子ＯＥ，ＣＳ、または
ＷＲそれぞれから出力すべき信号（以下、適宜、コント
ローラ１２の出力端子ＯＥから出力される信号をイネー
ブル信号ＯＥという。また、その出力端子ＣＳ，ＷＲか
ら出力される信号は、コントローラ１２に入力されるチ
ップセレクト信号ＣＳ、ライト信号ＷＲにそれぞれ対応
するので、これらの信号も、以下、適宜、それぞれチッ
プセレクト信号ＣＳ、ライト信号ＷＲという）を生成し
て出力するようになされている。さらに、コントローラ
１２は、シフタ１４からのデータＡＡ［７：４］に基づ
いて、変調データＤＡＴＡの立ち上がりエッジまたは立
ち下がりエッジを検出し、そのタイミングで、例えば、
１クロックの間だけ、ＬレベルからＨレベルになる立ち
上がりエッジ信号ＲＩＳＥまたはＦＡＬＬを、その出力
端子ＲＩＳＥまたはＦＡＬＬからそれぞれ出力するよう
になされている。
【００５８】セレクタ１３は、例えば、８ビットのセレ
クタで、そこには、マイコン１１からオーバライト信号
ＯＷとアドレス信号ＡＢ［７：０］が、その入力端子Ａ
／ＢとＢ［７：０］それぞれに供給されるようになされ
ている。さらに、セレクタ１３には、シフタ１４が出力
するデータＡＡ［１１：０］のうちの、第０乃至第３ビ
ットＡＡ［３：０］および第８乃至第１１ビットＡＡ
［１１：８］で構成される８ビットのデータ（このデー
タも、アドレス信号ＡＢ［７：０］と同様に、ＲＡＭ１
５の８ビットのアドレスとなるので、以下、適宜、アド
レス信号ＡＢ’［７：０］と表記する）が、その入力端
子Ａ［７：０］に供給されるようになされている。
クタで、そこには、マイコン１１からオーバライト信号
ＯＷとアドレス信号ＡＢ［７：０］が、その入力端子Ａ
／ＢとＢ［７：０］それぞれに供給されるようになされ
ている。さらに、セレクタ１３には、シフタ１４が出力
するデータＡＡ［１１：０］のうちの、第０乃至第３ビ
ットＡＡ［３：０］および第８乃至第１１ビットＡＡ
［１１：８］で構成される８ビットのデータ（このデー
タも、アドレス信号ＡＢ［７：０］と同様に、ＲＡＭ１
５の８ビットのアドレスとなるので、以下、適宜、アド
レス信号ＡＢ’［７：０］と表記する）が、その入力端
子Ａ［７：０］に供給されるようになされている。
【００５９】セレクタ１３は、オーバライト信号ＯＷが
ＬまたはＨレベルのとき、アドレス信号ＡＢ［７：０］
またはＡＢ’［７：０］をそれぞれ選択し、その出力端
子Ｃ［７：０］から、アドレス信号ＡＤＲ［７：０］と
して出力するようになされている。
ＬまたはＨレベルのとき、アドレス信号ＡＢ［７：０］
またはＡＢ’［７：０］をそれぞれ選択し、その出力端
子Ｃ［７：０］から、アドレス信号ＡＤＲ［７：０］と
して出力するようになされている。
【００６０】シフタ１４は、例えば、１２ビットのシフ
タで、そこには、変調データＤＡＴＡとクロック（デー
タクロック）ＣＬＫが、入力端子ＤＩＮとＣＬＫそれぞ
れに供給されるようになされている。シフタ１４は、１
２ビットのレジスタを内蔵しており、クロックＣＬＫに
同期して、そのレジスタのＬＳＢに、変調データＤＡＴ
Ａを記憶させるとともに、そのレジスタの各ビットを、
１つ上位のビットにコピー、即ち、１ビットの左シフト
を行うようになされている。シフタ１４が内蔵するレジ
スタの記憶値、即ち、１２ビット単位のパラレルデータ
とされた変調データＡＡ［１１：０］は、第０乃至第３
ビットＡＡ［３：０］、第４乃至第７ビットＡＡ［７：
４］、および第８乃至第１１ビットＡＡ［１１：８］に
分割され、上述したように、第０乃至第３ビットＡＡ
［３：０］および第８乃至第１１ビットＡＡ［１１：
８］はセレクタ１３に供給され、第４乃至第７ビットＡ
Ａ［７：４］はコントローラ１２に供給されるようにな
されている。
タで、そこには、変調データＤＡＴＡとクロック（デー
タクロック）ＣＬＫが、入力端子ＤＩＮとＣＬＫそれぞ
れに供給されるようになされている。シフタ１４は、１
２ビットのレジスタを内蔵しており、クロックＣＬＫに
同期して、そのレジスタのＬＳＢに、変調データＤＡＴ
Ａを記憶させるとともに、そのレジスタの各ビットを、
１つ上位のビットにコピー、即ち、１ビットの左シフト
を行うようになされている。シフタ１４が内蔵するレジ
スタの記憶値、即ち、１２ビット単位のパラレルデータ
とされた変調データＡＡ［１１：０］は、第０乃至第３
ビットＡＡ［３：０］、第４乃至第７ビットＡＡ［７：
４］、および第８乃至第１１ビットＡＡ［１１：８］に
分割され、上述したように、第０乃至第３ビットＡＡ
［３：０］および第８乃至第１１ビットＡＡ［１１：
８］はセレクタ１３に供給され、第４乃至第７ビットＡ
Ａ［７：４］はコントローラ１２に供給されるようにな
されている。
【００６１】なお、変調データＡＡ［１１：０］のうち
の第３ビットＡＡ［３］は、マルチパルス発生器１６に
も供給されるようになされている。
の第３ビットＡＡ［３］は、マルチパルス発生器１６に
も供給されるようになされている。
【００６２】ＲＡＭ１５は、例えば、８ビットのアドレ
ス空間を有し、８ビットのデータを記憶するＲＡＭで、
そこには、コントローラ１２からチップセレクト信号Ｃ
Ｓまたはライト信号ＷＲが、その入力端子ＣＳまたはＷ
Ｒにそれぞれ供給されるようになされている。さらに、
ＲＡＭ１５には、セレクタ１３からアドレス信号ＡＤＲ
［７：０］が、その入力端子Ａ［７：０］に供給される
ようになされてる。また、ＲＡＭ１５のデータ端子ＤＩ
Ｎには、マイコン１１が出力するデータＤ［７：０］が
供給されるようになされている。
ス空間を有し、８ビットのデータを記憶するＲＡＭで、
そこには、コントローラ１２からチップセレクト信号Ｃ
Ｓまたはライト信号ＷＲが、その入力端子ＣＳまたはＷ
Ｒにそれぞれ供給されるようになされている。さらに、
ＲＡＭ１５には、セレクタ１３からアドレス信号ＡＤＲ
［７：０］が、その入力端子Ａ［７：０］に供給される
ようになされてる。また、ＲＡＭ１５のデータ端子ＤＩ
Ｎには、マイコン１１が出力するデータＤ［７：０］が
供給されるようになされている。
【００６３】ＲＡＭ１５は、チップセレクト信号ＣＳが
Ｈレベルで、かつライト信号ＷＲがＨレベルのとき、マ
イコン１１が出力するデータＤ［７：０］を、アドレス
信号ＡＤＲ［７：０］で表されるアドレスに記憶し、ま
た、チップセレクト信号ＣＳがＨレベルで、かつライト
信号ＷＲがＬレベルのとき、アドレス信号ＡＤＲ［７：
０］で表されるアドレスから、データＤ［７：０］を読
み出し、データＤＯ［７：０］として、その出力端子Ｄ
ＯＵＴ［７：０］から出力するようになされている。
Ｈレベルで、かつライト信号ＷＲがＨレベルのとき、マ
イコン１１が出力するデータＤ［７：０］を、アドレス
信号ＡＤＲ［７：０］で表されるアドレスに記憶し、ま
た、チップセレクト信号ＣＳがＨレベルで、かつライト
信号ＷＲがＬレベルのとき、アドレス信号ＡＤＲ［７：
０］で表されるアドレスから、データＤ［７：０］を読
み出し、データＤＯ［７：０］として、その出力端子Ｄ
ＯＵＴ［７：０］から出力するようになされている。
【００６４】マルチパルス発生器１６には、シフタ１４
から１２ビットの変調データＡＡ［１１：０］のうちの
第３ビットＡＡ［３］が、その入力端子ＩＮＤＡＴＡに
供給され、また、マイコン１１からクロックＣＬＫが、
その入力端子ＣＬＫに供給されるようになされている。
から１２ビットの変調データＡＡ［１１：０］のうちの
第３ビットＡＡ［３］が、その入力端子ＩＮＤＡＴＡに
供給され、また、マイコン１１からクロックＣＬＫが、
その入力端子ＣＬＫに供給されるようになされている。
【００６５】マルチパルス発生器１６は、シフタ１４か
ら順次供給される変調データの第３ビットＡＡ［３］
と、マイコン１１から供給されるクロックＣＬＫに基づ
いて、終端パルスを形成するためのデータＤＡＴＡ１、
バーストパルスを形成するためのデータＭＰ、および始
端パルスを形成するためのデータＤＡＴＡ２を生成し、
それぞれを、その出力端子Ｑ１，ＭＰ，Ｑ２から出力す
るようになされている。
ら順次供給される変調データの第３ビットＡＡ［３］
と、マイコン１１から供給されるクロックＣＬＫに基づ
いて、終端パルスを形成するためのデータＤＡＴＡ１、
バーストパルスを形成するためのデータＭＰ、および始
端パルスを形成するためのデータＤＡＴＡ２を生成し、
それぞれを、その出力端子Ｑ１，ＭＰ，Ｑ２から出力す
るようになされている。
【００６６】プログラマブルディレイライン１７または
１８は、ＤＦＦ１９または２０から供給される４ビット
のデータＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ
＿ＤＡＴＡ［３：０］にしたがって、データＤＡＴＡ１
またはＤＡＴＡ２をそれぞれ所定量ｙまたはｘだけ遅延
し、遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２とし
て、それぞれの出力端子ＯＵＴから出力するようになさ
れている。
１８は、ＤＦＦ１９または２０から供給される４ビット
のデータＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ
＿ＤＡＴＡ［３：０］にしたがって、データＤＡＴＡ１
またはＤＡＴＡ２をそれぞれ所定量ｙまたはｘだけ遅延
し、遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２とし
て、それぞれの出力端子ＯＵＴから出力するようになさ
れている。
【００６７】ＤＦＦ１９または２０は、ＲＡＭ１５から
出力されるデータＤＯ［７：０］のうちの下位４ビット
ＤＯ［３：０］または上位４ビットＤＯ［７：４］を、
コントローラ１２から、その入力端子ＣＬＫに供給され
る立ち下がりエッジ信号ＦＡＬＬまたは立ち上がりエッ
ジ信号ＲＩＳＥのタイミングでラッチし、データＦＡＬ
Ｌ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ
［３：０］として、プログラマブルディレイライン１７
または１８にそれぞれ供給するようになされている。
出力されるデータＤＯ［７：０］のうちの下位４ビット
ＤＯ［３：０］または上位４ビットＤＯ［７：４］を、
コントローラ１２から、その入力端子ＣＬＫに供給され
る立ち下がりエッジ信号ＦＡＬＬまたは立ち上がりエッ
ジ信号ＲＩＳＥのタイミングでラッチし、データＦＡＬ
Ｌ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ
［３：０］として、プログラマブルディレイライン１７
または１８にそれぞれ供給するようになされている。
【００６８】記録信号発生器２１は、プログラマブルデ
ィレイライン１７または１８それぞれから供給される遅
延データＤＤＡＴＡ１またはＤＤＡＴＡ２、およびマル
チパルス発生器１６から供給されるデータＭＰを用いて
論理演算を行うことで、図２で説明したような記録パル
スを生成し、その出力端子ＲＥＣから出力するようにな
されている。
ィレイライン１７または１８それぞれから供給される遅
延データＤＤＡＴＡ１またはＤＤＡＴＡ２、およびマル
チパルス発生器１６から供給されるデータＭＰを用いて
論理演算を行うことで、図２で説明したような記録パル
スを生成し、その出力端子ＲＥＣから出力するようにな
されている。
【００６９】ゲート回路２２は、例えば、８ビットの３
ステートのゲートで、ＲＡＭ１５から読み出されるデー
タＤＯ［７：０］を受信し、コントローラ１２が出力す
るイネーブル信号ＯＥが、ＬまたはＨレベルのうちの、
例えばＨレベルである場合のみ、その受信したデータＤ
Ｏ［７：０］を、データＤ［７：０］として、マイコン
１１に供給するようになされている。
ステートのゲートで、ＲＡＭ１５から読み出されるデー
タＤＯ［７：０］を受信し、コントローラ１２が出力す
るイネーブル信号ＯＥが、ＬまたはＨレベルのうちの、
例えばＨレベルである場合のみ、その受信したデータＤ
Ｏ［７：０］を、データＤ［７：０］として、マイコン
１１に供給するようになされている。
【００７０】以上のように構成される記録回路４では、
マイコン１１において、記録パルスを構成する始端パル
スの遅延量ｘおよび終端パルスの遅延量ｙ（後述するよ
うに、これらの遅延量により、記録パルスを構成する始
端パルスまたは終端パルスの立ち上がりまたは立ち下が
りエッジの位置が変化され、これにより、それぞれのパ
ルス幅が変化される）としてのデータＤ［７：０］が、
ディスク１に形成されるマークやスペースの長さ、即
ち、変調データの並びごとに設定され、ＲＡＭ１５に供
給されて記憶される（このような処理が行われるモード
を、データ設定モードという）。そして、ダイレクトオ
ーバライト（記録時）においては、そのデータＤ［７：
０］に基づいて遅延が行われた記録パルスが生成される
（このような処理が行われるモードを、オーバライトモ
ードという）。
マイコン１１において、記録パルスを構成する始端パル
スの遅延量ｘおよび終端パルスの遅延量ｙ（後述するよ
うに、これらの遅延量により、記録パルスを構成する始
端パルスまたは終端パルスの立ち上がりまたは立ち下が
りエッジの位置が変化され、これにより、それぞれのパ
ルス幅が変化される）としてのデータＤ［７：０］が、
ディスク１に形成されるマークやスペースの長さ、即
ち、変調データの並びごとに設定され、ＲＡＭ１５に供
給されて記憶される（このような処理が行われるモード
を、データ設定モードという）。そして、ダイレクトオ
ーバライト（記録時）においては、そのデータＤ［７：
０］に基づいて遅延が行われた記録パルスが生成される
（このような処理が行われるモードを、オーバライトモ
ードという）。
【００７１】即ち、データ設定モードにおいては、マイ
コン１１は、チップセレクト信号ＣＳおよびライト信号
ＷＲの両方をＨレベルにし、オーバライト信号ＯＷをＬ
レベルにする。
コン１１は、チップセレクト信号ＣＳおよびライト信号
ＷＲの両方をＨレベルにし、オーバライト信号ＯＷをＬ
レベルにする。
【００７２】さらに、マイコン１１は、各種の変調デー
タの並びに適した遅延量ｘまたはｙに対応する４ビット
のデータＲＩＳＥ＿ＤＡＴＡ［３：０］またはＦＡＬＬ
＿ＤＡＴＡ［３：０］をそれぞれ設定し、データＲＩＳ
Ｅ＿ＤＡＴＡ［３：０］を上位４ビットとし、データＦ
ＡＬＬ＿ＤＡＴＡ［３：０］を下位４ビットとする８ビ
ットのデータＤ［７：０］を生成する。
タの並びに適した遅延量ｘまたはｙに対応する４ビット
のデータＲＩＳＥ＿ＤＡＴＡ［３：０］またはＦＡＬＬ
＿ＤＡＴＡ［３：０］をそれぞれ設定し、データＲＩＳ
Ｅ＿ＤＡＴＡ［３：０］を上位４ビットとし、データＦ
ＡＬＬ＿ＤＡＴＡ［３：０］を下位４ビットとする８ビ
ットのデータＤ［７：０］を生成する。
【００７３】即ち、マイコン１１では、例えば、変調デ
ータの中の、ある連続する１２ビットに注目した場合
に、その上位４ビットと下位４ビットの合計８ビットに
基づいて、最適な遅延量としてのデータＤ［７：０］が
求められる。
ータの中の、ある連続する１２ビットに注目した場合
に、その上位４ビットと下位４ビットの合計８ビットに
基づいて、最適な遅延量としてのデータＤ［７：０］が
求められる。
【００７４】このデータＤ［７：０］は、マイコン１１
からＲＡＭ１５に供給される。
からＲＡＭ１５に供給される。
【００７５】なお、データＤ［７：０］は、例えば、あ
らかじめ実験などを行うことにより求めておき、図示せ
ぬＲＯＭ（Read Only Memory）などに記憶させておくよ
うにするのが好ましい。この場合、マイコン１１には、
データ設定モード時に、そのＲＯＭから、データＤ
［７：０］を読み出させるようにすれば良い。
らかじめ実験などを行うことにより求めておき、図示せ
ぬＲＯＭ（Read Only Memory）などに記憶させておくよ
うにするのが好ましい。この場合、マイコン１１には、
データ設定モード時に、そのＲＯＭから、データＤ
［７：０］を読み出させるようにすれば良い。
【００７６】マイコン１１は、上述したように、変調デ
ータの中の、ある連続する１２ビットに注目した場合
に、その上位４ビットと下位４ビットの合計８ビットで
構成されるデータＡＤ１に基づいて、最適な遅延量とし
てのデータＤ［７：０］を得ると、その８ビットのデー
タＡＤ１を、アドレス信号ＡＢ［７：０］として、セレ
クタ１３に出力する。
ータの中の、ある連続する１２ビットに注目した場合
に、その上位４ビットと下位４ビットの合計８ビットで
構成されるデータＡＤ１に基づいて、最適な遅延量とし
てのデータＤ［７：０］を得ると、その８ビットのデー
タＡＤ１を、アドレス信号ＡＢ［７：０］として、セレ
クタ１３に出力する。
【００７７】上述したように、いまの場合、オーバライ
ト信号ＯＷは、Ｌレベルであるから、セレクタ１３にお
いては、入力端子Ｂ［７：０］に入力される、マイコン
１１からのアドレス信号ＡＢ［７：０］が選択され、ア
ドレス信号ＡＤＲ［７：０］として、ＲＡＭ１５に供給
される。
ト信号ＯＷは、Ｌレベルであるから、セレクタ１３にお
いては、入力端子Ｂ［７：０］に入力される、マイコン
１１からのアドレス信号ＡＢ［７：０］が選択され、ア
ドレス信号ＡＤＲ［７：０］として、ＲＡＭ１５に供給
される。
【００７８】一方、コントローラ１２は、Ｈレベルのチ
ップセレクト信号ＣＳおよびライト信号ＷＲと、Ｌレベ
ルのオーバライト信号ＯＷを受信すると、Ｈレベルのチ
ップセレクト信号ＣＳおよびライト信号ＷＲを、ＲＡＭ
１５に出力する。
ップセレクト信号ＣＳおよびライト信号ＷＲと、Ｌレベ
ルのオーバライト信号ＯＷを受信すると、Ｈレベルのチ
ップセレクト信号ＣＳおよびライト信号ＷＲを、ＲＡＭ
１５に出力する。
【００７９】従って、ＲＡＭ１５においては、アドレス
信号ＡＤＲ［７：０］が示すアドレスに、データＤ
［７：０］が記憶される。
信号ＡＤＲ［７：０］が示すアドレスに、データＤ
［７：０］が記憶される。
【００８０】以下、同様にして、ＲＡＭ１５には、ディ
スク１に形成されるマークおよびスペースの長さ、即
ち、記録される変調データに適したものに対応する各値
のデータＤ［７：０］が記憶される。
スク１に形成されるマークおよびスペースの長さ、即
ち、記録される変調データに適したものに対応する各値
のデータＤ［７：０］が記憶される。
【００８１】なお、ＲＡＭ１５に記憶されたデータＤ
［７：０］が正しいかどうかを確認するためなどに、あ
るアドレスＡＤＲ［７：０］におけるデータＤ［７：
０］をＲＡＭ１５から読み出す場合には、マイコン１１
は、チップセレクト信号ＣＳをＨレベルにし、ライト信
号ＷＲおよびオーバライト信号ＯＷをＬレベルにする。
さらに、マイコン１１は、アドレスＡＢ［７：０］をセ
レクタ１３に出力する。この場合、コントローラ１２
は、Ｈレベルのチップセレクト信号ＣＳと、Ｌレベルの
ライト信号ＷＲを、ＲＡＭ１５に出力するとともに、Ｈ
レベルのイネーブル信号ＯＥを、ゲート回路２２に出力
する。また、セレクタ１３は、マイコン１１からのアド
レスＡＢ［７：０］を選択し、アドレス信号ＡＤＲ
［７：０］としてＲＡＭ１５に出力する。
［７：０］が正しいかどうかを確認するためなどに、あ
るアドレスＡＤＲ［７：０］におけるデータＤ［７：
０］をＲＡＭ１５から読み出す場合には、マイコン１１
は、チップセレクト信号ＣＳをＨレベルにし、ライト信
号ＷＲおよびオーバライト信号ＯＷをＬレベルにする。
さらに、マイコン１１は、アドレスＡＢ［７：０］をセ
レクタ１３に出力する。この場合、コントローラ１２
は、Ｈレベルのチップセレクト信号ＣＳと、Ｌレベルの
ライト信号ＷＲを、ＲＡＭ１５に出力するとともに、Ｈ
レベルのイネーブル信号ＯＥを、ゲート回路２２に出力
する。また、セレクタ１３は、マイコン１１からのアド
レスＡＢ［７：０］を選択し、アドレス信号ＡＤＲ
［７：０］としてＲＡＭ１５に出力する。
【００８２】ＲＡＭ１５は、Ｈレベルのチップセレクト
信号ＣＳ、Ｌレベルのライト信号ＷＲ、およびアドレス
信号ＡＤＲ［７：０］を受信すると、上述したように、
アドレス信号ＡＤＲ［７：０］に対応するアドレスか
ら、データＤ［７：０］を読み出し、データＤＯ［７：
０］として、ゲート回路２２に出力する。ゲート回路２
２は、上述したように、Ｈレベルのイネーブル信号ＯＥ
を受信すると、ＲＡＭ１５からのデータをマイコン１１
に出力するから、これにより、ＲＡＭ１５から読み出さ
れたデータＤＯ［７：０］は、マイコン１１に供給され
る。
信号ＣＳ、Ｌレベルのライト信号ＷＲ、およびアドレス
信号ＡＤＲ［７：０］を受信すると、上述したように、
アドレス信号ＡＤＲ［７：０］に対応するアドレスか
ら、データＤ［７：０］を読み出し、データＤＯ［７：
０］として、ゲート回路２２に出力する。ゲート回路２
２は、上述したように、Ｈレベルのイネーブル信号ＯＥ
を受信すると、ＲＡＭ１５からのデータをマイコン１１
に出力するから、これにより、ＲＡＭ１５から読み出さ
れたデータＤＯ［７：０］は、マイコン１１に供給され
る。
【００８３】次に、オーバライトモード時においては、
マイコン１１は、チップセレクト信号ＣＳおよびオーバ
ライト信号ＯＷをＨレベルにし、ライト信号ＷＲをＬレ
ベルにする。
マイコン１１は、チップセレクト信号ＣＳおよびオーバ
ライト信号ＯＷをＨレベルにし、ライト信号ＷＲをＬレ
ベルにする。
【００８４】また、この場合、シフタ１４には、クロッ
クＣＬＫに同期した変調データＤＡＴＡが供給される。
シフタ１４は、クロックＣＬＫのタイミングで、そこに
供給される変調データＤＡＴＡを、その内蔵する１２ビ
ットのレジスタのＬＳＢに記憶するとともに、そのレジ
スタの記憶値をシフトし、その結果得られる１２ビット
単位の変調データＡＡ［１１：０］を出力する。この１
２ビットの変調データＡＡ［１１：０］のうち、第０乃
至第３ビットＡＡ［３：０］および第８乃至第１１ビッ
トＡＡ［１１：８］はセレクタ１３に、第３ビットＡＡ
［３］はマルチパルス発生器１６に、第４乃至第７ビッ
トＡＡ［７：４］はコントローラ１２に、それぞれ供給
される。
クＣＬＫに同期した変調データＤＡＴＡが供給される。
シフタ１４は、クロックＣＬＫのタイミングで、そこに
供給される変調データＤＡＴＡを、その内蔵する１２ビ
ットのレジスタのＬＳＢに記憶するとともに、そのレジ
スタの記憶値をシフトし、その結果得られる１２ビット
単位の変調データＡＡ［１１：０］を出力する。この１
２ビットの変調データＡＡ［１１：０］のうち、第０乃
至第３ビットＡＡ［３：０］および第８乃至第１１ビッ
トＡＡ［１１：８］はセレクタ１３に、第３ビットＡＡ
［３］はマルチパルス発生器１６に、第４乃至第７ビッ
トＡＡ［７：４］はコントローラ１２に、それぞれ供給
される。
【００８５】シフタ１４が出力する変調データＡＡ
［３：０］およびＡＡ［１１：８］は、８ビットのデー
タとしてまとめられ、これにより、例えば、変調データ
ＡＡ［３：０］、ＡＡ［１１：８］の順で並べた８ビッ
トのデータ（アドレス信号）ＡＢ’［７：０］が構成さ
れ、セレクタ１３の入力端子Ａ［７：０］に供給され
る。
［３：０］およびＡＡ［１１：８］は、８ビットのデー
タとしてまとめられ、これにより、例えば、変調データ
ＡＡ［３：０］、ＡＡ［１１：８］の順で並べた８ビッ
トのデータ（アドレス信号）ＡＢ’［７：０］が構成さ
れ、セレクタ１３の入力端子Ａ［７：０］に供給され
る。
【００８６】いまの場合、オーバライト信号ＯＷはＨレ
ベルであるから、セレクタ１３では、その入力端子Ａ
［７：０］に供給されるアドレス信号ＡＢ’［７：０］
が選択され、アドレス信号ＡＤＲ［７：０］として、Ｒ
ＡＭ１５に供給される。
ベルであるから、セレクタ１３では、その入力端子Ａ
［７：０］に供給されるアドレス信号ＡＢ’［７：０］
が選択され、アドレス信号ＡＤＲ［７：０］として、Ｒ
ＡＭ１５に供給される。
【００８７】一方、コントローラ１２は、Ｈレベルのチ
ップセレクト信号ＣＳと、Ｌレベルのライト信号ＷＲを
受信すると、それらと同様のチップセレクト信号ＣＳお
よびライト信号ＷＲを、ＲＡＭ１５に出力する。
ップセレクト信号ＣＳと、Ｌレベルのライト信号ＷＲを
受信すると、それらと同様のチップセレクト信号ＣＳお
よびライト信号ＷＲを、ＲＡＭ１５に出力する。
【００８８】従って、この場合、ＲＡＭ１５において
は、アドレス信号ＡＤＲ［７：０］に対応するアドレス
から、データＤ［７：０］が読み出され、データＤＯ
［７：０］として出力される。即ち、この場合、記録し
ようとする変調データの並びに対応するデータＤＯ
［７：０］が、ＲＡＭ１５から出力される。このデータ
ＤＯ［７：０］のうち、上位４ビットＤＯ［７：４］は
ＤＦＦ２０に供給され、下位４ビットＤＯ［３：０］は
ＤＦＦ１９に供給される。
は、アドレス信号ＡＤＲ［７：０］に対応するアドレス
から、データＤ［７：０］が読み出され、データＤＯ
［７：０］として出力される。即ち、この場合、記録し
ようとする変調データの並びに対応するデータＤＯ
［７：０］が、ＲＡＭ１５から出力される。このデータ
ＤＯ［７：０］のうち、上位４ビットＤＯ［７：４］は
ＤＦＦ２０に供給され、下位４ビットＤＯ［３：０］は
ＤＦＦ１９に供給される。
【００８９】また、コントローラ１２は、変調データＡ
Ａ［７：４］を受信すると、その変調データＡＡ［７：
４］に基づいて、変調データの立ち上がりエッジおよび
立ち下がりエッジを検出する。即ち、本実施の形態で
は、変調データは、上述したように、（１，７）ＲＬＬ
とＮＲＺＩとの組合せにより得られたものであるから、
孤立した反転が存在しない。このため、変調データの中
に立ち上がりエッジがあると、シフタ１４において変調
データがシフトされていく過程の中で、ＡＡ［７］＝
０，ＡＡ［６］＝０，ＡＡ［５］＝１，ＡＡ［４］＝１
となる場合が必ず生じる。また、変調データの中に立ち
下がりエッジがあると、シフタ１４において変調データ
がシフトされていく過程の中で、ＡＡ［７］＝１，ＡＡ
［６］＝１，ＡＡ［５］＝０，ＡＡ［４］＝０となる場
合が必ず生じる。
Ａ［７：４］を受信すると、その変調データＡＡ［７：
４］に基づいて、変調データの立ち上がりエッジおよび
立ち下がりエッジを検出する。即ち、本実施の形態で
は、変調データは、上述したように、（１，７）ＲＬＬ
とＮＲＺＩとの組合せにより得られたものであるから、
孤立した反転が存在しない。このため、変調データの中
に立ち上がりエッジがあると、シフタ１４において変調
データがシフトされていく過程の中で、ＡＡ［７］＝
０，ＡＡ［６］＝０，ＡＡ［５］＝１，ＡＡ［４］＝１
となる場合が必ず生じる。また、変調データの中に立ち
下がりエッジがあると、シフタ１４において変調データ
がシフトされていく過程の中で、ＡＡ［７］＝１，ＡＡ
［６］＝１，ＡＡ［５］＝０，ＡＡ［４］＝０となる場
合が必ず生じる。
【００９０】そこで、コントローラ１２は、ＡＡ［７］
＝０，ＡＡ［６］＝０，ＡＡ［５］＝１，ＡＡ［４］＝
１を検出すると、立ち上がりエッジを検出したとして、
立ち上がりエッジ信号ＲＩＳＥを出力する。また、コン
トローラ１２は、ＡＡ［７］＝１，ＡＡ［６］＝１，Ａ
Ａ［５］＝０，ＡＡ［４］＝０を検出すると、立ち下が
りエッジを検出したとして、立ち下がりエッジ信号ＦＡ
ＬＬを出力する。
＝０，ＡＡ［６］＝０，ＡＡ［５］＝１，ＡＡ［４］＝
１を検出すると、立ち上がりエッジを検出したとして、
立ち上がりエッジ信号ＲＩＳＥを出力する。また、コン
トローラ１２は、ＡＡ［７］＝１，ＡＡ［６］＝１，Ａ
Ａ［５］＝０，ＡＡ［４］＝０を検出すると、立ち下が
りエッジを検出したとして、立ち下がりエッジ信号ＦＡ
ＬＬを出力する。
【００９１】なお、変調データの最小反転幅が２でない
場合には、それに対応して、コントローラ１２における
立ち上がりエッジおよび立ち下がりエッジの検出方法を
変更する必要がある。
場合には、それに対応して、コントローラ１２における
立ち上がりエッジおよび立ち下がりエッジの検出方法を
変更する必要がある。
【００９２】立ち下がりエッジ信号ＦＡＬＬまたは立ち
上がりエッジ信号ＲＩＳＥは、ＤＦＦ１９または２０に
それぞれ出力される。ＤＦＦ１９または２０は、立ち下
がりエッジ信号ＦＡＬＬまたは立ち上がりエッジ信号Ｒ
ＩＳＥのタイミングで、ＲＡＭ１５からのデータＤＯ
［３：０］またはＤＯ［７：４］をラッチし、データＦ
ＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ
［３：０］として、プログラマブルディレイライン１７
または１８にそれぞれ出力する。
上がりエッジ信号ＲＩＳＥは、ＤＦＦ１９または２０に
それぞれ出力される。ＤＦＦ１９または２０は、立ち下
がりエッジ信号ＦＡＬＬまたは立ち上がりエッジ信号Ｒ
ＩＳＥのタイミングで、ＲＡＭ１５からのデータＤＯ
［３：０］またはＤＯ［７：４］をラッチし、データＦ
ＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ
［３：０］として、プログラマブルディレイライン１７
または１８にそれぞれ出力する。
【００９３】一方、マルチパス発生器１６は、シフタ１
４から供給されるデータＡＡ［３］を変調データとして
順次受信し、その変調データから、データＤＡＴＡ１，
ＤＡＴＡ２，ＭＰを生成して、それぞれを、プログラマ
ブルディレイライン１７，１８、記録信号発生器２１に
出力する。プログラマブルディレイライン１７または１
８では、ＤＦＦ１９または２０から供給される４ビット
のデータＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ
＿ＤＡＴＡ［３：０］にしたがって、データＤＡＴＡ１
またはＤＡＴＡ２がそれぞれ所定量ｙまたはｘだけ遅延
され、遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２とし
て、記録信号発生器２１に供給される。記録信号発生器
２１では、プログラマブルディレイライン１７または１
８それぞれからの遅延データＤＤＡＴＡ１またはＤＤＡ
ＴＡ２、およびマルチパルス発生器１６からのデータＭ
Ｐに基づいて、記録パルスが生成されて出力される。
４から供給されるデータＡＡ［３］を変調データとして
順次受信し、その変調データから、データＤＡＴＡ１，
ＤＡＴＡ２，ＭＰを生成して、それぞれを、プログラマ
ブルディレイライン１７，１８、記録信号発生器２１に
出力する。プログラマブルディレイライン１７または１
８では、ＤＦＦ１９または２０から供給される４ビット
のデータＦＡＬＬ＿ＤＡＴＡ［３：０］またはＲＩＳＥ
＿ＤＡＴＡ［３：０］にしたがって、データＤＡＴＡ１
またはＤＡＴＡ２がそれぞれ所定量ｙまたはｘだけ遅延
され、遅延データＤＤＡＴＡ１またはＤＤＡＴＡ２とし
て、記録信号発生器２１に供給される。記録信号発生器
２１では、プログラマブルディレイライン１７または１
８それぞれからの遅延データＤＤＡＴＡ１またはＤＤＡ
ＴＡ２、およびマルチパルス発生器１６からのデータＭ
Ｐに基づいて、記録パルスが生成されて出力される。
【００９４】ここで、実際の回路では、シフタ１４やＲ
ＡＭ１５などの仕様（動作速度）によって、プログラマ
ブルディレイライン１７または１８に対して、変調デー
タ（ここでは、ＡＡ［３］）の立ち下がりエッジまたは
立ち上がりエッジに対応するデータＤＡＴＡ１またはＤ
ＡＴＡ２が入力されるタイミングと、データＦＡＬＬ＿
ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ［３：
０］が入力されるタイミングとの間にずれが生じる場合
がある。このような場合には、例えば、変調データＡＡ
［３］が入力されるマルチパルス発生回路１６の入力端
子ＩＮＤＡＴＡの前段に、遅延回路などを設けるなどし
て、上述のタイミングどうしを一致させるようにする必
要がある。なお、これは、その他、例えば、シフタ１４
からマルチパルス発生器１６に供給する変調データを、
ＡＡ［３］ではなく、ＡＡ［２］やＡＡ［４］にするこ
となどによっても可能である。
ＡＭ１５などの仕様（動作速度）によって、プログラマ
ブルディレイライン１７または１８に対して、変調デー
タ（ここでは、ＡＡ［３］）の立ち下がりエッジまたは
立ち上がりエッジに対応するデータＤＡＴＡ１またはＤ
ＡＴＡ２が入力されるタイミングと、データＦＡＬＬ＿
ＤＡＴＡ［３：０］またはＲＩＳＥ＿ＤＡＴＡ［３：
０］が入力されるタイミングとの間にずれが生じる場合
がある。このような場合には、例えば、変調データＡＡ
［３］が入力されるマルチパルス発生回路１６の入力端
子ＩＮＤＡＴＡの前段に、遅延回路などを設けるなどし
て、上述のタイミングどうしを一致させるようにする必
要がある。なお、これは、その他、例えば、シフタ１４
からマルチパルス発生器１６に供給する変調データを、
ＡＡ［３］ではなく、ＡＡ［２］やＡＡ［４］にするこ
となどによっても可能である。
【００９５】次に、図４は、図３のコントローラ１２の
構成例を示している。
構成例を示している。
【００９６】ＡＮＤゲート３１には、変調データＡＡ
［４］およびＡＡ［５］が入力されるようになされてお
り、そこでは、両者のＡＮＤ（論理積）が演算され、Ａ
ＮＤゲート３３の一方の入力端子に入力される。また、
ＡＮＤゲート３３の他方の入力端子には、ＮＯＲゲート
３５の出力が入力されるようになされており、ＡＮＤゲ
ート３３では、ＡＮＤゲート３１とＮＯＲゲート３５と
の出力のＡＮＤが演算され、その演算結果が、立ち下が
りエッジ信号ＦＡＬＬとして出力される。ＮＯＲゲート
３５には、変調データＡＡ［６］およびＡＡ［７］が入
力されるようになされており、そこでは、両者のＮＯＲ
（論理和の否定）が演算される。
［４］およびＡＡ［５］が入力されるようになされてお
り、そこでは、両者のＡＮＤ（論理積）が演算され、Ａ
ＮＤゲート３３の一方の入力端子に入力される。また、
ＡＮＤゲート３３の他方の入力端子には、ＮＯＲゲート
３５の出力が入力されるようになされており、ＡＮＤゲ
ート３３では、ＡＮＤゲート３１とＮＯＲゲート３５と
の出力のＡＮＤが演算され、その演算結果が、立ち下が
りエッジ信号ＦＡＬＬとして出力される。ＮＯＲゲート
３５には、変調データＡＡ［６］およびＡＡ［７］が入
力されるようになされており、そこでは、両者のＮＯＲ
（論理和の否定）が演算される。
【００９７】従って、ＡＡ［７］＝１，ＡＡ［６］＝
１，ＡＡ［５］＝０，ＡＡ［４］＝０のときのみ、ＡＮ
Ｄゲート３３からは、Ｈレベル（１）の立ち下がりエッ
ジ信号（以下、単に、エッジ信号ともいう）ＦＡＬＬが
出力される。
１，ＡＡ［５］＝０，ＡＡ［４］＝０のときのみ、ＡＮ
Ｄゲート３３からは、Ｈレベル（１）の立ち下がりエッ
ジ信号（以下、単に、エッジ信号ともいう）ＦＡＬＬが
出力される。
【００９８】また、ＡＮＤゲート３２には、変調データ
ＡＡ［６］およびＡＡ［７］が入力されるようになされ
ており、そこでは、両者のＡＮＤが演算され、ＡＮＤゲ
ート３４の一方の入力端子に入力される。また、ＡＮＤ
ゲート３４の他方の入力端子には、ＮＯＲゲート３６の
出力が入力されるようになされており、ＡＮＤゲート３
４では、ＡＮＤゲート３２とＮＯＲゲート３６との出力
のＡＮＤが演算され、その演算結果が、立ち上がりエッ
ジ信号ＲＩＳＥとして出力される。ＮＯＲゲート３６に
は、変調データＡＡ［４］およびＡＡ［５］が入力され
るようになされており、そこでは、両者のＮＯＲが演算
される。
ＡＡ［６］およびＡＡ［７］が入力されるようになされ
ており、そこでは、両者のＡＮＤが演算され、ＡＮＤゲ
ート３４の一方の入力端子に入力される。また、ＡＮＤ
ゲート３４の他方の入力端子には、ＮＯＲゲート３６の
出力が入力されるようになされており、ＡＮＤゲート３
４では、ＡＮＤゲート３２とＮＯＲゲート３６との出力
のＡＮＤが演算され、その演算結果が、立ち上がりエッ
ジ信号ＲＩＳＥとして出力される。ＮＯＲゲート３６に
は、変調データＡＡ［４］およびＡＡ［５］が入力され
るようになされており、そこでは、両者のＮＯＲが演算
される。
【００９９】従って、ＡＡ［７］＝０，ＡＡ［６］＝
０，ＡＡ［５］＝１，ＡＡ［４］＝１のときのみ、ＡＮ
Ｄゲート３４からは、Ｈレベル（１）の立ち上がりエッ
ジ信号（以下、単に、エッジ信号ともいう）ＲＩＳＥが
出力される。
０，ＡＡ［５］＝１，ＡＡ［４］＝１のときのみ、ＡＮ
Ｄゲート３４からは、Ｈレベル（１）の立ち上がりエッ
ジ信号（以下、単に、エッジ信号ともいう）ＲＩＳＥが
出力される。
【０１００】一方、マイコン１１からのチップセレクト
信号ＣＳは、ＯＲゲート３８の一方の入力端子およびＡ
ＮＤゲート３９の一方の入力端子に、オーバライト信号
ＯＷは、ＯＲゲート３８の他方の入力端子およびインバ
ータ３７に、ライト信号ＷＲは、ＡＮＤゲート４０の一
方の入力端子に、それぞれ入力されるようになされてい
る。
信号ＣＳは、ＯＲゲート３８の一方の入力端子およびＡ
ＮＤゲート３９の一方の入力端子に、オーバライト信号
ＯＷは、ＯＲゲート３８の他方の入力端子およびインバ
ータ３７に、ライト信号ＷＲは、ＡＮＤゲート４０の一
方の入力端子に、それぞれ入力されるようになされてい
る。
【０１０１】ＯＲゲート３８では、チップセレクト信号
ＣＳとオーバライト信号ＯＷとのＯＲ（論理和）が演算
され、その演算結果が、チップセレクト信号ＣＳとして
出力される。従って、コントローラ１２が出力するチッ
プセレクト信号ＣＳは、マイコン１１が出力するチップ
セレクト信号ＣＳまたはオーバライト信号ＯＷのうちの
いずれか一方がＨレベルのときＨレベルとなり、その両
方がＬレベルのときＬレベルとなる。
ＣＳとオーバライト信号ＯＷとのＯＲ（論理和）が演算
され、その演算結果が、チップセレクト信号ＣＳとして
出力される。従って、コントローラ１２が出力するチッ
プセレクト信号ＣＳは、マイコン１１が出力するチップ
セレクト信号ＣＳまたはオーバライト信号ＯＷのうちの
いずれか一方がＨレベルのときＨレベルとなり、その両
方がＬレベルのときＬレベルとなる。
【０１０２】また、インバータ３７では、オーバライト
信号ＯＷが反転され、ＡＮＤゲート３９の他方の入力端
子と、ＡＮＤゲート４０の他方の入力端子に供給され
る。ＡＮＤゲート３９では、チップセレクト信号ＣＳ
と、インバータ３７の出力とのＡＮＤが演算され、その
演算結果が、イネーブル信号ＯＥとして出力される。従
って、イネーブル信号ＯＥは、マイコン１１が出力する
チップセレクト信号がＨレベルで、オーバライト信号Ｏ
ＷがＬレベルのときにのみＨレベルとなり、それ以外の
ときはＬレベルとなる。
信号ＯＷが反転され、ＡＮＤゲート３９の他方の入力端
子と、ＡＮＤゲート４０の他方の入力端子に供給され
る。ＡＮＤゲート３９では、チップセレクト信号ＣＳ
と、インバータ３７の出力とのＡＮＤが演算され、その
演算結果が、イネーブル信号ＯＥとして出力される。従
って、イネーブル信号ＯＥは、マイコン１１が出力する
チップセレクト信号がＨレベルで、オーバライト信号Ｏ
ＷがＬレベルのときにのみＨレベルとなり、それ以外の
ときはＬレベルとなる。
【０１０３】ＡＮＤゲート４０では、インバータ３７の
出力と、ライト信号ＷＲとのＡＮＤが演算され、その演
算結果が、ライト信号ＷＲとして出力される。従って、
コントローラ１２が出力するライト信号ＷＲは、マイコ
ン１１が出力するオーバライト信号ＯＷがＬレベルで、
ライト信号ＷＲがＨレベルのときのみＨレベルとなり、
それ以外のときはＬレベルとなる。
出力と、ライト信号ＷＲとのＡＮＤが演算され、その演
算結果が、ライト信号ＷＲとして出力される。従って、
コントローラ１２が出力するライト信号ＷＲは、マイコ
ン１１が出力するオーバライト信号ＯＷがＬレベルで、
ライト信号ＷＲがＨレベルのときのみＨレベルとなり、
それ以外のときはＬレベルとなる。
【０１０４】図５は、図３のマルチパルス発生器１６の
構成例を示している。
構成例を示している。
【０１０５】変調データＡＡ［３］であるデータＤＡＴ
Ａは、ＤＦＦ５１に供給され、そこで、クロックＣＬＫ
のタイミング（クロックＣＬＫの、例えば、立ち上がり
エッジのタイミングなど）でラッチされて、ＤＦＦ５２
および５３に供給される。また、ＤＦＦ５１は、ラッチ
したデータＤＡＴＡの反転出力（／Ｑ）を、ＡＮＤゲー
ト５７の一方の入力端子に供給する。
Ａは、ＤＦＦ５１に供給され、そこで、クロックＣＬＫ
のタイミング（クロックＣＬＫの、例えば、立ち上がり
エッジのタイミングなど）でラッチされて、ＤＦＦ５２
および５３に供給される。また、ＤＦＦ５１は、ラッチ
したデータＤＡＴＡの反転出力（／Ｑ）を、ＡＮＤゲー
ト５７の一方の入力端子に供給する。
【０１０６】ＤＦＦ５３は、インバータ５５の出力のタ
イミング（インバータ５５の出力の、例えば、立ち上が
りエッジのタイミングなど）で、ＤＦＦ５１の出力をラ
ッチするようになされており、また、インバータ５５に
は、クロックＣＬＫが供給されるようになされている。
従って、ＤＦＦ５３では、後述するＤＦＦ５２がラッチ
したデータより半クロックだけ時間的に先行するデータ
がラッチされる。この半クロックだけ進んだデータは、
データＤＡＴＡ１として出力される。
イミング（インバータ５５の出力の、例えば、立ち上が
りエッジのタイミングなど）で、ＤＦＦ５１の出力をラ
ッチするようになされており、また、インバータ５５に
は、クロックＣＬＫが供給されるようになされている。
従って、ＤＦＦ５３では、後述するＤＦＦ５２がラッチ
したデータより半クロックだけ時間的に先行するデータ
がラッチされる。この半クロックだけ進んだデータは、
データＤＡＴＡ１として出力される。
【０１０７】一方、ＤＦＦ５２では、ＤＦＦ５１の出力
が、クロックＣＬＫのタイミングでラッチされ、データ
ＤＡＴＡ２として出力されるとともに、ＤＦＦ５４、Ａ
ＮＤゲート５６の一方の入力端子、およびＡＮＤゲート
５７の他方の入力端子に供給される。ＤＦＦ５４でも、
ＤＦＦ５２の出力が、クロックＣＬＫのタイミングでラ
ッチされ、その反転出力が、ＡＮＤゲート５６の他方の
入力端子に供給される。
が、クロックＣＬＫのタイミングでラッチされ、データ
ＤＡＴＡ２として出力されるとともに、ＤＦＦ５４、Ａ
ＮＤゲート５６の一方の入力端子、およびＡＮＤゲート
５７の他方の入力端子に供給される。ＤＦＦ５４でも、
ＤＦＦ５２の出力が、クロックＣＬＫのタイミングでラ
ッチされ、その反転出力が、ＡＮＤゲート５６の他方の
入力端子に供給される。
【０１０８】ＡＮＤゲート５６では、ＤＦＦ５２の出力
と、ＤＦＦ５４の反転出力とのＡＮＤが演算され、ＯＲ
ゲート５８に供給される。また、ＡＮＤゲート５７で
は、ＤＦＦ５１の反転出力と、ＤＦＦ５２の出力とのＡ
ＮＤが演算され、これも、ＯＲゲート５８に供給され
る。
と、ＤＦＦ５４の反転出力とのＡＮＤが演算され、ＯＲ
ゲート５８に供給される。また、ＡＮＤゲート５７で
は、ＤＦＦ５１の反転出力と、ＤＦＦ５２の出力とのＡ
ＮＤが演算され、これも、ＯＲゲート５８に供給され
る。
【０１０９】ＯＲゲート５８には、ＡＮＤゲート５６お
よび５７の出力の他、クロックＣＬＫが供給されてお
り、そこでは、これらのＯＲが演算され、その演算結果
が、データＭＰとして出力される。
よび５７の出力の他、クロックＣＬＫが供給されてお
り、そこでは、これらのＯＲが演算され、その演算結果
が、データＭＰとして出力される。
【０１１０】図６は、図３の記録信号発生器２１の構成
例を示している。
例を示している。
【０１１１】プログラマブルディレイライン１７または
１８それぞれからのデータＤＤＡＴＡ１またはＤＤＡＴ
Ａ２は、いずれも、ＡＮＤゲート６１に入力されるよう
になされており、ＡＮＤゲート６１では、データＤＤＡ
ＴＡ１とＤＤＡＴＡ２とのＡＮＤが演算されて、ＡＮＤ
ゲート６２の一方の入力端子に供給される。ＡＮＤゲー
ト６２の他方の入力端子には、データＭＰが入力される
ようになされており、ＡＮＤゲート６２では、ＡＮＤゲ
ート６１の出力と、データＭＰとのＡＮＤが演算され、
その演算結果が、記録パルスとして出力される。
１８それぞれからのデータＤＤＡＴＡ１またはＤＤＡＴ
Ａ２は、いずれも、ＡＮＤゲート６１に入力されるよう
になされており、ＡＮＤゲート６１では、データＤＤＡ
ＴＡ１とＤＤＡＴＡ２とのＡＮＤが演算されて、ＡＮＤ
ゲート６２の一方の入力端子に供給される。ＡＮＤゲー
ト６２の他方の入力端子には、データＭＰが入力される
ようになされており、ＡＮＤゲート６２では、ＡＮＤゲ
ート６１の出力と、データＭＰとのＡＮＤが演算され、
その演算結果が、記録パルスとして出力される。
【０１１２】次に、図７および図８を参照して、図３の
マルチパルス発生器１６、プログラマブルディレイライ
ン１７，１８、および記録信号発生器２１の部分の処理
について、さらに説明する。
マルチパルス発生器１６、プログラマブルディレイライ
ン１７，１８、および記録信号発生器２１の部分の処理
について、さらに説明する。
【０１１３】なお、図７は、図５に示したマルチパルス
発生器１６、および図６に示した記録信号発生器２１
に、プログラマブルディレイライン１７と１８を加えて
図示したものであり、図８は、その各部の信号の波形を
示している。
発生器１６、および図６に示した記録信号発生器２１
に、プログラマブルディレイライン１７と１８を加えて
図示したものであり、図８は、その各部の信号の波形を
示している。
【０１１４】マイコン１１（図３）からのクロックＣＬ
Ｋ（図８（Ａ））は、ＤＦＦ５１，５２，５４、インバ
ータ５５、ＯＲゲート５８に供給されている。また、変
調データＡＡ［３］は、ＤＦＦ５１に供給されており、
このＤＦＦ５１、さらには、ＤＦＦ５２，５４におい
て、クロックＣＬＫの立ち上がりエッジのタイミング
で、順次ラッチされる。
Ｋ（図８（Ａ））は、ＤＦＦ５１，５２，５４、インバ
ータ５５、ＯＲゲート５８に供給されている。また、変
調データＡＡ［３］は、ＤＦＦ５１に供給されており、
このＤＦＦ５１、さらには、ＤＦＦ５２，５４におい
て、クロックＣＬＫの立ち上がりエッジのタイミング
で、順次ラッチされる。
【０１１５】ここで、ｋを時間に対応する変数とし、Ｄ
ＦＦ５２のラッチ出力（Ｑ）をＤＡＴＡ［ｋ］と表すこ
とにする。この場合、ＤＦＦ５１に供給される変調デー
タＡＡ［３］はデータＤＡＴＡ［ｋ＋２］と、ＤＦＦ５
１のラッチ出力はデータＤＡＴＡ［ｋ＋１］と、ＤＦＦ
５４のラッチ出力はデータＤＡＴＡ［ｋ−１］と、それ
ぞれ表すことができる。
ＦＦ５２のラッチ出力（Ｑ）をＤＡＴＡ［ｋ］と表すこ
とにする。この場合、ＤＦＦ５１に供給される変調デー
タＡＡ［３］はデータＤＡＴＡ［ｋ＋２］と、ＤＦＦ５
１のラッチ出力はデータＤＡＴＡ［ｋ＋１］と、ＤＦＦ
５４のラッチ出力はデータＤＡＴＡ［ｋ−１］と、それ
ぞれ表すことができる。
【０１１６】一方、インバータ５５では、クロックＣＬ
Ｋが反転され、ＤＦＦ５３（ＤＦＦ５３のクロック端
子）に供給される。ＤＦＦ５３の入力端子（Ｄ）には、
ＤＦＦ５１のラッチ出力であるデータＤＡＴＡ［ｋ＋
１］が供給されており、ＤＦＦ５３では、データＤＡＴ
Ａ［ｋ＋１］が、反転されたクロックＣＬＫの立ち上が
りエッジのタイミングでラッチされる。
Ｋが反転され、ＤＦＦ５３（ＤＦＦ５３のクロック端
子）に供給される。ＤＦＦ５３の入力端子（Ｄ）には、
ＤＦＦ５１のラッチ出力であるデータＤＡＴＡ［ｋ＋
１］が供給されており、ＤＦＦ５３では、データＤＡＴ
Ａ［ｋ＋１］が、反転されたクロックＣＬＫの立ち上が
りエッジのタイミングでラッチされる。
【０１１７】この結果、データＤＡＴＡ［ｋ］が、例え
ば、図８（Ｂ）に示すようなものであったとすると、Ｄ
ＦＦ５３のラッチ出力としては、図８（Ｄ）に示すよう
な、このデータＤＡＴＡ［ｋ］より半クロックだけ進ん
だデータＤＡＴＡ［ｋ＋１／２］が得られる。
ば、図８（Ｂ）に示すようなものであったとすると、Ｄ
ＦＦ５３のラッチ出力としては、図８（Ｄ）に示すよう
な、このデータＤＡＴＡ［ｋ］より半クロックだけ進ん
だデータＤＡＴＡ［ｋ＋１／２］が得られる。
【０１１８】ＤＦＦ５２または５３のラッチ出力である
データＤＡＴＡ［ｋ］またはＤＡＴＡ［ｋ＋１／２］
は、プログラマブルディレイライン１８または１７に供
給され、そこで、それぞれ微小量ｘまたはｙだけ遅延さ
れ、これにより、データＤＡＴＡ［ｋ］（図８（Ｂ））
またはＤＡＴＡ［ｋ＋１／２］（図８（Ｄ））は、それ
ぞれ、図８（Ｃ）または（Ｅ）に示すような遅延データ
ＤＤＡＴＡ［ｋ］（図３におけるＤＤＡＴＡ２）または
ＤＤＡＴＡ［ｋ＋１／２］（図３におけるＤＡＴＡ１）
とされる。そして、遅延データＤＤＡＴＡ［ｋ］および
ＤＤＡＴＡ［ｋ＋１／２］は、いずれもＡＮＤゲート６
１に供給される。
データＤＡＴＡ［ｋ］またはＤＡＴＡ［ｋ＋１／２］
は、プログラマブルディレイライン１８または１７に供
給され、そこで、それぞれ微小量ｘまたはｙだけ遅延さ
れ、これにより、データＤＡＴＡ［ｋ］（図８（Ｂ））
またはＤＡＴＡ［ｋ＋１／２］（図８（Ｄ））は、それ
ぞれ、図８（Ｃ）または（Ｅ）に示すような遅延データ
ＤＤＡＴＡ［ｋ］（図３におけるＤＤＡＴＡ２）または
ＤＤＡＴＡ［ｋ＋１／２］（図３におけるＤＡＴＡ１）
とされる。そして、遅延データＤＤＡＴＡ［ｋ］および
ＤＤＡＴＡ［ｋ＋１／２］は、いずれもＡＮＤゲート６
１に供給される。
【０１１９】ＡＮＤゲート６１では、遅延データＤＤＡ
ＴＡ［ｋ］（図８（Ｃ））およびＤＤＡＴＡ［ｋ＋１／
２］（図８（Ｅ））のＡＮＤが演算され、これにより、
図８（Ｆ）に示すようなゲート信号ＧＡＴＥが生成され
る。このゲート信号ＧＡＴＥは、ＡＮＤゲート６２に供
給される。
ＴＡ［ｋ］（図８（Ｃ））およびＤＤＡＴＡ［ｋ＋１／
２］（図８（Ｅ））のＡＮＤが演算され、これにより、
図８（Ｆ）に示すようなゲート信号ＧＡＴＥが生成され
る。このゲート信号ＧＡＴＥは、ＡＮＤゲート６２に供
給される。
【０１２０】ここで、ｎＭ（ｎＴの幅のＨレベル）のデ
ータＤＡＴＡ［ｋ］に対しては、幅が（ｎ−ｘ＋ｙ）Ｔ
のゲート信号ＧＡＴＥが生成される。
ータＤＡＴＡ［ｋ］に対しては、幅が（ｎ−ｘ＋ｙ）Ｔ
のゲート信号ＧＡＴＥが生成される。
【０１２１】一方、ＤＦＦ５４では、ＤＦＦ５２からの
データＤＡＴＡ［ｋ］がラッチされることにより、それ
より１クロック遅れたデータＤＡＴＡ［ｋ−１］とさ
れ、その反転出力！ＤＡＴＡ［ｋ−１］（！は反転を表
す）が、ＡＮＤゲート５６の一方の入力端子に供給され
る。ＡＮＤゲート５６の他方の入力端子には、ＤＦＦ５
２のラッチ出力であるデータＤＡＴＡ［ｋ］が供給され
ており、ＡＮＤゲート５６では、データ！ＤＡＴＡ［ｋ
−１］とＤＡＴＡ［ｋ］とのＡＮＤが演算されることに
より、図８（Ｇ）に示すように、データＤＡＴＡ［ｋ］
の始端をその始端とする、１クロック分のパルス幅を有
する始端パルスＴＯＰ（この始端パルスＴＯＰは、デー
タＤＡＴＡ［ｋ］の立ち上がりエッジ部分での微分値に
相当する）が生成され、ＯＲゲート５８に供給される。
データＤＡＴＡ［ｋ］がラッチされることにより、それ
より１クロック遅れたデータＤＡＴＡ［ｋ−１］とさ
れ、その反転出力！ＤＡＴＡ［ｋ−１］（！は反転を表
す）が、ＡＮＤゲート５６の一方の入力端子に供給され
る。ＡＮＤゲート５６の他方の入力端子には、ＤＦＦ５
２のラッチ出力であるデータＤＡＴＡ［ｋ］が供給され
ており、ＡＮＤゲート５６では、データ！ＤＡＴＡ［ｋ
−１］とＤＡＴＡ［ｋ］とのＡＮＤが演算されることに
より、図８（Ｇ）に示すように、データＤＡＴＡ［ｋ］
の始端をその始端とする、１クロック分のパルス幅を有
する始端パルスＴＯＰ（この始端パルスＴＯＰは、デー
タＤＡＴＡ［ｋ］の立ち上がりエッジ部分での微分値に
相当する）が生成され、ＯＲゲート５８に供給される。
【０１２２】また、ＡＮＤゲート５７には、ＤＦＦ５１
から、データＤＡＴＡ［ｋ＋１］を反転した！ＤＡＴＡ
［ｋ＋１］データと、ＤＦＦ５２から、データＤＡＴＡ
［ｋ］とが供給されており、そこでは、データ！ＤＡＴ
Ａ［ｋ＋１］とＤＡＴＡ［ｋ］とのＡＮＤが演算され
る。この結果、ＡＮＤゲート５７では、図８（Ｈ）に示
すように、データＤＡＴＡ［ｋ］の終端をその終端とす
る、１クロック分のパルス幅を有する終端パルスＥＮＤ
（この終端パルスＥＮＤは、データＤＡＴＡ［ｋ］の立
ち下がりエッジ部分での微分値に相当する）が生成さ
れ、ＯＲゲート５８に供給される。
から、データＤＡＴＡ［ｋ＋１］を反転した！ＤＡＴＡ
［ｋ＋１］データと、ＤＦＦ５２から、データＤＡＴＡ
［ｋ］とが供給されており、そこでは、データ！ＤＡＴ
Ａ［ｋ＋１］とＤＡＴＡ［ｋ］とのＡＮＤが演算され
る。この結果、ＡＮＤゲート５７では、図８（Ｈ）に示
すように、データＤＡＴＡ［ｋ］の終端をその終端とす
る、１クロック分のパルス幅を有する終端パルスＥＮＤ
（この終端パルスＥＮＤは、データＤＡＴＡ［ｋ］の立
ち下がりエッジ部分での微分値に相当する）が生成さ
れ、ＯＲゲート５８に供給される。
【０１２３】ＯＲゲート５８では、そこに供給されるク
ロックＣＬＫ（バーストパルス）（図８（Ａ））、始端
パルスＴＯＰ（図８（Ｇ））、および終端パルスＥＮＤ
（図８（Ｈ））のＯＲが演算され、これにより、図８
（Ｉ）に示すようなデータ（マルチパルス）ＭＰが生成
される。このデータＭＰは、ＡＮＤゲート６２に供給さ
れる。
ロックＣＬＫ（バーストパルス）（図８（Ａ））、始端
パルスＴＯＰ（図８（Ｇ））、および終端パルスＥＮＤ
（図８（Ｈ））のＯＲが演算され、これにより、図８
（Ｉ）に示すようなデータ（マルチパルス）ＭＰが生成
される。このデータＭＰは、ＡＮＤゲート６２に供給さ
れる。
【０１２４】ＡＮＤゲート６２では、ゲート信号ＧＡＴ
Ｅ（図８（Ｆ））とデータＭＰ（図８（Ｉ））とのＡＮ
Ｄが演算され、これにより、図８（Ｊ）に示すように、
長さがｎＴのマークに対応する記録パルスとして、式ｘ
Ｓ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５
Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓで表現される信号ＲＥＣ
が生成される。
Ｅ（図８（Ｆ））とデータＭＰ（図８（Ｉ））とのＡＮ
Ｄが演算され、これにより、図８（Ｊ）に示すように、
長さがｎＴのマークに対応する記録パルスとして、式ｘ
Ｓ＋（１．５−ｘ）Ｍ＋（ｎ−２）（０．５Ｓ＋０．５
Ｍ）＋ｙＭ＋（０．５−ｙ）Ｓで表現される信号ＲＥＣ
が生成される。
【０１２５】従って、例えば、ｘ＝ｙ＝０のとき、記録
パルスは、式１．５Ｍ＋（ｎ−２）（０．５Ｓ＋０．５
Ｍ）＋０．５Ｓで表現されることになり、これは、前述
した記録方式Ａにおける場合と同一のものとなる。
パルスは、式１．５Ｍ＋（ｎ−２）（０．５Ｓ＋０．５
Ｍ）＋０．５Ｓで表現されることになり、これは、前述
した記録方式Ａにおける場合と同一のものとなる。
【０１２６】また、例えば、ｘ＝ｙ＝０．５のとき、記
録パルスは、式１．０Ｍ＋（ｎ−２）（０．５Ｓ＋０．
５Ｍ）＋０．５Ｍ＋０．５Ｓで表現されることになり、
これは、前述した記録方式Ｂにおける場合と同一のもの
となる。
録パルスは、式１．０Ｍ＋（ｎ−２）（０．５Ｓ＋０．
５Ｍ）＋０．５Ｍ＋０．５Ｓで表現されることになり、
これは、前述した記録方式Ｂにおける場合と同一のもの
となる。
【０１２７】以上から、遅延量ｘおよびｙを、ｘ＝ｙと
して、０．０乃至０．５の範囲で変化させることで、変
調データの並びににしたがって、いわば、記録パルスＡ
（図２（Ｃ））とＢ（図２（Ｄ））との間を連続的に変
化させることのできる記録方式（記録補償方式）、即
ち、例えば、記録パルスＡを基準に考えれば、図２
（Ｃ）に点線で示すように、記録パルスＡの始端の立ち
上がりエッジおよび終端の立ち下がりエッジの位置を遅
延する記録方式を実現することができる。従って、変調
データの並び対応した記録補償、即ち、特に、短いマー
クおよびスペースに対応するデータに対して、熱干渉な
どに起因するエッジの位置ずれについての記録補償を行
うことができる。
して、０．０乃至０．５の範囲で変化させることで、変
調データの並びににしたがって、いわば、記録パルスＡ
（図２（Ｃ））とＢ（図２（Ｄ））との間を連続的に変
化させることのできる記録方式（記録補償方式）、即
ち、例えば、記録パルスＡを基準に考えれば、図２
（Ｃ）に点線で示すように、記録パルスＡの始端の立ち
上がりエッジおよび終端の立ち下がりエッジの位置を遅
延する記録方式を実現することができる。従って、変調
データの並び対応した記録補償、即ち、特に、短いマー
クおよびスペースに対応するデータに対して、熱干渉な
どに起因するエッジの位置ずれについての記録補償を行
うことができる。
【０１２８】なお、遅延量ｘおよびｙを、上述したよう
に、０．０乃至０．５の範囲で変化させるようにした場
合、始端パルスおよび終端パルスのパルス幅は、１．０
Ｔ乃至１．５Ｔの範囲で変化するが、遅延量ｘおよびｙ
を、その他、例えば、０．０乃至１．０の範囲で変化さ
せるようにした場合には、始端パルスおよび終端パルス
のパルス幅は、０．５Ｔ乃至１．５Ｔの範囲で変化する
こととなる。
に、０．０乃至０．５の範囲で変化させるようにした場
合、始端パルスおよび終端パルスのパルス幅は、１．０
Ｔ乃至１．５Ｔの範囲で変化するが、遅延量ｘおよびｙ
を、その他、例えば、０．０乃至１．０の範囲で変化さ
せるようにした場合には、始端パルスおよび終端パルス
のパルス幅は、０．５Ｔ乃至１．５Ｔの範囲で変化する
こととなる。
【０１２９】ここで、以上のようにして得られる記録パ
ルスは、始端パルスおよび終端パルスのエッジの位置の
他、そのパルス幅も変化する点で、そのエッジの位置の
みが変化し、パルス幅は一定のままである、前述した図
１８の記録補償回路から得られる記録パルスとは、根本
的に異なる。
ルスは、始端パルスおよび終端パルスのエッジの位置の
他、そのパルス幅も変化する点で、そのエッジの位置の
みが変化し、パルス幅は一定のままである、前述した図
１８の記録補償回路から得られる記録パルスとは、根本
的に異なる。
【０１３０】即ち、前述の図１８における記録パルス
は、その始端パルスおよび終端パルスが、パルス幅が一
定のまま前後にシフトするだけである。これに対して、
記録回路４から得られる記録パルスは、始端パルスの立
ち上がりエッジと、終端パルスの立ち下がりエッジの位
置とが変化し、これに伴い、それぞれのパルス幅も変化
する。その結果、記録回路４の規模は、従来における場
合とほとんど同一であるにもかかわらず、その可変範囲
および自由度の大きな記録補償が可能となる。
は、その始端パルスおよび終端パルスが、パルス幅が一
定のまま前後にシフトするだけである。これに対して、
記録回路４から得られる記録パルスは、始端パルスの立
ち上がりエッジと、終端パルスの立ち下がりエッジの位
置とが変化し、これに伴い、それぞれのパルス幅も変化
する。その結果、記録回路４の規模は、従来における場
合とほとんど同一であるにもかかわらず、その可変範囲
および自由度の大きな記録補償が可能となる。
【０１３１】具体的には、例えば記録パルスＡまたはＢ
は、それぞれ低線速度または高線速度での記録に適して
いることが知られている。従って、遅延量ｘおよびｙ
を、変調データだけでなく、線速度にも対応して設定す
ることにより、線速度が一定でない場合にも、適切な記
録補償を施すことが可能となる。
は、それぞれ低線速度または高線速度での記録に適して
いることが知られている。従って、遅延量ｘおよびｙ
を、変調データだけでなく、線速度にも対応して設定す
ることにより、線速度が一定でない場合にも、適切な記
録補償を施すことが可能となる。
【０１３２】ところで、図３に示した構成の記録回路４
では、オーバーライトモード時には、ＲＡＭ１５に対し
て、変調データのデータレートに対応する周期（クロッ
クＣＬＫの周期）で、アドレス信号ＡＤＲ［７：０］が
与えられるため、ＲＡＭ１５としては、そのデータレー
ト（クロックＣＬＫの周波数）以上の速度で動作するも
のが必要となり、これでは、前述したように、装置が大
型化、高コスト化する。
では、オーバーライトモード時には、ＲＡＭ１５に対し
て、変調データのデータレートに対応する周期（クロッ
クＣＬＫの周期）で、アドレス信号ＡＤＲ［７：０］が
与えられるため、ＲＡＭ１５としては、そのデータレー
ト（クロックＣＬＫの周波数）以上の速度で動作するも
のが必要となり、これでは、前述したように、装置が大
型化、高コスト化する。
【０１３３】そこで、記録回路４は、例えば、図９に示
すように構成することができる。なお、図中、図３にお
ける場合と対応する部分については、同一の符号を付し
てあり、以下では、その説明は、適宜省略する。即ち、
この記録回路４は、コントローラ１２に代えて、コント
ローラ１０１が設けられている他は、図３における場合
と基本的に同様に構成されている。
すように構成することができる。なお、図中、図３にお
ける場合と対応する部分については、同一の符号を付し
てあり、以下では、その説明は、適宜省略する。即ち、
この記録回路４は、コントローラ１２に代えて、コント
ローラ１０１が設けられている他は、図３における場合
と基本的に同様に構成されている。
【０１３４】但し、マルチパルス発生器１６には、デー
タＩＮＤＡＴＡとして、変調データＡＡ［３］ではな
く、ＡＡ［４］が入力されるようになされている。ま
た、セレクタ１３の入力端子Ａ［７：０］には、シフタ
１４の出力ではなく、コントローラ１０１が出力するア
ドレス信号ＡＤ［７：０］が供給されるようになされて
いる。
タＩＮＤＡＴＡとして、変調データＡＡ［３］ではな
く、ＡＡ［４］が入力されるようになされている。ま
た、セレクタ１３の入力端子Ａ［７：０］には、シフタ
１４の出力ではなく、コントローラ１０１が出力するア
ドレス信号ＡＤ［７：０］が供給されるようになされて
いる。
【０１３５】コントローラ１０１には、図３のコントロ
ーラ１２における場合と同様に、チップセレクト信号Ｃ
Ｓ、ライト信号ＷＲ、およびオーバライト信号ＯＷが供
給される他、シフタ１４が出力する変調データＡＡ［１
１：０］、またはマイコン１１が出力するクロックＣＬ
Ｋが、その入力端子ＡＡ［１１：０］またはＣＬＫそれ
ぞれに供給されるようになされている。そして、コント
ローラ１０１は、図３のコントローラ１２と場合と同様
に、エッジ信号ＦＡＬＬ，ＲＩＳＥ、イネーブル信号Ｏ
Ｅ、チップセレクト信号ＣＳ、およびライト信号ＷＲを
出力する他、アドレス信号ＡＤ［７：０］を出力するよ
うになされている。なお、このアドレス信号ＡＤ［７：
０］は、上述したように、セレクタ１３に供給されるよ
うになされている。
ーラ１２における場合と同様に、チップセレクト信号Ｃ
Ｓ、ライト信号ＷＲ、およびオーバライト信号ＯＷが供
給される他、シフタ１４が出力する変調データＡＡ［１
１：０］、またはマイコン１１が出力するクロックＣＬ
Ｋが、その入力端子ＡＡ［１１：０］またはＣＬＫそれ
ぞれに供給されるようになされている。そして、コント
ローラ１０１は、図３のコントローラ１２と場合と同様
に、エッジ信号ＦＡＬＬ，ＲＩＳＥ、イネーブル信号Ｏ
Ｅ、チップセレクト信号ＣＳ、およびライト信号ＷＲを
出力する他、アドレス信号ＡＤ［７：０］を出力するよ
うになされている。なお、このアドレス信号ＡＤ［７：
０］は、上述したように、セレクタ１３に供給されるよ
うになされている。
【０１３６】図１０は、図９のコントローラ１０１の構
成例を示している。なお、図中、図４における場合と対
応する部分については、同一の符号を付してあり、以下
では、その説明は、適宜省略する。即ち、コントローラ
１０１は、ＤＦＦ１１１，１１２，ＯＲゲート１１５、
およびＤＦＦ１１６が新たに設けられている他は、図４
に示したコントローラ１２と同様に構成されている。
成例を示している。なお、図中、図４における場合と対
応する部分については、同一の符号を付してあり、以下
では、その説明は、適宜省略する。即ち、コントローラ
１０１は、ＤＦＦ１１１，１１２，ＯＲゲート１１５、
およびＤＦＦ１１６が新たに設けられている他は、図４
に示したコントローラ１２と同様に構成されている。
【０１３７】ＤＦＦ１１１または１１２は、クロックＣ
ＬＫの、例えば立ち上がりエッジのタイミングで、ＡＮ
Ｄゲート３３または３４の出力をそれぞれラッチして出
力する。従って、この場合、エッジ信号ＦＡＬＬおよび
ＲＩＳＥは、図４における場合よりも１クロックだけ遅
れて出力される。このため、図９においては、マルチパ
ルス発生器１６に入力される変調データが、ＡＡ［３］
ではなく、ＡＡ［４］になっている。
ＬＫの、例えば立ち上がりエッジのタイミングで、ＡＮ
Ｄゲート３３または３４の出力をそれぞれラッチして出
力する。従って、この場合、エッジ信号ＦＡＬＬおよび
ＲＩＳＥは、図４における場合よりも１クロックだけ遅
れて出力される。このため、図９においては、マルチパ
ルス発生器１６に入力される変調データが、ＡＡ［３］
ではなく、ＡＡ［４］になっている。
【０１３８】一方、ＯＲゲート１１５は、ＡＮＤゲート
３３と３４の出力のＯＲを演算する。従って、ＯＲゲー
ト１１５の出力は、変調データの立ち上がりエッジまた
は立ち下がりエッジのうちのいずれかが検出された場合
のみＨレベルとなり、それ以外の場合はＬレベルとな
る。このＯＲゲート１１５の出力は、ＤＦＦ１１６のク
ロック端子（ＣＬＫ）に供給される。
３３と３４の出力のＯＲを演算する。従って、ＯＲゲー
ト１１５の出力は、変調データの立ち上がりエッジまた
は立ち下がりエッジのうちのいずれかが検出された場合
のみＨレベルとなり、それ以外の場合はＬレベルとな
る。このＯＲゲート１１５の出力は、ＤＦＦ１１６のク
ロック端子（ＣＬＫ）に供給される。
【０１３９】ＤＦＦ１１６は、８ビットのＤＦＦで、そ
の入力端子Ｄ［７：０］には、シフタ１４からの変調デ
ータＡＡ［１１：０］のうちの第０乃至第３ビットＡＡ
［３：０］および第８乃至第１１ビットＡＡ［１１：
８］が供給される。ＤＦＦ１１６は、この変調データ第
０乃至第３ビットＡＡ［３：０］および第８乃至第１１
ビットＡＡ［１１：８］を、ＯＲゲート１１５の出力
の、例えば立ち上がりエッジのタイミングでラッチし、
８ビットのアドレス信号ＡＤ［７：０］として出力す
る。
の入力端子Ｄ［７：０］には、シフタ１４からの変調デ
ータＡＡ［１１：０］のうちの第０乃至第３ビットＡＡ
［３：０］および第８乃至第１１ビットＡＡ［１１：
８］が供給される。ＤＦＦ１１６は、この変調データ第
０乃至第３ビットＡＡ［３：０］および第８乃至第１１
ビットＡＡ［１１：８］を、ＯＲゲート１１５の出力
の、例えば立ち上がりエッジのタイミングでラッチし、
８ビットのアドレス信号ＡＤ［７：０］として出力す
る。
【０１４０】このアドレス信号ＡＤ［７：０］は、セレ
クタ１３に供給され、よって、オーバライト信号ＯＷが
Ｈレベルの場合、即ち、装置のモードがオーバライトモ
ードであれば、ＲＡＭ１５にアドレスとして供給され
る。
クタ１３に供給され、よって、オーバライト信号ＯＷが
Ｈレベルの場合、即ち、装置のモードがオーバライトモ
ードであれば、ＲＡＭ１５にアドレスとして供給され
る。
【０１４１】従って、オーバライトモード時において、
ＲＡＭ１５にアドレス信号ＡＤ［７：０］が供給される
のは、ＯＲゲート１１５の出力がＨレベルの場合、即
ち、変調データの立ち上がりエッジまたは立ち下がりエ
ッジのうちのいずれかが検出された場合だけとなる。ま
た、変調データは、上述したように、（１，７）ＲＬＬ
とＮＲＺＩとを組み合わせて変調されたものだから、立
ち上がりエッジまたは立ち下がりエッジが生じた後、少
なくともクロックＣＬＫの周期の２倍の時間が経過しな
ければ、次の立ち下がりエッジまたは立ち上がりエッジ
は生じない。
ＲＡＭ１５にアドレス信号ＡＤ［７：０］が供給される
のは、ＯＲゲート１１５の出力がＨレベルの場合、即
ち、変調データの立ち上がりエッジまたは立ち下がりエ
ッジのうちのいずれかが検出された場合だけとなる。ま
た、変調データは、上述したように、（１，７）ＲＬＬ
とＮＲＺＩとを組み合わせて変調されたものだから、立
ち上がりエッジまたは立ち下がりエッジが生じた後、少
なくともクロックＣＬＫの周期の２倍の時間が経過しな
ければ、次の立ち下がりエッジまたは立ち上がりエッジ
は生じない。
【０１４２】以上から、ＲＡＭ１５は、遅くとも、クロ
ックＣＬＫの周期の２倍（データレートの１／２）の速
度で動作するものであれば良いことになる。
ックＣＬＫの周期の２倍（データレートの１／２）の速
度で動作するものであれば良いことになる。
【０１４３】なお、図１０のコントローラ１０１におい
て、ＤＦＦ１１１および１１２は必ずしも必要ではな
い。しかしながら、その前段のＡＮＤゲート３１乃至３
４，ＮＯＲゲート３５、および３６における演算時間は
不安定なため、エッジ信号ＦＡＬＬまたはＲＩＳＥにし
たがって、プログラマブルディレイライン１７または１
８に、データＦＡＬＬ＿ＤＡＴＡまたはＲＩＳＥ＿ＤＡ
ＴＡが供給されるタイミングそれぞれと、同じくプログ
ラマブルディレイライン１７または１８に、遅延すべき
データＤＡＴＡ１またはＤＡＴＡ２が供給されるタイミ
ングそれぞれとを一致させるようにするには、ＤＦＦ１
１１および１１２を設けるのが望ましい。
て、ＤＦＦ１１１および１１２は必ずしも必要ではな
い。しかしながら、その前段のＡＮＤゲート３１乃至３
４，ＮＯＲゲート３５、および３６における演算時間は
不安定なため、エッジ信号ＦＡＬＬまたはＲＩＳＥにし
たがって、プログラマブルディレイライン１７または１
８に、データＦＡＬＬ＿ＤＡＴＡまたはＲＩＳＥ＿ＤＡ
ＴＡが供給されるタイミングそれぞれと、同じくプログ
ラマブルディレイライン１７または１８に、遅延すべき
データＤＡＴＡ１またはＤＡＴＡ２が供給されるタイミ
ングそれぞれとを一致させるようにするには、ＤＦＦ１
１１および１１２を設けるのが望ましい。
【０１４４】また、図１０では、エッジ信号ＦＡＬＬま
たはエッジ信号ＲＩＳＥをラッチするためのＤＦＦとし
て、ＤＦＦ１１１または１１２だけをそれぞれ設けた
が、立ち下がりエッジまたは立ち上がりエッジは、上述
したように、少なくともクロックＣＬＫの周期の２倍の
時間間隔でしか生じないことから、ＤＦＦ１１１または
１１２の後段それぞれには、もう１つＤＦＦを設けるこ
とが可能である。但し、この場合、マルチパルス発生器
１６に入力する変調データは、ＡＡ［４］より、さらに
１クロック分だけ遅れたＡＡ［５］にする必要がある。
たはエッジ信号ＲＩＳＥをラッチするためのＤＦＦとし
て、ＤＦＦ１１１または１１２だけをそれぞれ設けた
が、立ち下がりエッジまたは立ち上がりエッジは、上述
したように、少なくともクロックＣＬＫの周期の２倍の
時間間隔でしか生じないことから、ＤＦＦ１１１または
１１２の後段それぞれには、もう１つＤＦＦを設けるこ
とが可能である。但し、この場合、マルチパルス発生器
１６に入力する変調データは、ＡＡ［４］より、さらに
１クロック分だけ遅れたＡＡ［５］にする必要がある。
【０１４５】次に、図１１は、図１の記録回路４の、さ
らに他の構成例を示している。なお、図中、図３または
図９における場合と対応する部分については、同一の符
号を付してある。即ち、この記録回路４は、セレクタ１
３に代えてセレクタ１３Ａおよび１３ｂが、コントロー
ラ１０１に代えてコントローラ１０１Ａ乃至１０１Ｃ
が、ＲＡＭ１５に代えてＲＡＭ１５Ａおよび１５Ｂが、
ゲート回路２２に代えてゲート回路２２Ａおよび２２Ｂ
が、それぞれ設けられている他は、図９における場合と
基本的に同様に構成されている。
らに他の構成例を示している。なお、図中、図３または
図９における場合と対応する部分については、同一の符
号を付してある。即ち、この記録回路４は、セレクタ１
３に代えてセレクタ１３Ａおよび１３ｂが、コントロー
ラ１０１に代えてコントローラ１０１Ａ乃至１０１Ｃ
が、ＲＡＭ１５に代えてＲＡＭ１５Ａおよび１５Ｂが、
ゲート回路２２に代えてゲート回路２２Ａおよび２２Ｂ
が、それぞれ設けられている他は、図９における場合と
基本的に同様に構成されている。
【０１４６】なお、図１１においては、マイコン１１の
図示は省略してある。
図示は省略してある。
【０１４７】コントローラ１０１Ａには、マイコン１１
から、チップセレクト信号ＣＳ、ライト信号ＷＲ、また
はオーバライト信号ＯＷが、その入力端子ＣＳＩＮ，Ｗ
ＲＩＮ、またはＯＷＩＮにそれぞれ供給されるようにな
されている。コントローラ１０１Ａは、図３のコントロ
ーラ１２における場合と同様にして、イネーブル信号Ｏ
Ｅ、チップセレクト信号ＣＳ、およびライト信号ＷＲを
生成して出力するようになされている。コントローラ１
０１Ａが出力するチップセレクト信号ＣＳとライト信号
ＷＲは、ＲＡＭ１５Ａおよび１５Ｂに、イネーブル信号
ＯＥは、ゲート回路２２Ａおよび２２Ｂに、それぞれ供
給されるようになされている。
から、チップセレクト信号ＣＳ、ライト信号ＷＲ、また
はオーバライト信号ＯＷが、その入力端子ＣＳＩＮ，Ｗ
ＲＩＮ、またはＯＷＩＮにそれぞれ供給されるようにな
されている。コントローラ１０１Ａは、図３のコントロ
ーラ１２における場合と同様にして、イネーブル信号Ｏ
Ｅ、チップセレクト信号ＣＳ、およびライト信号ＷＲを
生成して出力するようになされている。コントローラ１
０１Ａが出力するチップセレクト信号ＣＳとライト信号
ＷＲは、ＲＡＭ１５Ａおよび１５Ｂに、イネーブル信号
ＯＥは、ゲート回路２２Ａおよび２２Ｂに、それぞれ供
給されるようになされている。
【０１４８】コントローラ１０１Ｂおよび１０１Ｃに
は、シフタ１４が出力する変調データＡＡ［１１：
０］、またはマイコン１１が出力するクロックＣＬＫ
が、その入力端子ＡＡ［１１：０］またはＣＬＫそれぞ
れに供給されるようになされている。コントローラ１０
１Ｂまたは１０１Ｃは、変調データＡＡ［１１：０］に
基づいて、その立ち下がりエッジまたは立ち上がりエッ
ジを検出し、立ち下がりエッジ信号ＦＡＬＬまたは立ち
上がりエッジ信号ＲＩＳＥを、その出力端子ＦＡＬＬま
たはＲＩＳＥからそれぞれ出力するようになされてい
る。さらに、コントローラ１０１Ｂまたは１０１Ｃは、
アドレス信号ＡＦ［７：０］またはＡＲ［７：０］をそ
れぞれ出力するようになされている。
は、シフタ１４が出力する変調データＡＡ［１１：
０］、またはマイコン１１が出力するクロックＣＬＫ
が、その入力端子ＡＡ［１１：０］またはＣＬＫそれぞ
れに供給されるようになされている。コントローラ１０
１Ｂまたは１０１Ｃは、変調データＡＡ［１１：０］に
基づいて、その立ち下がりエッジまたは立ち上がりエッ
ジを検出し、立ち下がりエッジ信号ＦＡＬＬまたは立ち
上がりエッジ信号ＲＩＳＥを、その出力端子ＦＡＬＬま
たはＲＩＳＥからそれぞれ出力するようになされてい
る。さらに、コントローラ１０１Ｂまたは１０１Ｃは、
アドレス信号ＡＦ［７：０］またはＡＲ［７：０］をそ
れぞれ出力するようになされている。
【０１４９】セレクタ１３Ａおよび１３Ｂは、セレクタ
１３と同様に、例えば、８ビットのセレクタで、そこに
は、マイコン１１からオーバライト信号ＯＷとアドレス
信号ＡＢ［７：０］が、その入力端子Ａ／ＢとＢ［７：
０］にそれぞれ供給されるようになされている。さら
に、セレクタ１３Ａまたは１３Ｂには、コントローラ１
０１Ｂまたは１０１Ｃが出力するアドレス信号ＡＦ
［７：０］またはＡＲ［７：０］が、それぞれの入力端
子Ａ［７：０］に供給されるようになされている。
１３と同様に、例えば、８ビットのセレクタで、そこに
は、マイコン１１からオーバライト信号ＯＷとアドレス
信号ＡＢ［７：０］が、その入力端子Ａ／ＢとＢ［７：
０］にそれぞれ供給されるようになされている。さら
に、セレクタ１３Ａまたは１３Ｂには、コントローラ１
０１Ｂまたは１０１Ｃが出力するアドレス信号ＡＦ
［７：０］またはＡＲ［７：０］が、それぞれの入力端
子Ａ［７：０］に供給されるようになされている。
【０１５０】セレクタ１３Ａは、オーバライト信号ＯＷ
がＬまたはＨレベルのとき、アドレス信号ＡＦ［７：
０］またはＡＢ’［７：０］をそれぞれ選択し、その出
力端子Ｃ［７：０］から、アドレス信号ＡＤＲ［７：
０］として出力するようになされている。セレクタ１３
Ｂも同様に、オーバライト信号ＯＷがＬまたはＨレベル
のとき、アドレス信号ＡＲ［７：０］またはＡＢ’
［７：０］をそれぞれ選択し、その出力端子Ｃ［７：
０］から、アドレス信号ＡＤＲ［７：０］として出力す
るようになされている。
がＬまたはＨレベルのとき、アドレス信号ＡＦ［７：
０］またはＡＢ’［７：０］をそれぞれ選択し、その出
力端子Ｃ［７：０］から、アドレス信号ＡＤＲ［７：
０］として出力するようになされている。セレクタ１３
Ｂも同様に、オーバライト信号ＯＷがＬまたはＨレベル
のとき、アドレス信号ＡＲ［７：０］またはＡＢ’
［７：０］をそれぞれ選択し、その出力端子Ｃ［７：
０］から、アドレス信号ＡＤＲ［７：０］として出力す
るようになされている。
【０１５１】ＲＡＭ１５Ａおよび１５Ｂは、例えば、８
ビットのアドレス空間を有し、４ビットのデータを記憶
するＲＡＭで、そこには、コントローラ１０１Ａからチ
ップセレクト信号ＣＳまたはライト信号ＷＲが、その入
力端子ＣＳまたはＷＲにそれぞれ供給されるようになさ
れている。さらに、ＲＡＭ１５Ａまたは１５Ｂには、セ
レクタ１３Ａまたは１３Ｂからアドレス信号ＡＤＲ
［７：０］が、その入力端子Ａ［７：０］にそれぞれ供
給されるようになされてる。また、ＲＡＭ１５Ａまたは
１５Ｂのデータ端子ＤＩＮには、マイコン１１が出力す
るデータＤ［７：０］のうちの下位４ビットＤ［３：
０］または上位４ビットＤ［７：４］がそれぞれ供給さ
れるようになされている。従って、ＲＡＭ１５Ａまたは
１５Ｂは、データＦＡＬＬ＿ＤＡＴＡ［３：０］または
ＲＩＳＥ＿ＤＡＴＡ［３：０］をそれぞれ記憶するよう
になされている。
ビットのアドレス空間を有し、４ビットのデータを記憶
するＲＡＭで、そこには、コントローラ１０１Ａからチ
ップセレクト信号ＣＳまたはライト信号ＷＲが、その入
力端子ＣＳまたはＷＲにそれぞれ供給されるようになさ
れている。さらに、ＲＡＭ１５Ａまたは１５Ｂには、セ
レクタ１３Ａまたは１３Ｂからアドレス信号ＡＤＲ
［７：０］が、その入力端子Ａ［７：０］にそれぞれ供
給されるようになされてる。また、ＲＡＭ１５Ａまたは
１５Ｂのデータ端子ＤＩＮには、マイコン１１が出力す
るデータＤ［７：０］のうちの下位４ビットＤ［３：
０］または上位４ビットＤ［７：４］がそれぞれ供給さ
れるようになされている。従って、ＲＡＭ１５Ａまたは
１５Ｂは、データＦＡＬＬ＿ＤＡＴＡ［３：０］または
ＲＩＳＥ＿ＤＡＴＡ［３：０］をそれぞれ記憶するよう
になされている。
【０１５２】ＲＡＭ１５Ａまたは１５Ｂは、ＲＡＭ１５
と同様に、チップセレクト信号ＣＳがＨレベルで、かつ
ライト信号がＨレベルのとき、マイコン１１が出力する
データ［７：０］のうちの下位４ビットＤ［３：０］ま
たは上位４ビットＤ［７：４］を、セレクタ１３Ａまた
は１３Ｂが出力するアドレス信号ＡＤＲ［７：０］で表
されるアドレスにそれぞれ記憶し、また、チップセレク
ト信号ＣＳがＨレベルで、かつライト信号がＬレベルの
とき、セレクタ１３Ａまたは１３Ｂが出力するアドレス
信号ＡＤＲ［７：０］で表されるアドレスから、データ
Ｄ［３：０］またはＤ［７：４］を読み出し、データＤ
Ｏ［３：０］として、その出力端子ＤＯＵＴ［３：０］
から、ＤＦＦ１９とゲート回路２２ＡまたはＤＦＦ２０
とゲート回路２２Ｂにそれぞれ出力するようになされて
いる。
と同様に、チップセレクト信号ＣＳがＨレベルで、かつ
ライト信号がＨレベルのとき、マイコン１１が出力する
データ［７：０］のうちの下位４ビットＤ［３：０］ま
たは上位４ビットＤ［７：４］を、セレクタ１３Ａまた
は１３Ｂが出力するアドレス信号ＡＤＲ［７：０］で表
されるアドレスにそれぞれ記憶し、また、チップセレク
ト信号ＣＳがＨレベルで、かつライト信号がＬレベルの
とき、セレクタ１３Ａまたは１３Ｂが出力するアドレス
信号ＡＤＲ［７：０］で表されるアドレスから、データ
Ｄ［３：０］またはＤ［７：４］を読み出し、データＤ
Ｏ［３：０］として、その出力端子ＤＯＵＴ［３：０］
から、ＤＦＦ１９とゲート回路２２ＡまたはＤＦＦ２０
とゲート回路２２Ｂにそれぞれ出力するようになされて
いる。
【０１５３】ゲート回路２２Ａまたは２２Ｂは、例え
ば、４ビットの３ステートのゲートで、ＲＡＭ１５Ａま
たは１５Ｂから読み出されるデータＤＯ［３：０］をそ
れぞれ受信し、コントローラ１０１Ａが出力するイネー
ブル信号ＯＥが、ＬまたはＨレベルのうちの、例えばＨ
レベルである場合のみ、その受信したデータＤＯ［３：
０］をそれぞれ出力するようになされている。ゲート回
路２２Ａが出力するデータＤＯ［３：０］と、ゲート回
路２２Ｂが出力するデータＤＯ［３：０］とは、合成さ
れて８ビットのデータＤ［７：０］とされ、マイコン１
１に供給されるようになされている。
ば、４ビットの３ステートのゲートで、ＲＡＭ１５Ａま
たは１５Ｂから読み出されるデータＤＯ［３：０］をそ
れぞれ受信し、コントローラ１０１Ａが出力するイネー
ブル信号ＯＥが、ＬまたはＨレベルのうちの、例えばＨ
レベルである場合のみ、その受信したデータＤＯ［３：
０］をそれぞれ出力するようになされている。ゲート回
路２２Ａが出力するデータＤＯ［３：０］と、ゲート回
路２２Ｂが出力するデータＤＯ［３：０］とは、合成さ
れて８ビットのデータＤ［７：０］とされ、マイコン１
１に供給されるようになされている。
【０１５４】以上のように構成される記録回路４では、
データ設定モードにおいては、マイコン１１は、チップ
セレクト信号ＣＳおよびライト信号ＷＲの両方をＨレベ
ルにし、オーバライト信号ＯＷをＬレベルにするととも
に、各種の変調データの並びに適したデータＤ［７：
０］を生成し、その下位４ビットＤ［３：０］または上
位４ビット［７：４］を、ＲＡＭ１５Ａまたは１５Ｂに
それぞれ供給する。さらに、マイコン１１は、図３で説
明したように、データＤ［７：０］に対応するアドレス
信号ＡＢ［７：０］を生成し、セレクタ１３Ａおよび１
３Ｂに出力する。
データ設定モードにおいては、マイコン１１は、チップ
セレクト信号ＣＳおよびライト信号ＷＲの両方をＨレベ
ルにし、オーバライト信号ＯＷをＬレベルにするととも
に、各種の変調データの並びに適したデータＤ［７：
０］を生成し、その下位４ビットＤ［３：０］または上
位４ビット［７：４］を、ＲＡＭ１５Ａまたは１５Ｂに
それぞれ供給する。さらに、マイコン１１は、図３で説
明したように、データＤ［７：０］に対応するアドレス
信号ＡＢ［７：０］を生成し、セレクタ１３Ａおよび１
３Ｂに出力する。
【０１５５】いまの場合、オーバライト信号ＯＷは、Ｌ
レベルであるから、セレクタ１３Ａまたは１３Ｂにおい
ては、入力端子Ｂ［７：０］に入力される、マイコン１
１からのアドレス信号ＡＢ［７：０］が選択され、アド
レス信号ＡＤＲ［７：０］として、ＲＡＭ１５Ａまたは
１５Ｂにそれぞれ供給される。
レベルであるから、セレクタ１３Ａまたは１３Ｂにおい
ては、入力端子Ｂ［７：０］に入力される、マイコン１
１からのアドレス信号ＡＢ［７：０］が選択され、アド
レス信号ＡＤＲ［７：０］として、ＲＡＭ１５Ａまたは
１５Ｂにそれぞれ供給される。
【０１５６】一方、コントローラ１０１Ａは、Ｈレベル
のチップセレクト信号ＣＳおよびライト信号ＷＲと、Ｌ
レベルのオーバライト信号ＯＷを受信すると、Ｈレベル
のチップセレクト信号ＣＳおよびライト信号ＷＲを、Ｒ
ＡＭ１５Ａおよび１５Ｂに出力する。
のチップセレクト信号ＣＳおよびライト信号ＷＲと、Ｌ
レベルのオーバライト信号ＯＷを受信すると、Ｈレベル
のチップセレクト信号ＣＳおよびライト信号ＷＲを、Ｒ
ＡＭ１５Ａおよび１５Ｂに出力する。
【０１５７】従って、ＲＡＭ１５Ａまたは１５Ｂにおい
ては、アドレス信号ＡＤＲ［７：０］が示すアドレス
に、データＤ［７：０］のうちの下位４ビットＤ［３：
０］または上位４ビット［７：４］がそれぞれ記憶され
る。
ては、アドレス信号ＡＤＲ［７：０］が示すアドレス
に、データＤ［７：０］のうちの下位４ビットＤ［３：
０］または上位４ビット［７：４］がそれぞれ記憶され
る。
【０１５８】以下、同様にして、ＲＡＭ１５Ａまたは１
５Ｂには、記録される変調データに適したものに対応す
る各値のデータＤ［７：０］のうちの下位４ビットＤ
［３：０］または上位４ビット［７：４］がそれぞれ記
憶される。
５Ｂには、記録される変調データに適したものに対応す
る各値のデータＤ［７：０］のうちの下位４ビットＤ
［３：０］または上位４ビット［７：４］がそれぞれ記
憶される。
【０１５９】なお、ＲＡＭ１５Ａまたは１５Ｂに記憶さ
れたデータＤ［３：０］またはデータ［７：４］が正し
いかどうかを確認するためなどに、あるアドレスＡＤＲ
［７：０］におけるデータＤ［３：０］またはデータ
［７：４］をＲＡＭ１５Ａまたは１５Ｂからそれぞれ読
み出す場合には、マイコン１１は、チップセレクト信号
ＣＳをＨレベルにし、ライト信号ＷＲおよびオーバライ
ト信号ＯＷをＬレベルにする。さらに、マイコン１１
は、アドレスＡＢ［７：０］をセレクタ１３Ａおよび１
３Ｂに出力する。この場合、コントローラ１０１Ａは、
Ｈレベルのチップセレクト信号ＣＳと、Ｌレベルのライ
ト信号ＷＲを、ＲＡＭ１５Ａおよび１５Ｂに出力すると
ともに、Ｈレベルのイネーブル信号ＯＥを、ゲート回路
２２Ａおよび２２Ｂに出力する。また、セレクタ１３Ａ
または１３Ｂは、マイコン１１からのアドレスＡＢ
［７：０］を選択し、アドレス信号ＡＤＲ［７：０］と
してＲＡＭ１５Ａまたは１５Ｂにそれぞれ出力する。
れたデータＤ［３：０］またはデータ［７：４］が正し
いかどうかを確認するためなどに、あるアドレスＡＤＲ
［７：０］におけるデータＤ［３：０］またはデータ
［７：４］をＲＡＭ１５Ａまたは１５Ｂからそれぞれ読
み出す場合には、マイコン１１は、チップセレクト信号
ＣＳをＨレベルにし、ライト信号ＷＲおよびオーバライ
ト信号ＯＷをＬレベルにする。さらに、マイコン１１
は、アドレスＡＢ［７：０］をセレクタ１３Ａおよび１
３Ｂに出力する。この場合、コントローラ１０１Ａは、
Ｈレベルのチップセレクト信号ＣＳと、Ｌレベルのライ
ト信号ＷＲを、ＲＡＭ１５Ａおよび１５Ｂに出力すると
ともに、Ｈレベルのイネーブル信号ＯＥを、ゲート回路
２２Ａおよび２２Ｂに出力する。また、セレクタ１３Ａ
または１３Ｂは、マイコン１１からのアドレスＡＢ
［７：０］を選択し、アドレス信号ＡＤＲ［７：０］と
してＲＡＭ１５Ａまたは１５Ｂにそれぞれ出力する。
【０１６０】ＲＡＭ１５Ａまたは１５Ｂは、Ｈレベルの
チップセレクト信号ＣＳ、Ｌレベルのライト信号ＷＲ、
およびアドレス信号ＡＤＲ［７：０］を受信すると、上
述したように、アドレス信号ＡＤＲ［７：０］に対応す
るアドレスから、データＤ［３：０］またはＤ［７：
４］を読み出し、データＤＯ［３：０］として、ゲート
回路２２Ａまたは２２Ｂにそれぞれ出力する。ゲート回
路２２ＡまたはＢは、上述したように、Ｈレベルのイネ
ーブル信号ＯＥを受信すると、ＲＡＭ１５Ａまたは１５
Ｂからのデータをマイコン１１にそれぞれ出力するか
ら、これにより、ＲＡＭ１５Ａまたは１５Ｂそれぞれか
ら読み出されたデータＤＯ［３：０］またはＤＯ［７：
４］は、マイコン１１に供給されることになる。
チップセレクト信号ＣＳ、Ｌレベルのライト信号ＷＲ、
およびアドレス信号ＡＤＲ［７：０］を受信すると、上
述したように、アドレス信号ＡＤＲ［７：０］に対応す
るアドレスから、データＤ［３：０］またはＤ［７：
４］を読み出し、データＤＯ［３：０］として、ゲート
回路２２Ａまたは２２Ｂにそれぞれ出力する。ゲート回
路２２ＡまたはＢは、上述したように、Ｈレベルのイネ
ーブル信号ＯＥを受信すると、ＲＡＭ１５Ａまたは１５
Ｂからのデータをマイコン１１にそれぞれ出力するか
ら、これにより、ＲＡＭ１５Ａまたは１５Ｂそれぞれか
ら読み出されたデータＤＯ［３：０］またはＤＯ［７：
４］は、マイコン１１に供給されることになる。
【０１６１】次に、オーバライトモード時においては、
マイコン１１は、チップセレクト信号ＣＳおよびオーバ
ライト信号ＯＷをＨレベルにし、ライト信号ＷＲをＬレ
ベルにする。
マイコン１１は、チップセレクト信号ＣＳおよびオーバ
ライト信号ＯＷをＨレベルにし、ライト信号ＷＲをＬレ
ベルにする。
【０１６２】また、この場合、シフタ１４には、クロッ
クＣＬＫに同期した変調データＤＡＴＡが供給される。
シフタ１４は、クロックＣＬＫのタイミングで、そこに
供給される変調データＤＡＴＡを、その内蔵する１２ビ
ットのレジスタのＬＳＢに記憶するとともに、そのレジ
スタの記憶値をシフトし、その結果得られる１２ビット
単位の変調データＡＡ［１１：０］を出力する。この１
２ビットの変調データＡＡ［１１：０］は、コントロー
ラ１０１Ｂおよび１０１Ｃに供給される。また、変調デ
ータＡＡ［１１：０］のうちの第４ビットＡＡ［４］は
マルチパルス発生器１６に供給される。
クＣＬＫに同期した変調データＤＡＴＡが供給される。
シフタ１４は、クロックＣＬＫのタイミングで、そこに
供給される変調データＤＡＴＡを、その内蔵する１２ビ
ットのレジスタのＬＳＢに記憶するとともに、そのレジ
スタの記憶値をシフトし、その結果得られる１２ビット
単位の変調データＡＡ［１１：０］を出力する。この１
２ビットの変調データＡＡ［１１：０］は、コントロー
ラ１０１Ｂおよび１０１Ｃに供給される。また、変調デ
ータＡＡ［１１：０］のうちの第４ビットＡＡ［４］は
マルチパルス発生器１６に供給される。
【０１６３】一方、コントローラ１０１Ａは、Ｈレベル
のチップセレクト信号ＣＳと、Ｌレベルのライト信号Ｗ
Ｒを受信すると、それらと同様のチップセレクト信号Ｃ
Ｓおよびライト信号ＷＲを、ＲＡＭ１５Ａおよび１５Ｂ
に出力する。また、コントローラ１０１Ｂまたは１０１
Ｃは、シフタ１４からの変調データＡＡ［１１：０］に
基づいて、アドレス信号ＡＦ［７：０］またはＡＲ
［７：０］をそれぞれ生成する。さらに、コントローラ
１０１Ｂまたは１０１Ｃは、変調データＡＡ［１１：
０］の立ち下がりエッジまたは立ち上がりエッジを検出
し、エッジ信号ＦＡＬＬまたはＲＩＳＥを、ＤＦＦ１９
または２０にそれぞれ出力する。また、コントローラ１
０１Ｂまたは１０１Ｃは、変調データＡＡ［１１：０］
の立ち下がりエッジまたは立ち上がりエッジが検出され
たときのみ、生成したアドレス信号ＡＦ［７：０］また
はＡＲ［７：０］を、セレクタ１３Ａまたは１３Ｂにそ
れぞれ出力する。
のチップセレクト信号ＣＳと、Ｌレベルのライト信号Ｗ
Ｒを受信すると、それらと同様のチップセレクト信号Ｃ
Ｓおよびライト信号ＷＲを、ＲＡＭ１５Ａおよび１５Ｂ
に出力する。また、コントローラ１０１Ｂまたは１０１
Ｃは、シフタ１４からの変調データＡＡ［１１：０］に
基づいて、アドレス信号ＡＦ［７：０］またはＡＲ
［７：０］をそれぞれ生成する。さらに、コントローラ
１０１Ｂまたは１０１Ｃは、変調データＡＡ［１１：
０］の立ち下がりエッジまたは立ち上がりエッジを検出
し、エッジ信号ＦＡＬＬまたはＲＩＳＥを、ＤＦＦ１９
または２０にそれぞれ出力する。また、コントローラ１
０１Ｂまたは１０１Ｃは、変調データＡＡ［１１：０］
の立ち下がりエッジまたは立ち上がりエッジが検出され
たときのみ、生成したアドレス信号ＡＦ［７：０］また
はＡＲ［７：０］を、セレクタ１３Ａまたは１３Ｂにそ
れぞれ出力する。
【０１６４】いまの場合、オーバライト信号ＯＷはＨレ
ベルであるから、セレクタ１３Ａまたは１３Ｂでは、そ
の入力端子Ａ［７：０］に供給されるアドレス信号ＡＦ
［７：０］またはＡＲ［７：０］が選択され、アドレス
信号ＡＤＲ［７：０］として、ＲＡＭ１５Ａまたは１５
Ｂにそれぞれ供給される。
ベルであるから、セレクタ１３Ａまたは１３Ｂでは、そ
の入力端子Ａ［７：０］に供給されるアドレス信号ＡＦ
［７：０］またはＡＲ［７：０］が選択され、アドレス
信号ＡＤＲ［７：０］として、ＲＡＭ１５Ａまたは１５
Ｂにそれぞれ供給される。
【０１６５】従って、この場合、ＲＡＭ１５Ａまたは１
５Ｂにおいては、アドレス信号ＡＤＲ［７：０］に対応
するアドレスから、データＤ［３：０］が読み出され、
データＤＯ［３：０］として出力される。即ち、この場
合、記録しようとする変調データの並びに対応するデー
タＦＡＬＬ＿ＤＡＴＡまたはＲＩＳＥ＿ＤＡＴＡが、Ｒ
ＡＭ１５Ａまたは１５Ｂから出力される。このデータＦ
ＡＬＬ＿ＤＡＴＡまたはＲＩＳＥ＿ＤＡＴＡは、ＤＦＦ
１９または２０にそれぞれ供給され、以下、図３におけ
る場合と同様にして、記録パルスが生成される。
５Ｂにおいては、アドレス信号ＡＤＲ［７：０］に対応
するアドレスから、データＤ［３：０］が読み出され、
データＤＯ［３：０］として出力される。即ち、この場
合、記録しようとする変調データの並びに対応するデー
タＦＡＬＬ＿ＤＡＴＡまたはＲＩＳＥ＿ＤＡＴＡが、Ｒ
ＡＭ１５Ａまたは１５Ｂから出力される。このデータＦ
ＡＬＬ＿ＤＡＴＡまたはＲＩＳＥ＿ＤＡＴＡは、ＤＦＦ
１９または２０にそれぞれ供給され、以下、図３におけ
る場合と同様にして、記録パルスが生成される。
【０１６６】次に、図１２は、図１１のコントローラ１
０１Ａの構成例を示している。なお、図中、図４におけ
る場合と対応する部分については、同一の符号を付して
ある。即ち、コントローラ１０１Ａは、コントローラ１
２を構成するブロックのうちのインバータ３７、ＯＲゲ
ート３８、ＡＮＤゲート３９、および４０だけで構成さ
れており、従って、コントローラ１０１Ａでは、図４に
おける場合と同様にして、チップセレクト信号ＣＳ、イ
ネーブル信号ＯＥ、およびライト信号ＷＲが生成され
る。
０１Ａの構成例を示している。なお、図中、図４におけ
る場合と対応する部分については、同一の符号を付して
ある。即ち、コントローラ１０１Ａは、コントローラ１
２を構成するブロックのうちのインバータ３７、ＯＲゲ
ート３８、ＡＮＤゲート３９、および４０だけで構成さ
れており、従って、コントローラ１０１Ａでは、図４に
おける場合と同様にして、チップセレクト信号ＣＳ、イ
ネーブル信号ＯＥ、およびライト信号ＷＲが生成され
る。
【０１６７】図１３は、図１１のコントローラ１０１Ｂ
の構成例を示している。なお、図中、図１０における場
合と対応する部分については、同一の符号を付してあ
る。即ち、コントローラ１０１Ｂは、コントローラ１０
１を構成するブロックのうちのＡＮＤゲート３１，３
３，ＮＯＲゲート３５、ＤＦＦ１１１、および１１６だ
けで構成されており、従って、コントローラ１０１Ｂで
は、変調データの立ち下がりエッジが検出されたときに
のみ、アドレス信号ＡＦ［７：０］が出力される。
の構成例を示している。なお、図中、図１０における場
合と対応する部分については、同一の符号を付してあ
る。即ち、コントローラ１０１Ｂは、コントローラ１０
１を構成するブロックのうちのＡＮＤゲート３１，３
３，ＮＯＲゲート３５、ＤＦＦ１１１、および１１６だ
けで構成されており、従って、コントローラ１０１Ｂで
は、変調データの立ち下がりエッジが検出されたときに
のみ、アドレス信号ＡＦ［７：０］が出力される。
【０１６８】図１４は、図１１のコントローラ１０１Ｃ
の構成例を示している。なお、図中、図１０における場
合と対応する部分については、同一の符号を付してあ
る。即ち、コントローラ１０１Ｃは、コントローラ１０
１を構成するブロックのうちのＡＮＤゲート３２，３
４，ＮＯＲゲート３５、ＤＦＦ１１３、および１１６だ
けで構成されており、従って、コントローラ１０１Ｃで
は、変調データの立ち上がりエッジが検出されたときに
のみアドレス信号ＡＲ［７：０］が出力される。
の構成例を示している。なお、図中、図１０における場
合と対応する部分については、同一の符号を付してあ
る。即ち、コントローラ１０１Ｃは、コントローラ１０
１を構成するブロックのうちのＡＮＤゲート３２，３
４，ＮＯＲゲート３５、ＤＦＦ１１３、および１１６だ
けで構成されており、従って、コントローラ１０１Ｃで
は、変調データの立ち上がりエッジが検出されたときに
のみアドレス信号ＡＲ［７：０］が出力される。
【０１６９】従って、オーバライトモード時において、
ＲＡＭ１５Ａまたは１５Ｂにアドレス信号ＡＦ［７：
０］またはＡＦ［７：０］が供給されるのは、それぞ
れ、変調データの立ち下がりエッジまたは立ち上がりエ
ッジが検出された場合だけとなる。また、変調データ
は、上述したように、（１，７）ＲＬＬとＮＲＺＩとを
組み合わせて変調されたものだから、立ち上がりエッジ
または立ち下がりエッジが出現する周期は、いずれも、
少なくともクロックＣＬＫの周期の４倍の時間である。
ＲＡＭ１５Ａまたは１５Ｂにアドレス信号ＡＦ［７：
０］またはＡＦ［７：０］が供給されるのは、それぞ
れ、変調データの立ち下がりエッジまたは立ち上がりエ
ッジが検出された場合だけとなる。また、変調データ
は、上述したように、（１，７）ＲＬＬとＮＲＺＩとを
組み合わせて変調されたものだから、立ち上がりエッジ
または立ち下がりエッジが出現する周期は、いずれも、
少なくともクロックＣＬＫの周期の４倍の時間である。
【０１７０】以上から、ＲＡＭ１５Ａおよび１５Ｂは、
遅くとも、クロックＣＬＫの周期の４倍（データレート
の１／４）の速度で動作するものであれば良いことにな
る。
遅くとも、クロックＣＬＫの周期の４倍（データレート
の１／４）の速度で動作するものであれば良いことにな
る。
【０１７１】なお、図１１の実施の形態においても、図
１０で説明したように、ＤＦＦ１１１または１１３の後
段に、さらにＤＦＦを設け、マルチパルス発生器１６
に、変調データＡＡ［５］を入力するようにすることが
可能である。
１０で説明したように、ＤＦＦ１１１または１１３の後
段に、さらにＤＦＦを設け、マルチパルス発生器１６
に、変調データＡＡ［５］を入力するようにすることが
可能である。
【０１７２】以上のように、変調データの立ち下がりエ
ッジまたは立ち上がりエッジが検出されたときにのみ、
記録パルスの立ち上がりエッジや立ち下がりエッジの位
置を遅延する遅延量に対応するデータを記憶している記
憶手段としてのＲＡＭ１５や、１５Ａ，１５Ｂに、アド
レスを与えるようにしたので、そのような記憶手段とし
て、動作速度のそれほど速くないものを用いることが可
能となる。その結果、安価なＲＡＭなどにより回路を構
成することが可能となる。また、記録回路４全体のＩＣ
化も可能となり、これにより、装置の小型化、低コスト
化を図ることが可能となる。即ち、記録回路４のＩＣ化
に際し、ＲＡＭ１５として、高速なものが必要なため
に、ＩＣに内蔵させることができない場合に比較して、
大幅な低コスト化および小型化を図ることができる。
ッジまたは立ち上がりエッジが検出されたときにのみ、
記録パルスの立ち上がりエッジや立ち下がりエッジの位
置を遅延する遅延量に対応するデータを記憶している記
憶手段としてのＲＡＭ１５や、１５Ａ，１５Ｂに、アド
レスを与えるようにしたので、そのような記憶手段とし
て、動作速度のそれほど速くないものを用いることが可
能となる。その結果、安価なＲＡＭなどにより回路を構
成することが可能となる。また、記録回路４全体のＩＣ
化も可能となり、これにより、装置の小型化、低コスト
化を図ることが可能となる。即ち、記録回路４のＩＣ化
に際し、ＲＡＭ１５として、高速なものが必要なため
に、ＩＣに内蔵させることができない場合に比較して、
大幅な低コスト化および小型化を図ることができる。
【０１７３】以上、本発明を、相変化ディスクを駆動す
るディスクドライブに適用した場合について説明した
が、本発明は、例えば、カード形状などの、ディスク形
状以外の記録媒体を駆動する装置にも適用可能である。
さらに、本発明の適用範囲は、相変化による記録（熱記
録）などに限定されるものではない。即ち、例えば、磁
気記録においても、ビットの反転位置が、その前後のデ
ータに依存してシフトするが、この場合にも、上述した
記録補償を適用することができる。
るディスクドライブに適用した場合について説明した
が、本発明は、例えば、カード形状などの、ディスク形
状以外の記録媒体を駆動する装置にも適用可能である。
さらに、本発明の適用範囲は、相変化による記録（熱記
録）などに限定されるものではない。即ち、例えば、磁
気記録においても、ビットの反転位置が、その前後のデ
ータに依存してシフトするが、この場合にも、上述した
記録補償を適用することができる。
【０１７４】なお、本実施の形態においては、遅延量ｘ
とｙを、その値を同一にして変化させるようにしたが、
遅延量ｘとｙは、同一である必要はない。
とｙを、その値を同一にして変化させるようにしたが、
遅延量ｘとｙは、同一である必要はない。
【０１７５】また、本実施の形態では、プログラマブル
ディレイライン１７において、ＤＦＦ５３（図７）で得
られた半クロックだけ時間的に先行するデータＤＡＴＡ
１を遅延させるようにしたが、ＤＦＦ５３では、１クロ
ックだけ時間的に先行するデータを生成し、プログラマ
ブルディレイライン１７において、このデータを遅延さ
せるようにすることも可能である。この場合、長さがｎ
Ｔのマークに対応する記録パルスは、式ｘＳ＋（１．５
−ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．５
Ｓ＋ｙＭ＋（１．０−ｙ）Ｓで表されることになる。
ディレイライン１７において、ＤＦＦ５３（図７）で得
られた半クロックだけ時間的に先行するデータＤＡＴＡ
１を遅延させるようにしたが、ＤＦＦ５３では、１クロ
ックだけ時間的に先行するデータを生成し、プログラマ
ブルディレイライン１７において、このデータを遅延さ
せるようにすることも可能である。この場合、長さがｎ
Ｔのマークに対応する記録パルスは、式ｘＳ＋（１．５
−ｘ）Ｍ＋（ｎ−３）（０．５Ｓ＋０．５Ｍ）＋０．５
Ｓ＋ｙＭ＋（１．０−ｙ）Ｓで表されることになる。
【０１７６】さらに、本実施の形態では、（１，７）Ｒ
ＬＬとＮＲＺＩとを組み合わせた変調により得られる変
調データを記録するようにしたが、変調データとして
は、その他の変調方式により得られたものを用いること
が可能である。
ＬＬとＮＲＺＩとを組み合わせた変調により得られる変
調データを記録するようにしたが、変調データとして
は、その他の変調方式により得られたものを用いること
が可能である。
【０１７７】また、本実施の形態では、最小反転幅が２
となる変調データを記録するようにしたが、変調データ
の最小反転幅は２に限定されるものではなく、本発明
は、例えば、最小反転幅が１となるＮＲＺＩ符号を変調
データとして用いた場合などにも適用可能である。即
ち、例えば、最小反転幅が１である場合、変調データの
立ち下がりエッジまたは立ち上がりエッジが出現する周
期は、いずれもクロックＣＬＫの周期の２倍の時間とな
る。従って、最小反転幅が１であっても、図１１の実施
の形態のように、変調データの立ち下がりエッジまたは
立ち上がりエッジが検出されたときにのみ、アドレスが
与えられるＲＡＭ１５ＡまたはＲＡＭ１５Ｂを用いる場
合には、これらのＲＡＭ１５ＡおよびＲＡＭ１５Ｂは、
いずれもクロックＣＬＫの周期の２倍に対応する速度以
上で動作するものであれば良い。
となる変調データを記録するようにしたが、変調データ
の最小反転幅は２に限定されるものではなく、本発明
は、例えば、最小反転幅が１となるＮＲＺＩ符号を変調
データとして用いた場合などにも適用可能である。即
ち、例えば、最小反転幅が１である場合、変調データの
立ち下がりエッジまたは立ち上がりエッジが出現する周
期は、いずれもクロックＣＬＫの周期の２倍の時間とな
る。従って、最小反転幅が１であっても、図１１の実施
の形態のように、変調データの立ち下がりエッジまたは
立ち上がりエッジが検出されたときにのみ、アドレスが
与えられるＲＡＭ１５ＡまたはＲＡＭ１５Ｂを用いる場
合には、これらのＲＡＭ１５ＡおよびＲＡＭ１５Ｂは、
いずれもクロックＣＬＫの周期の２倍に対応する速度以
上で動作するものであれば良い。
【０１７８】なお、図１１の実施の形態によれば、変調
データの最小反転幅を、ｄ＋１と表すとき、ＲＡＭ１５
ＡおよびＲＡＭ１５Ｂに要求される最低の動作速度は、
クロックＣＬＫの周期の２（ｄ＋１）倍に対応する速度
となる。
データの最小反転幅を、ｄ＋１と表すとき、ＲＡＭ１５
ＡおよびＲＡＭ１５Ｂに要求される最低の動作速度は、
クロックＣＬＫの周期の２（ｄ＋１）倍に対応する速度
となる。
【０１７９】
【発明の効果】請求項１に記載のデータ記録装置および
請求項４に記載のデータ記録方法によれば、記録パルス
の立ち上がりエッジおよび立ち下がりエッジの位置を遅
延する遅延量を記憶している記憶手段に対して、データ
の並びに対応するアドレスを与えることにより、遅延量
が読み出され、その遅延量にしたがって、記録パルスの
立ち上がりエッジおよび立ち下がりエッジが遅延され
る。この場合において、データの立ち上がりエッジおよ
び立ち下がりエッジが検出され、記憶手段には、データ
の立ち上がりエッジまたは立ち下がりエッジが検出され
たときのみ、アドレスが与えられる。従って、記憶手段
として、動作速度が、データレートに対応する速度より
も遅いものを使用することが可能となり、その結果、装
置の小型化および低コスト化を図ることが可能となる。
請求項４に記載のデータ記録方法によれば、記録パルス
の立ち上がりエッジおよび立ち下がりエッジの位置を遅
延する遅延量を記憶している記憶手段に対して、データ
の並びに対応するアドレスを与えることにより、遅延量
が読み出され、その遅延量にしたがって、記録パルスの
立ち上がりエッジおよび立ち下がりエッジが遅延され
る。この場合において、データの立ち上がりエッジおよ
び立ち下がりエッジが検出され、記憶手段には、データ
の立ち上がりエッジまたは立ち下がりエッジが検出され
たときのみ、アドレスが与えられる。従って、記憶手段
として、動作速度が、データレートに対応する速度より
も遅いものを使用することが可能となり、その結果、装
置の小型化および低コスト化を図ることが可能となる。
【図１】本発明を適用したディスクドライブの一実施の
形態の構成を示すブロック図である。
形態の構成を示すブロック図である。
【図２】図１の記録回路４における記録補償方法を説明
するための図である。
するための図である。
【図３】図１の記録回路４の基本的な構成例を示すブロ
ック図である。
ック図である。
【図４】図３のコントローラ１２の構成例を示す回路図
である。
である。
【図５】図３のマルチパス発生器１６の構成例を示す回
路図である。
路図である。
【図６】図３の記録信号発生器２１の構成例を示す回路
図である。
図である。
【図７】図３のマルチパルス発生器１６、プログラマブ
ルディレイライン１７，１８、および記録信号発生器２
１の構成例を示すブロック図である。
ルディレイライン１７，１８、および記録信号発生器２
１の構成例を示すブロック図である。
【図８】図７のマルチパルス発生器１６、プログラマブ
ルディレイライン１７，１８、および記録信号発生器２
１の動作を説明するためのタイミングチャートである。
ルディレイライン１７，１８、および記録信号発生器２
１の動作を説明するためのタイミングチャートである。
【図９】図１の記録回路４の第１の実施の形態の構成を
示すブロック図である。
示すブロック図である。
【図１０】図９のコントローラ１０１の構成例を示す回
路図である。
路図である。
【図１１】図１の記録回路４の第２の実施の形態の構成
を示すブロック図である。
を示すブロック図である。
【図１２】図１１のコントローラ１０１Ａの構成例を示
す回路図である。
す回路図である。
【図１３】図１１のコントローラ１０１Ｂの構成例を示
す回路図である。
す回路図である。
【図１４】図１１のコントローラ１０１Ｃの構成例を示
す回路図である。
す回路図である。
【図１５】相変化ディスクの記録原理を説明するための
図である。
図である。
【図１６】ダイレクトオーバライトを説明するための図
である。
である。
【図１７】従来の記録補償方法を説明するための図であ
る。
る。
【図１８】従来の記録補償を行う回路の一例の構成を示
すブロック図である。
すブロック図である。
１ ディスク， ２ スピンドルモータ， ３ ピック
アップ， ４ 記録回路， ５ 再生回路， １１ マ
イコン， １２ コントローラ， １３，１３Ａ，１３
Ｂ セレクタ， １４ シフタ， １５，１５Ａ，１５
Ｂ ＲＡＭ，１６ マルチパルス発生器， １７，１８
プログラマブルディレイライン，１９，２０ ＤＦ
Ｆ， ２１ 記録信号発生器， ２２，２２Ａ，２２Ｂ
ゲート回路， ３１乃至３４ ＡＮＤゲート， ３
５，３６ ＮＯＲゲート， ３７インバータ（ＮＯＴゲ
ート）， ３８ ＯＲゲート， ３９，４０ ＡＮＤゲ
ート， ５１乃至５４ ＤＦＦ， ５５ インバータ，
５６，５７ ＡＮＤゲート， ５８ ＯＲゲート，
６１，６２ ＡＮＤゲート， １０１，１０１Ａ乃至１
０１Ｃ コントローラ、 １１１，１１２ ＤＦＦ，
１１５ ＯＲゲート， １１６ ＤＦＦ
アップ， ４ 記録回路， ５ 再生回路， １１ マ
イコン， １２ コントローラ， １３，１３Ａ，１３
Ｂ セレクタ， １４ シフタ， １５，１５Ａ，１５
Ｂ ＲＡＭ，１６ マルチパルス発生器， １７，１８
プログラマブルディレイライン，１９，２０ ＤＦ
Ｆ， ２１ 記録信号発生器， ２２，２２Ａ，２２Ｂ
ゲート回路， ３１乃至３４ ＡＮＤゲート， ３
５，３６ ＮＯＲゲート， ３７インバータ（ＮＯＴゲ
ート）， ３８ ＯＲゲート， ３９，４０ ＡＮＤゲ
ート， ５１乃至５４ ＤＦＦ， ５５ インバータ，
５６，５７ ＡＮＤゲート， ５８ ＯＲゲート，
６１，６２ ＡＮＤゲート， １０１，１０１Ａ乃至１
０１Ｃ コントローラ、 １１１，１１２ ＤＦＦ，
１１５ ＯＲゲート， １１６ ＤＦＦ
Claims (4)
- 【請求項１】 データに対応する記録パルスにしたがっ
て、記録媒体にマークを形成することにより、前記デー
タを記録するデータ記録装置であって、 前記記録パルスの立ち上がりエッジおよび立ち下がりエ
ッジの位置を遅延する遅延量を記憶している記憶手段
と、 前記データの並びに対応するアドレスを前記記憶手段に
与えることにより、前記遅延量を読み出す読み出し手段
と、 前記記憶手段から読み出された前記遅延量にしたがっ
て、前記記録パルスの立ち上がりエッジおよび立ち下が
りエッジを遅延する遅延手段と、 前記データの立ち上がりエッジおよび立ち下がりエッジ
を検出する検出手段とを備え、 前記読み出し手段は、前記検出手段により前記データの
立ち上がりエッジまたは立ち下がりエッジが検出された
ときのみ、前記アドレスを前記記憶手段に与えることを
特徴とするデータ記録装置。 - 【請求項２】 前記記憶手段は、 前記記録パルスの立ち上がりエッジの位置を遅延する遅
延量である立ち上がり遅延量を記憶している立ち上がり
遅延量記憶手段と、 前記記録パルスの立ち下がりエッジの位置を遅延する遅
延量である立ち下がり遅延量を記憶している立ち下がり
遅延量記憶手段とを有し、 前記読み出し手段は、 前記検出手段により前記データの立ち上がりエッジが検
出されたときのみ、前記アドレスを前記立ち上がり遅延
量記憶手段に与え、 前記検出手段により前記データの立ち下がりエッジが検
出されたときのみ、前記アドレスを前記立ち下がり遅延
量記憶手段に与えることを特徴とする請求項１に記載の
データ記録装置。 - 【請求項３】 前記記録パルスは、始端パルス、バース
トパルス、および終端パルスを合成して得られるもので
あり、 前記遅延手段は、前記始端パルスの立ち上がりエッジの
位置を変化させることにより、そのパルス幅を変化させ
るとともに、前記終端パルスの立ち下がりエッジの位置
を変化させることにより、そのパルス幅を変化させるこ
とを特徴とする請求項１に記載のデータ記録装置。 - 【請求項４】 データに対応する記録パルスにしたがっ
て、記録媒体にマークを形成することにより、前記デー
タを記録するデータ記録装置のデータ記録方法であっ
て、 前記データ記録装置は、 前記記録パルスの立ち上がりエッジおよび立ち下がりエ
ッジの位置を遅延する遅延量を記憶している記憶手段
と、 前記データの並びに対応するアドレスを前記記憶手段に
与えることにより、前記遅延量を読み出す読み出し手段
と、 前記記憶手段から読み出された前記遅延量にしたがっ
て、前記記録パルスの立ち上がりエッジおよび立ち下が
りエッジを遅延する遅延手段と、 前記データの立ち上がりエッジおよび立ち下がりエッジ
を検出する検出手段とを備え、 前記読み出し手段に、前記検出手段により前記データの
立ち上がりエッジまたは立ち下がりエッジが検出された
ときのみ、前記アドレスを前記記憶手段に与えさせるこ
とを特徴とするデータ記録方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24588096A JP3937484B2 (ja) | 1996-09-18 | 1996-09-18 | データ記録装置およびデータ記録方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24588096A JP3937484B2 (ja) | 1996-09-18 | 1996-09-18 | データ記録装置およびデータ記録方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1091960A true JPH1091960A (ja) | 1998-04-10 |
| JP3937484B2 JP3937484B2 (ja) | 2007-06-27 |
Family
ID=17140183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24588096A Expired - Fee Related JP3937484B2 (ja) | 1996-09-18 | 1996-09-18 | データ記録装置およびデータ記録方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3937484B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6807134B2 (en) | 1999-12-28 | 2004-10-19 | Matsushita Electric Industrial Co., Ltd. | Asymmetry detection apparatus, jitter detection apparatus, and recording/reproduction apparatus |
-
1996
- 1996-09-18 JP JP24588096A patent/JP3937484B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6807134B2 (en) | 1999-12-28 | 2004-10-19 | Matsushita Electric Industrial Co., Ltd. | Asymmetry detection apparatus, jitter detection apparatus, and recording/reproduction apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3937484B2 (ja) | 2007-06-27 |
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