JP2002092877A - パルス幅制御回路 - Google Patents
パルス幅制御回路Info
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Abstract
(57)【要約】
【課題】 ストラテジクロックだけを使用した回路で実
現できる分解能のさらに倍の分解能でライトストラテジ
を制御できるようにする。 【解決手段】 ＥＦＭ信号を入力しストラテジクロック
の立上りで動作する第１のＤフリップフロップ１１と、
ＥＦＭ信号を入力しストラテジクロックの立下りで動作
する第２のＤフリップフロップ１２と、前記第１及び第
２のＤフリップフロップ１１，１２からの出力信号を入
力しライトストラテジ補正量の情報に応じてどちらか一
方を選択して出力するセレクタ１３と、ストラテジクロ
ックの１／４周期の遅延時間を持ちセレクタ１３からの
出力信号を遅延させる遅延回路１４と、セレクタ１３の
出力信号と前記遅延回路１４からの信号を入力しライト
ストラテジ補正量の情報に応じてどちらか一方を選択し
て出力するセレクタ１５と、を備えた。
現できる分解能のさらに倍の分解能でライトストラテジ
を制御できるようにする。 【解決手段】 ＥＦＭ信号を入力しストラテジクロック
の立上りで動作する第１のＤフリップフロップ１１と、
ＥＦＭ信号を入力しストラテジクロックの立下りで動作
する第２のＤフリップフロップ１２と、前記第１及び第
２のＤフリップフロップ１１，１２からの出力信号を入
力しライトストラテジ補正量の情報に応じてどちらか一
方を選択して出力するセレクタ１３と、ストラテジクロ
ックの１／４周期の遅延時間を持ちセレクタ１３からの
出力信号を遅延させる遅延回路１４と、セレクタ１３の
出力信号と前記遅延回路１４からの信号を入力しライト
ストラテジ補正量の情報に応じてどちらか一方を選択し
て出力するセレクタ１５と、を備えた。
Description
【０００１】
【発明の属する技術分野】記録可能な光ディスクにデー
タを書き込む際にＥＦＭ信号に補正をかけるパルス幅制
御回路及びディスク記録装置においてこのパルス幅制御
回路を利用してピットマークの記録タイミングを調整可
能にしたディスク記録装置に関する。
タを書き込む際にＥＦＭ信号に補正をかけるパルス幅制
御回路及びディスク記録装置においてこのパルス幅制御
回路を利用してピットマークの記録タイミングを調整可
能にしたディスク記録装置に関する。
【０００２】
【従来の技術】記録可能な光ディスクにおいては、デー
タの書き込み時にはデータをＥＦＭ変調したものが用い
られる。この書き込みデータはＥＦＭ信号と呼ばれ、チ
ャンネルクロックに同期した信号である。また、チャン
ネルクロックは標準速で４．３２１８ＭＨｚであり、２
倍速では、８．６４３６ＭＨｚ、８倍速では３４．５７
４４ＭＨｚになる。
タの書き込み時にはデータをＥＦＭ変調したものが用い
られる。この書き込みデータはＥＦＭ信号と呼ばれ、チ
ャンネルクロックに同期した信号である。また、チャン
ネルクロックは標準速で４．３２１８ＭＨｚであり、２
倍速では、８．６４３６ＭＨｚ、８倍速では３４．５７
４４ＭＨｚになる。
【０００３】ＥＦＭ信号は３〜１１Ｔ（１Ｔは１チャン
ネルクロック）のピットパターンで形成されるが、３〜
１１Ｔのライトパルスをそのまま照射してもディスク上
に記録された信号は再生時に品質の良い信号が読み出せ
ない。
ネルクロック）のピットパターンで形成されるが、３〜
１１Ｔのライトパルスをそのまま照射してもディスク上
に記録された信号は再生時に品質の良い信号が読み出せ
ない。
【０００４】このため、３〜１１Ｔのライトパルスに対
し、いわゆるオレンジブックに記載されたライトストラ
テジによりライトパルスを補正したのち、照射してやる
ことにより、最適な品質の良い再生信号を得ることがで
きる。
し、いわゆるオレンジブックに記載されたライトストラ
テジによりライトパルスを補正したのち、照射してやる
ことにより、最適な品質の良い再生信号を得ることがで
きる。
【０００５】また、データを記録するメディアの種類や
ディスクの回転速度が異なる場合に記録状態が変化する
ことからそれぞれに応じたライトストラテジ補正を行う
必要がある。それぞれについてＥＦＭ信号の前縁を適当
なだけ遅らせ、パルス幅を短くし、メディア上のピット
マークが適切になるようにする必要がある。
ディスクの回転速度が異なる場合に記録状態が変化する
ことからそれぞれに応じたライトストラテジ補正を行う
必要がある。それぞれについてＥＦＭ信号の前縁を適当
なだけ遅らせ、パルス幅を短くし、メディア上のピット
マークが適切になるようにする必要がある。
【０００６】一般に、ＥＦＭ信号にライトストラテジ補
正を実現する方法として、チャンネルクロックより高速
なクロックであるストラテジクロックを生成し、このス
トラテジクロックにより動作するＤフリップフロップに
よりＥＦＭ信号を遅延シフトさせる方法がある。ストラ
テジクロックとしてはチャンネルクロックのｎ倍のもの
を良く利用し、ｎ＝８とすると、ストラテジクロックは
チャンネルクロックの８倍であり、分解能は１／８とな
る。また、ストラテジクロックの両エッジを使用すると
１／１６で制御できる。書き込み速度が８倍速の場合、
チャンネルクロックは３４．５７４４ＭＨｚであり、ス
トラテジクロックは２７６．５９５２ＭＨｚになる。
正を実現する方法として、チャンネルクロックより高速
なクロックであるストラテジクロックを生成し、このス
トラテジクロックにより動作するＤフリップフロップに
よりＥＦＭ信号を遅延シフトさせる方法がある。ストラ
テジクロックとしてはチャンネルクロックのｎ倍のもの
を良く利用し、ｎ＝８とすると、ストラテジクロックは
チャンネルクロックの８倍であり、分解能は１／８とな
る。また、ストラテジクロックの両エッジを使用すると
１／１６で制御できる。書き込み速度が８倍速の場合、
チャンネルクロックは３４．５７４４ＭＨｚであり、ス
トラテジクロックは２７６．５９５２ＭＨｚになる。
【０００７】しかしながら、書き込み速度が高速になる
と、チャンネルクロック周期が短くなるために、記録状
態のバラツキ誤差が大きくなることから、ライトストラ
テジ補正を高分解能に制御する必要がでてくる。これを
実現するためにはより高速のクロックをストラテジクロ
ックとして用いればよいが、さらに高速のクロックを用
いると、Ｄフリップフロップによるシフトの段数の増加
やセレクト回路などの増加により回路規模が増大する。
加えて、高速のクロックを使用する影響で消費電力等も
増加する回路になる。
と、チャンネルクロック周期が短くなるために、記録状
態のバラツキ誤差が大きくなることから、ライトストラ
テジ補正を高分解能に制御する必要がでてくる。これを
実現するためにはより高速のクロックをストラテジクロ
ックとして用いればよいが、さらに高速のクロックを用
いると、Ｄフリップフロップによるシフトの段数の増加
やセレクト回路などの増加により回路規模が増大する。
加えて、高速のクロックを使用する影響で消費電力等も
増加する回路になる。
【０００８】このＥＦＭ信号のストラテジ補正につい
て、高速クロックを用いることなく高精度なパルス幅制
御を実現する方法が、特開平１１−２７３２５３号公報
に提案されている。
て、高速クロックを用いることなく高精度なパルス幅制
御を実現する方法が、特開平１１−２７３２５３号公報
に提案されている。
【０００９】この方法は、遅延セルを複数段使用するこ
とによりチャンネルクロック以下の分解能を実現するも
のであり、分解能は使用する段数により決定される。例
えば、１６段使用すると１／１６Ｔの分解能となる。し
かしながら、このものにおいては、分解能をあげるため
に遅延セルの段数を多くする必要があり、回路規模が大
きくなる。
とによりチャンネルクロック以下の分解能を実現するも
のであり、分解能は使用する段数により決定される。例
えば、１６段使用すると１／１６Ｔの分解能となる。し
かしながら、このものにおいては、分解能をあげるため
に遅延セルの段数を多くする必要があり、回路規模が大
きくなる。
【００１０】
【発明が解決しようとする課題】また、ストラテジクロ
ックのデューティは周期が短くなる（高速書き込み）ほ
ど崩れやすくなる。この場合、ストラテジクロックの両
エッジを使用する方法だと、等間隔でＥＦＭ信号に対し
てライトストラテジ補正がかけられなくなるという問題
もある。
ックのデューティは周期が短くなる（高速書き込み）ほ
ど崩れやすくなる。この場合、ストラテジクロックの両
エッジを使用する方法だと、等間隔でＥＦＭ信号に対し
てライトストラテジ補正がかけられなくなるという問題
もある。
【００１１】さらに、ライトストラテジ補正をさまざま
な記録状態に応じて適切にかけるためには、ＥＦＭ信号
の３Ｔ〜１１Ｔの各ピット長に対してストラテジ量を個
別に設定することができる必要がある。また、ピットの
前後のスペース長によってもストラテジ量を変化させる
ことが出来る必要がある。
な記録状態に応じて適切にかけるためには、ＥＦＭ信号
の３Ｔ〜１１Ｔの各ピット長に対してストラテジ量を個
別に設定することができる必要がある。また、ピットの
前後のスペース長によってもストラテジ量を変化させる
ことが出来る必要がある。
【００１２】この発明は、上述した従来の問題点に鑑み
なされたものにして、簡単な回路構成で高精度なパルス
幅制御を実現することを目的とする。即ち、ストラテジ
クロックだけを使用した回路で実現できる分解能のさら
に倍の分解能でライトストラテジを制御できることを目
的とする。
なされたものにして、簡単な回路構成で高精度なパルス
幅制御を実現することを目的とする。即ち、ストラテジ
クロックだけを使用した回路で実現できる分解能のさら
に倍の分解能でライトストラテジを制御できることを目
的とする。
【００１３】
【課題を解決するための手段】この発明は、ＥＦＭ信号
をチャンネルクロックのｎ倍のストラテジクロックに従
って所定期間遅延させるロジック回路と、ストラテジク
ロックの１／４周期の遅延時間を持ち前記ロジック回路
からの出力信号を遅延させる遅延回路と、前記ロジック
回路からの出力信号と前記遅延回路からの信号を入力し
ライトストラテジ補正量の情報に応じてどちらか一方を
選択して出力する選択回路と、を備えたことを特徴とす
る。
をチャンネルクロックのｎ倍のストラテジクロックに従
って所定期間遅延させるロジック回路と、ストラテジク
ロックの１／４周期の遅延時間を持ち前記ロジック回路
からの出力信号を遅延させる遅延回路と、前記ロジック
回路からの出力信号と前記遅延回路からの信号を入力し
ライトストラテジ補正量の情報に応じてどちらか一方を
選択して出力する選択回路と、を備えたことを特徴とす
る。
【００１４】上記のように、ストラテジクロックとスト
ラテジクロックの１／４周期分の遅延時間を持つ遅延回
路を組み合わせることにより、ストラテジクロックだけ
を使用した回路で実現できる分解能のさらに倍の分解能
でライトストラテジを制御できる。
ラテジクロックの１／４周期分の遅延時間を持つ遅延回
路を組み合わせることにより、ストラテジクロックだけ
を使用した回路で実現できる分解能のさらに倍の分解能
でライトストラテジを制御できる。
【００１５】また、この発明は、前記ロジック回路を、
ストラテジクロックの立上りで動作する第１のＤフリッ
プフロップと、ストラテジクロックの立下りで動作する
第２のＤフリップフロップと、前記第１及び第２のＤフ
リップフロップからの出力信号を入力しライトストラテ
ジ補正量の情報に応じてどちらか一方を選択して出力す
る選択回路と、で構成することができる。
ストラテジクロックの立上りで動作する第１のＤフリッ
プフロップと、ストラテジクロックの立下りで動作する
第２のＤフリップフロップと、前記第１及び第２のＤフ
リップフロップからの出力信号を入力しライトストラテ
ジ補正量の情報に応じてどちらか一方を選択して出力す
る選択回路と、で構成することができる。
【００１６】また、この発明は、前記ライトストラテジ
補正量の情報はＥＦＭ信号の３Ｔ〜１１Ｔのピットまた
はスペースに対して生成する。
補正量の情報はＥＦＭ信号の３Ｔ〜１１Ｔのピットまた
はスペースに対して生成する。
【００１７】上記したように構成することで、遅延セル
の制御をＥＦＭ信号の３Ｔ〜１１Ｔのピットまたはスペ
ースに対して制御が可能である。これは従来のストラテ
ジクロックのみで高分解能を実現していた回路と同様の
構成・方法で遅延セルの制御用セレクト信号を得ること
ができるためで、各ピットまたはスペース長に対してス
トラテジ補正量を設定できることから、適切なＥＦＭ信
号を記録することが出来るようになる。
の制御をＥＦＭ信号の３Ｔ〜１１Ｔのピットまたはスペ
ースに対して制御が可能である。これは従来のストラテ
ジクロックのみで高分解能を実現していた回路と同様の
構成・方法で遅延セルの制御用セレクト信号を得ること
ができるためで、各ピットまたはスペース長に対してス
トラテジ補正量を設定できることから、適切なＥＦＭ信
号を記録することが出来るようになる。
【００１８】また、この発明は、前記遅延回路は複数の
書き込み速度に応じた遅延量が選択可能に構成され、書
き込み速度に応じて遅延量を選択するように構成すれば
よい。
書き込み速度に応じた遅延量が選択可能に構成され、書
き込み速度に応じて遅延量を選択するように構成すれば
よい。
【００１９】上記したように、遅延回路の遅延量を選択
可能にすることにより、書き込み速度に合わせた適切な
遅延量（ストラテジクロックの１／４周期）を設定でき
るようになる。即ち、書き込み速度が異なる時、チャン
ネルクロックが変化することよりチャンネルクロックの
ｎ倍であるストラテジクロックも変化する。このため、
遅延セルの遅延量も複数選択できるようすることで、書
き込み速度に対して適切な遅延量を選択できる。
可能にすることにより、書き込み速度に合わせた適切な
遅延量（ストラテジクロックの１／４周期）を設定でき
るようになる。即ち、書き込み速度が異なる時、チャン
ネルクロックが変化することよりチャンネルクロックの
ｎ倍であるストラテジクロックも変化する。このため、
遅延セルの遅延量も複数選択できるようすることで、書
き込み速度に対して適切な遅延量を選択できる。
【００２０】また、この発明は前記遅延回路はストラテ
ジクロックの１／４、２／４、３／４周期の遅延量が選
択可能に構成され、前記ロジック回路は、ストラテジク
ロックの立上りで動作する第１のＤフリップフロップで
構成することが出来る。
ジクロックの１／４、２／４、３／４周期の遅延量が選
択可能に構成され、前記ロジック回路は、ストラテジク
ロックの立上りで動作する第１のＤフリップフロップで
構成することが出来る。
【００２１】ストラテジクロックの２／４周期の遅延量
を選択することによりストラテジクロックの立下りで動
作するＤフリップフロップを使用しなくても良くなり上
記問題を回避することができる。
を選択することによりストラテジクロックの立下りで動
作するＤフリップフロップを使用しなくても良くなり上
記問題を回避することができる。
【００２２】また、この発明のディスク記録装置は、上
記したいずれかに記載のパルス幅制御回路で構成され、
メディアの種類及び／又は回転速度に応じた選択信号が
前記選択回路に与えられＥＦＭ信号に対応するピットマ
ークをディスクに記録する記録装置に出力信号を送出し
て、ピットマークの記録タイミングが調整可能に構成さ
れたことを特徴とする。
記したいずれかに記載のパルス幅制御回路で構成され、
メディアの種類及び／又は回転速度に応じた選択信号が
前記選択回路に与えられＥＦＭ信号に対応するピットマ
ークをディスクに記録する記録装置に出力信号を送出し
て、ピットマークの記録タイミングが調整可能に構成さ
れたことを特徴とする。
【００２３】
【発明の実施の形態】以下、この発明の実施形態につき
図面を参照して説明する。図１は、この発明のパルス幅
制御回路の実施形態を示すブロック図である。この発明
は、ストラテジクロックと遅延回路を用いて高分解能で
ライトストラテジを制御するものである。
図面を参照して説明する。図１は、この発明のパルス幅
制御回路の実施形態を示すブロック図である。この発明
は、ストラテジクロックと遅延回路を用いて高分解能で
ライトストラテジを制御するものである。
【００２４】チャンネルクロックで同期しているＥＦＭ
信号はストラテジクロックの立上りで動作する図示しな
いＤフリップフロップで構成されたシフト回路により期
待する設定分だけ遅延された状態でＥＦＭ信号となり、
図１に示すＥＦＭ信号としてこの発明のパルス幅制御回
路に与えられる。ＥＦＭ信号はストラテジクロックの立
上りで動作するＤフリップフロップ１１のデータとして
入力される。
信号はストラテジクロックの立上りで動作する図示しな
いＤフリップフロップで構成されたシフト回路により期
待する設定分だけ遅延された状態でＥＦＭ信号となり、
図１に示すＥＦＭ信号としてこの発明のパルス幅制御回
路に与えられる。ＥＦＭ信号はストラテジクロックの立
上りで動作するＤフリップフロップ１１のデータとして
入力される。
【００２５】入力されたＥＦＭ信号はストラテジクロッ
クの立上りで動作するＤフリップフロップ１１のデータ
としてラッチされる。このＤフリップフロップ１１より
出力された信号（ａ）は、ストラテジクロックの立下り
で動作するＤフリップフロップ１２に与えられると共
に、セレクタ１３に与えられる。Ｄフリップフロップ１
２からの出力（ｂ）もセレクタ１３に与えられる。
クの立上りで動作するＤフリップフロップ１１のデータ
としてラッチされる。このＤフリップフロップ１１より
出力された信号（ａ）は、ストラテジクロックの立下り
で動作するＤフリップフロップ１２に与えられると共
に、セレクタ１３に与えられる。Ｄフリップフロップ１
２からの出力（ｂ）もセレクタ１３に与えられる。
【００２６】立上りで動作するＤフリップフロップ１１
と立下りで動作するＤフリップフロップ１２との両方の
出力がセレクタ１３に入力される。このセレクタ１３は
後述するようにライトストラテジ補正量の情報に基づく
セレクト信号ＳＥＬ１より一方の出力を選択する。セレ
クタ１３の出力（ｃ）は次に遅延回路１４を通る経路と
通らない経路に分かれ、この両方の経路を通った信号
（ｃ）（ｄ）がセレクタ１５に入力される。この遅延回
路１４はストラテジクロックの１／４周期の遅延時間を
有する。このセレクタ１５は後述するようにライトスト
ラテジ補正量の情報に基づく信号ＳＥＬ０より一方の出
力を選択し、信号（ｅ）を出力する。
と立下りで動作するＤフリップフロップ１２との両方の
出力がセレクタ１３に入力される。このセレクタ１３は
後述するようにライトストラテジ補正量の情報に基づく
セレクト信号ＳＥＬ１より一方の出力を選択する。セレ
クタ１３の出力（ｃ）は次に遅延回路１４を通る経路と
通らない経路に分かれ、この両方の経路を通った信号
（ｃ）（ｄ）がセレクタ１５に入力される。この遅延回
路１４はストラテジクロックの１／４周期の遅延時間を
有する。このセレクタ１５は後述するようにライトスト
ラテジ補正量の情報に基づく信号ＳＥＬ０より一方の出
力を選択し、信号（ｅ）を出力する。
【００２７】セレクタ１３、１４のセレクト信号ＳＥＬ
０、ＳＥＬ１により、それぞれ異なるストラテジ量がつ
いた信号が選択される。ＳＥＬ１が”０”の場合には、
セレクタ１３はＤフリップフロップ１１の信号（ａ）を
選択して出力し、ＳＥＬ１が”１”の場合には、セレク
タ１３はＤフリップフロップ１２の信号（ｂ）を選択し
て出力する。また、ＳＥＬ０が”０”の場合には、セレ
クタ１５はセレクタ１３の信号（ｃ）を選択して出力
し、ＳＥＬ０が”１”の場合には、セレクタ１５は遅延
回路１４の信号（ｄ）を選択して出力する。このように
セレクタ１３、１５の組み合わせにより出力される波形
は図２の様になり、遅延回路１４を使用することにより
分解能が倍になっていることがわかる。
０、ＳＥＬ１により、それぞれ異なるストラテジ量がつ
いた信号が選択される。ＳＥＬ１が”０”の場合には、
セレクタ１３はＤフリップフロップ１１の信号（ａ）を
選択して出力し、ＳＥＬ１が”１”の場合には、セレク
タ１３はＤフリップフロップ１２の信号（ｂ）を選択し
て出力する。また、ＳＥＬ０が”０”の場合には、セレ
クタ１５はセレクタ１３の信号（ｃ）を選択して出力
し、ＳＥＬ０が”１”の場合には、セレクタ１５は遅延
回路１４の信号（ｄ）を選択して出力する。このように
セレクタ１３、１５の組み合わせにより出力される波形
は図２の様になり、遅延回路１４を使用することにより
分解能が倍になっていることがわかる。
【００２８】ここで、今、ストラテジクロックはチャン
ネルクロックの８倍として、現在のピットに対するスト
ラテジ補正を直前のスペース長と現在のピット長により
かけるとする。ストラテジ補正量は各ピット・スペース
長に対して設定することができ、直前のスペース長が４
Ｔ、現在のピット長が５Ｔである場合、これらの長さに
対するストラテジ補正量をそれぞれ３／３２Ｔ、４／３
２Ｔの設定を与えてあったとすると、ストラテジ設定量
としては合計７／３２Ｔとなる。
ネルクロックの８倍として、現在のピットに対するスト
ラテジ補正を直前のスペース長と現在のピット長により
かけるとする。ストラテジ補正量は各ピット・スペース
長に対して設定することができ、直前のスペース長が４
Ｔ、現在のピット長が５Ｔである場合、これらの長さに
対するストラテジ補正量をそれぞれ３／３２Ｔ、４／３
２Ｔの設定を与えてあったとすると、ストラテジ設定量
としては合計７／３２Ｔとなる。
【００２９】設定値の与え方を図３の様に定義した場
合、回路内部のストラテジ設定量を演算する回路はそれ
ぞれの２進数の和をとり、下記のようになる。 ００１１＋０１００ ＝ ０１１１
合、回路内部のストラテジ設定量を演算する回路はそれ
ぞれの２進数の和をとり、下記のようになる。 ００１１＋０１００ ＝ ０１１１
【００３０】この結果が意味するものは下位２ビットが
それぞれＳＥＬ１、ＳＥＬ０のセレクト信号となり、セ
レクト信号を容易に得ることが可能である。
それぞれＳＥＬ１、ＳＥＬ０のセレクト信号となり、セ
レクト信号を容易に得ることが可能である。
【００３１】従来方法として、ストラテジクロックのみ
を使用する場合ではストラテジ設定値の最下位ビットと
セレクタ１５が省略でき、回路構成としてはそのままで
ある。この様に遅延回路１４を組み合わせることによっ
て、従来のストラテジクロックのみで回路を構成した場
合と回路構成は同様のままでわずかな回路追加により分
解能を倍にあげることができる。
を使用する場合ではストラテジ設定値の最下位ビットと
セレクタ１５が省略でき、回路構成としてはそのままで
ある。この様に遅延回路１４を組み合わせることによっ
て、従来のストラテジクロックのみで回路を構成した場
合と回路構成は同様のままでわずかな回路追加により分
解能を倍にあげることができる。
【００３２】また、ＥＦＭ信号の後縁に対してライトス
トラテジ補正を行いたい場合は図１と同様の回路をもう
ひとつ用意し、最終的に出力する時に両方の補正したＥ
ＦＭ信号をアンドまたはオアすることで得ることができ
る。
トラテジ補正を行いたい場合は図１と同様の回路をもう
ひとつ用意し、最終的に出力する時に両方の補正したＥ
ＦＭ信号をアンドまたはオアすることで得ることができ
る。
【００３３】図４に遅延回路１４の実施形態を示す。こ
の遅延回路１４はストラテジクロックの１／４周期の遅
延量をとれるようにするが、ストラテジクロックは書き
込み速度にあわせて変化するため、各速度に合わせて遅
延量を設定できるようにする必要がある。ここでは、遅
延回路１４内に各速度に合わせて遅延量を有する遅延素
子１４1〜１４nを有する。レジスタで与えられたセレク
ト信号により、遅延回路の経路がセレクタ回路１４ａに
より選択され、適切な遅延量をとることができるように
構成されている。
の遅延回路１４はストラテジクロックの１／４周期の遅
延量をとれるようにするが、ストラテジクロックは書き
込み速度にあわせて変化するため、各速度に合わせて遅
延量を設定できるようにする必要がある。ここでは、遅
延回路１４内に各速度に合わせて遅延量を有する遅延素
子１４1〜１４nを有する。レジスタで与えられたセレク
ト信号により、遅延回路の経路がセレクタ回路１４ａに
より選択され、適切な遅延量をとることができるように
構成されている。
【００３４】ストラテジクロックのデューティが崩れた
場合等を考慮すると、上記の各倍速における遅延量に対
して補正がかけられるようにしておくとよい。
場合等を考慮すると、上記の各倍速における遅延量に対
して補正がかけられるようにしておくとよい。
【００３５】また、遅延回路１４内部のパスとして遅延
量が微小増加していくような構成（例えば、セレクト信
号により０．１５ｎ刻みで遅延量が増えていく）にし
て、各倍速で必要な遅延量を選択する様に構成すること
も出来る。
量が微小増加していくような構成（例えば、セレクト信
号により０．１５ｎ刻みで遅延量が増えていく）にし
て、各倍速で必要な遅延量を選択する様に構成すること
も出来る。
【００３６】また、ストラテジクロックの２／４、３／
４周期の遅延量を選択できる様にした場合は、図１のＳ
ＥＬ１、ＳＥＬ０をセレクト信号とすれば簡単な回路変
更で済む。この場合、ストラテジクロックの立下りで動
作するＤフリップフロップを使用しなくても良くなるた
め、ストラテジクロックのデューティを気にしなくても
良くなる。
４周期の遅延量を選択できる様にした場合は、図１のＳ
ＥＬ１、ＳＥＬ０をセレクト信号とすれば簡単な回路変
更で済む。この場合、ストラテジクロックの立下りで動
作するＤフリップフロップを使用しなくても良くなるた
め、ストラテジクロックのデューティを気にしなくても
良くなる。
【００３７】次に、以上説明したパルス幅制御回路をＣ
Ｄ−Ｒ用のディスク記録制御回路に適用した例を、図５
を参照して説明する。図５は、ＣＤ−Ｒ用のディスク記
録装置全体の構成を示すブロック図であり、ディスク５
０に書き込むべきデータは、まずＥＦＭエンコーダ５１
でＥＦＭ信号に変調され、図１に示したパルス幅制御回
路５２にストラテジクロックと共に供給される。ディス
ク記録制御回路５４は、このパルス幅制御回路５２とレ
ジスタ５３と演算回路５４ａから成り、パルス幅制御回
路５２の出力信号がレーザーピックアップ等のレーザー
装置５５に供給され、ディスクにＥＦＭ信号に対応する
ピットマークが記録される。また、ディスク記録装置全
体をコントロールするマイコン５６には、使用するディ
スクのメディア種別及び回転速度を示す情報が入力され
ており、マイコン５６に接続されたテーブル５７には、
メディア種別及び回転速度に各々対応して、立ち上がり
遅延量と立ち下がり遅延量があらかじめ記憶されてい
る。
Ｄ−Ｒ用のディスク記録制御回路に適用した例を、図５
を参照して説明する。図５は、ＣＤ−Ｒ用のディスク記
録装置全体の構成を示すブロック図であり、ディスク５
０に書き込むべきデータは、まずＥＦＭエンコーダ５１
でＥＦＭ信号に変調され、図１に示したパルス幅制御回
路５２にストラテジクロックと共に供給される。ディス
ク記録制御回路５４は、このパルス幅制御回路５２とレ
ジスタ５３と演算回路５４ａから成り、パルス幅制御回
路５２の出力信号がレーザーピックアップ等のレーザー
装置５５に供給され、ディスクにＥＦＭ信号に対応する
ピットマークが記録される。また、ディスク記録装置全
体をコントロールするマイコン５６には、使用するディ
スクのメディア種別及び回転速度を示す情報が入力され
ており、マイコン５６に接続されたテーブル５７には、
メディア種別及び回転速度に各々対応して、立ち上がり
遅延量と立ち下がり遅延量があらかじめ記憶されてい
る。
【００３８】マイコンは、メディア種別及び回転速度が
指定されると、テーブルから対応する立ち上がり及び立
ち下がりの遅延量を読み出し、この数値をレジスタ５３
にセットする。演算回路５４ａは、レジスタ５３にセッ
トされた遅延量に基づきセレクト信号ＳＥＬ０，１等を
パルス幅制御回路５２に出力する。
指定されると、テーブルから対応する立ち上がり及び立
ち下がりの遅延量を読み出し、この数値をレジスタ５３
にセットする。演算回路５４ａは、レジスタ５３にセッ
トされた遅延量に基づきセレクト信号ＳＥＬ０，１等を
パルス幅制御回路５２に出力する。
【００３９】従って、パルス幅制御回路５２では、上述
したように入力されたＥＦＭ信号のパルス幅が、ＳＥＬ
０，１により所望のパルス幅に制御され、パルス幅が制
御された信号を所望の位相に制御することができる。そ
して、この出力信号がレーザー装置５５に送出されるた
め、レーザー装置５５では、ＥＦＭ信号の記録タイミン
グがメディアの種別及び回転速度に応じて調整され、適
切なピットマークが記録される。
したように入力されたＥＦＭ信号のパルス幅が、ＳＥＬ
０，１により所望のパルス幅に制御され、パルス幅が制
御された信号を所望の位相に制御することができる。そ
して、この出力信号がレーザー装置５５に送出されるた
め、レーザー装置５５では、ＥＦＭ信号の記録タイミン
グがメディアの種別及び回転速度に応じて調整され、適
切なピットマークが記録される。
【００４０】
【発明の効果】以上説明したように、この発明は、スト
ラテジクロックとストラテジクロックの１／４周期分の
遅延量を持つ遅延回路との組み合わせることにより、回
路構成、回路規模を大きく変更することなく、ストラテ
ジクロックのみで実現していた分解能の倍の分解能でラ
イトストラテジ補正をＥＦＭ信号にかけることができる
ようになる。
ラテジクロックとストラテジクロックの１／４周期分の
遅延量を持つ遅延回路との組み合わせることにより、回
路構成、回路規模を大きく変更することなく、ストラテ
ジクロックのみで実現していた分解能の倍の分解能でラ
イトストラテジ補正をＥＦＭ信号にかけることができる
ようになる。
【００４１】また、この発明は、遅延回路の制御をＥＦ
Ｍ信号の３Ｔ〜１１Ｔのピットまたはスペースに対して
制御可能としている。これは従来のストラテジクロック
のみで高分解能を実現していた回路と同様の構成・方法
で遅延セルの制御用セレクト信号を得ることができるた
めで、各ピットまたはスペース長に対してストラテジ補
正量を設定できることから、適切なＥＦＭ信号を記録す
ることが出来るようになる。
Ｍ信号の３Ｔ〜１１Ｔのピットまたはスペースに対して
制御可能としている。これは従来のストラテジクロック
のみで高分解能を実現していた回路と同様の構成・方法
で遅延セルの制御用セレクト信号を得ることができるた
めで、各ピットまたはスペース長に対してストラテジ補
正量を設定できることから、適切なＥＦＭ信号を記録す
ることが出来るようになる。
【００４２】また、この発明においては、遅延回路の遅
延量をセレクタ回路で変更でき、セレクタ信号はレジス
タで設定できる様にすることにより、書き込み速度に合
わせた適切な遅延量（ストラテジクロックの１／４周
期）を設定できるようになる。
延量をセレクタ回路で変更でき、セレクタ信号はレジス
タで設定できる様にすることにより、書き込み速度に合
わせた適切な遅延量（ストラテジクロックの１／４周
期）を設定できるようになる。
【００４３】更に、遅延回路が、ストラテジクロックの
立下りで動作するＤフリップフロップの代わりとして使
用できるようになるため、ストラテジクロックのデュー
ティ崩れが起こっても問題とならなくなる。
立下りで動作するＤフリップフロップの代わりとして使
用できるようになるため、ストラテジクロックのデュー
ティ崩れが起こっても問題とならなくなる。
【図１】この発明のパルス幅制御回路の実施形態を示す
ブロック図である。
ブロック図である。
【図２】この実施形態におけるタイミングチャートであ
る。
る。
【図３】ストラテジ補正量の設定値の定義例を示す図で
ある。
ある。
【図４】この発明の遅延回路の実施形態を示すブロック
図である。
図である。
【図５】この発明のパルス幅制御回路をＣＤ−Ｒ用のデ
ィスク記録制御回路に適用した例を示すブロック図であ
る。
ィスク記録制御回路に適用した例を示すブロック図であ
る。
１１ Ｄフリップフロップ １２ Ｄフリップフロップ １３ セレクタ １４ 遅延回路 １５ セレクタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5D044 BC06 CC04 EF02 GK11 GL20 JJ01 5D090 AA01 BB04 CC01 DD03 DD05 EE02 FF08 FF42 HH01 KK04 KK05 5J001 AA11 BB00 BB05 CC03 DD09
Claims (6)
- 【請求項１】 ＥＦＭ信号をチャンネルクロックのｎ倍
のストラテジクロックに従って所定期間遅延させるロジ
ック回路と、ストラテジクロックの１／４周期の遅延時
間を持ち前記ロジック回路からの出力信号を遅延させる
遅延回路と、前記ロジック回路からの出力信号と前記遅
延回路からの信号を入力しライトストラテジ補正量の情
報に応じてどちらか一方を選択して出力する選択回路
と、を備えたことを特徴とするパルス幅制御回路。 - 【請求項２】 前記ロジック回路は、ストラテジクロッ
クの立上りで動作する第１のＤフリップフロップと、ス
トラテジクロックの立下りで動作する第２のＤフリップ
フロップと、前記第１及び第２のＤフリップフロップか
らの出力信号を入力しライトストラテジ補正量の情報に
応じてどちらか一方を選択して出力する選択回路と、を
備えることを特徴とする請求項１に記載のパルス幅制御
回路。 - 【請求項３】 前記ライトストラテジ補正量の情報はＥ
ＦＭ信号の３Ｔ〜１１Ｔのピットまたはスペースに対し
て生成されることを特徴とする請求項１又は２に記載の
パルス幅制御回路。 - 【請求項４】 前記遅延回路は複数の書き込み速度に応
じた遅延量が選択可能に構成され、書き込み速度に応じ
て遅延量が選択されることを特徴とする請求項１内３の
いずれかに記載のパルス幅制御回路。 - 【請求項５】 前記遅延回路はストラテジクロックの１
／４、２／４、３／４周期の遅延量が選択可能に構成さ
れ、前記ロジック回路は、ストラテジクロックの立上り
で動作する第１のＤフリップフロップからなることを特
徴とする請求項１に記載のパルス幅制御回路。 - 【請求項６】 請求項１乃至５のいずれかに記載のパル
ス幅制御回路で構成され、メディアの種類及び／又は回
転速度に応じた選択信号が前記選択回路に与えられＥＦ
Ｍ信号に対応するピットマークをディスクに記録する記
録装置に出力信号を送出して、ピットマークの記録タイ
ミングが調整可能に構成されたことを特徴とするディス
ク記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000280819A JP3737023B2 (ja) | 2000-09-14 | 2000-09-14 | パルス幅制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000280819A JP3737023B2 (ja) | 2000-09-14 | 2000-09-14 | パルス幅制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002092877A true JP2002092877A (ja) | 2002-03-29 |
| JP3737023B2 JP3737023B2 (ja) | 2006-01-18 |
Family
ID=18765577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000280819A Expired - Fee Related JP3737023B2 (ja) | 2000-09-14 | 2000-09-14 | パルス幅制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3737023B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073182A (ja) * | 2004-08-26 | 2006-03-16 | Samsung Electronics Co Ltd | ギガヘルツ周波数に効率的な遅延同期ループを有する多重位相クロック発生器を備える光学駆動回路 |
| JP2009141564A (ja) * | 2007-12-05 | 2009-06-25 | Toshiba Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11273253A (ja) * | 1998-03-26 | 1999-10-08 | Sanyo Electric Co Ltd | パルス幅制御回路及びディスク記録制御回路 |
-
2000
- 2000-09-14 JP JP2000280819A patent/JP3737023B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11273253A (ja) * | 1998-03-26 | 1999-10-08 | Sanyo Electric Co Ltd | パルス幅制御回路及びディスク記録制御回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073182A (ja) * | 2004-08-26 | 2006-03-16 | Samsung Electronics Co Ltd | ギガヘルツ周波数に効率的な遅延同期ループを有する多重位相クロック発生器を備える光学駆動回路 |
| JP4607707B2 (ja) * | 2004-08-26 | 2011-01-05 | 三星電子株式会社 | ギガヘルツ周波数に効率的な遅延同期ループを有する多重位相クロック発生器を備える光学駆動回路 |
| JP2009141564A (ja) * | 2007-12-05 | 2009-06-25 | Toshiba Corp | 半導体装置 |
| JP4575420B2 (ja) * | 2007-12-05 | 2010-11-04 | 株式会社東芝 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3737023B2 (ja) | 2006-01-18 |
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