JP3275264B2 - パルス幅補正回路 - Google Patents
パルス幅補正回路Info
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- JP3275264B2 JP3275264B2 JP30988791A JP30988791A JP3275264B2 JP 3275264 B2 JP3275264 B2 JP 3275264B2 JP 30988791 A JP30988791 A JP 30988791A JP 30988791 A JP30988791 A JP 30988791A JP 3275264 B2 JP3275264 B2 JP 3275264B2
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Description
【０００１】
【産業上の利用分野】本発明はパルス幅の異なる記録情
報（デジタル信号）を光学的手段により記録する（追記
型）光ディスク記録装置（光ディスク記録駆動回路）に
使用して好適なパルス幅補正回路に関するものである。
報（デジタル信号）を光学的手段により記録する（追記
型）光ディスク記録装置（光ディスク記録駆動回路）に
使用して好適なパルス幅補正回路に関するものである。
【０００２】
【従来の技術】図５は（追記型）光ディスク、例えば C
D-WO(Compact Disc Write Once) に使用される光ディス
ク記録装置の一般的な構成図である。光ディスクに記録
する情報信号は記録変調回路１０に入力されて、インタ
ーリーブ・エラー訂正符号付加処理などされた後、ＣＤ
記録信号にＥＦＭ変調される。ＣＤ記録信号は記録パル
ス幅を所定時間短くするパルスデューティー補正回路１
１で補正された後、記録パルス増幅回路１２で記録レー
ザダイオードを適正なパワーで発光させるための増幅が
なされ、光ピックアップ１３により回転している光ディ
スク１４に照射され信号記録が行われる。
D-WO(Compact Disc Write Once) に使用される光ディス
ク記録装置の一般的な構成図である。光ディスクに記録
する情報信号は記録変調回路１０に入力されて、インタ
ーリーブ・エラー訂正符号付加処理などされた後、ＣＤ
記録信号にＥＦＭ変調される。ＣＤ記録信号は記録パル
ス幅を所定時間短くするパルスデューティー補正回路１
１で補正された後、記録パルス増幅回路１２で記録レー
ザダイオードを適正なパワーで発光させるための増幅が
なされ、光ピックアップ１３により回転している光ディ
スク１４に照射され信号記録が行われる。
【０００３】パルスデューティー補正回路１１では再生
時の波形補償のために、ＣＤ記録信号の３Ｔ〜１１Ｔ
（ＴはＣＤ信号のクロック周期である231.4nsec ）をそ
れぞれ１Ｔ幅だけ記録パルス幅を狭く、２Ｔ〜１０Ｔと
した後、さらに補正した２Ｔパルスのみを50nsecパルス
幅広くアナログ補正している。つまり、パルス幅の異な
る記録情報を光学的手段により記録する際に、記録情報
のパルス幅を時間軸上で補正していた。
時の波形補償のために、ＣＤ記録信号の３Ｔ〜１１Ｔ
（ＴはＣＤ信号のクロック周期である231.4nsec ）をそ
れぞれ１Ｔ幅だけ記録パルス幅を狭く、２Ｔ〜１０Ｔと
した後、さらに補正した２Ｔパルスのみを50nsecパルス
幅広くアナログ補正している。つまり、パルス幅の異な
る記録情報を光学的手段により記録する際に、記録情報
のパルス幅を時間軸上で補正していた。
【０００４】このような従来の記録駆動回路により、光
ディスクにＣＤ信号を記録して再生回路により再生する
と、補正した２Ｔパルス以外では本来のパルス周期に対
して大きなずれを生じる。本来の周期からのずれは読取
り誤りを引き起こすため好ましくない。つまり、パルス
幅の異なる記録情報を光学的手段により記録する際に、
記録情報の２Ｔパルスのみ時間軸上でアナログ補正する
だけでは、後続のピット（記録光の熱により光ディスク
の記録層が変化を起こした部分）やランド（記録層がそ
のまま残っている部分）のパルス幅が正常に生成されな
いことが生じる。このため、２Ｔ〜１０Ｔ（これは上述
したように現信号である３Ｔ〜１１Ｔのパルスを１パル
スを一律に補正した結果）のパルスをそのパルス幅に応
じて個別にアナログ補正する要望があった。
ディスクにＣＤ信号を記録して再生回路により再生する
と、補正した２Ｔパルス以外では本来のパルス周期に対
して大きなずれを生じる。本来の周期からのずれは読取
り誤りを引き起こすため好ましくない。つまり、パルス
幅の異なる記録情報を光学的手段により記録する際に、
記録情報の２Ｔパルスのみ時間軸上でアナログ補正する
だけでは、後続のピット（記録光の熱により光ディスク
の記録層が変化を起こした部分）やランド（記録層がそ
のまま残っている部分）のパルス幅が正常に生成されな
いことが生じる。このため、２Ｔ〜１０Ｔ（これは上述
したように現信号である３Ｔ〜１１Ｔのパルスを１パル
スを一律に補正した結果）のパルスをそのパルス幅に応
じて個別にアナログ補正する要望があった。
【０００５】
【発明が解決しようとする課題】ところで、図６（Ａ）
に示すように、遅延ラインＤＬとオアゲートとでパルス
の幅を広くすることができ、従来のように２Ｔパルスの
みパルス幅広く補正することは比較的容易である。しか
し、２Ｔ〜１０Ｔ（これは上述したように現信号である
３Ｔ〜１１Ｔのパルスを１パルスを一律に補正した結
果）のようにパルス幅が異なる信号が混在して伝送され
ている場合に、異なるパルス幅ごとに違った補正をしよ
うとすると容易でない。同図（Ｂ）に示すような、例え
ば２Ｔ，３Ｔ，４Ｔのパルス幅を個別に補正しようとし
て、同図（Ｃ）に示すように、３つ遅延ラインＤＬ2,Ｄ
Ｌ3,ＤＬ4 を単純に並列させただけでは正しい出力が得
られず、信号のパルス幅を検出してそのパルス幅に応じ
た遅延器を選択して動作させる必要がある。このため、
回路が複雑なものとなってしまう問題点があった。そこ
で、本発明は、パルス幅の異なるデジタル信号をパルス
幅に応じて個別にアナログ補正するパルス幅補正回路を
簡易な構成で実現したものである。
に示すように、遅延ラインＤＬとオアゲートとでパルス
の幅を広くすることができ、従来のように２Ｔパルスの
みパルス幅広く補正することは比較的容易である。しか
し、２Ｔ〜１０Ｔ（これは上述したように現信号である
３Ｔ〜１１Ｔのパルスを１パルスを一律に補正した結
果）のようにパルス幅が異なる信号が混在して伝送され
ている場合に、異なるパルス幅ごとに違った補正をしよ
うとすると容易でない。同図（Ｂ）に示すような、例え
ば２Ｔ，３Ｔ，４Ｔのパルス幅を個別に補正しようとし
て、同図（Ｃ）に示すように、３つ遅延ラインＤＬ2,Ｄ
Ｌ3,ＤＬ4 を単純に並列させただけでは正しい出力が得
られず、信号のパルス幅を検出してそのパルス幅に応じ
た遅延器を選択して動作させる必要がある。このため、
回路が複雑なものとなってしまう問題点があった。そこ
で、本発明は、パルス幅の異なるデジタル信号をパルス
幅に応じて個別にアナログ補正するパルス幅補正回路を
簡易な構成で実現したものである。
【０００６】
【課題を解決するための手段】本発明は、異なる複数の
パルス幅を有する入力信号を前記異なる複数のパルス幅
に応じて補正するパルス幅補正回路であって、前記入力
信号に基づいて、ゲート基本信号及びクリア信号を生成
するタイミング回路と、前記入力信号を遅延させた遅延
パルスを出力する複数の遅延手段と、前記ゲート基本信
号に基づいて、前記複数の遅延パルスが立ち下るタイミ
ングで前記複数の遅延パルスの立ち下り部を含む幅のゲ
ート信号を生成するゲート信号生成手段と、前記複数の
遅延パルスと前記ゲート信号の論理積を求めた後、この
論理積と前記入力信号の論理和を求めて、前記入力信号
の始端部と同一位置となる補正信号を生成する演算手段
と、からなり、前記ゲート信号を出力した直後に、前記
タイミング回路から前記クリア信号を出力して、前記ゲ
ート信号生成手段をリセットするようにしたことを特徴
とするパルス幅補正回路を提供する。上記のように構成
されたパルス幅補正回路によれば、入力されたパルス幅
に対応した補正出力がゲート信号によって選択されて補
正出力の終端部が決定され、さらに、入力された信号の
始端部と同一の位置に補正出力の始端部が決定され、パ
ルス幅に応じた補正出力が最終出力される。
パルス幅を有する入力信号を前記異なる複数のパルス幅
に応じて補正するパルス幅補正回路であって、前記入力
信号に基づいて、ゲート基本信号及びクリア信号を生成
するタイミング回路と、前記入力信号を遅延させた遅延
パルスを出力する複数の遅延手段と、前記ゲート基本信
号に基づいて、前記複数の遅延パルスが立ち下るタイミ
ングで前記複数の遅延パルスの立ち下り部を含む幅のゲ
ート信号を生成するゲート信号生成手段と、前記複数の
遅延パルスと前記ゲート信号の論理積を求めた後、この
論理積と前記入力信号の論理和を求めて、前記入力信号
の始端部と同一位置となる補正信号を生成する演算手段
と、からなり、前記ゲート信号を出力した直後に、前記
タイミング回路から前記クリア信号を出力して、前記ゲ
ート信号生成手段をリセットするようにしたことを特徴
とするパルス幅補正回路を提供する。上記のように構成
されたパルス幅補正回路によれば、入力されたパルス幅
に対応した補正出力がゲート信号によって選択されて補
正出力の終端部が決定され、さらに、入力された信号の
始端部と同一の位置に補正出力の始端部が決定され、パ
ルス幅に応じた補正出力が最終出力される。
【０００７】
【実施例】本発明になるパルス幅補正回路の一実施例を
以下図面と共に詳細に説明する。図１はパルス幅補正回
路の原理を説明する図、図２はそのタイミングチャート
である。ＤＬ2，ＤＬ3，ＤＬ4は、パルス幅の異なる情
報、例えば前記したパルス幅２Ｔ，３Ｔ，４Ｔの入力信
号Diに対応した所望のアナログ遅延量dl2，dl3，dl4を
有する遅延ラインである。Ｔｌa，Ｔ１b，Ｔ2，Ｔ3，Ｔ
4は制御用のゲート信号G2，G3，G4を生成するタイミン
グ回路（例えば、シフトレジスタ群）である。このタイ
ミング回路Ｔ2，Ｔ3，Ｔ4は、対応した遅延ライン出力
の終了付近で出力されるようにゲート信号G2，G3，G4と
して出力されるように構成されている。ＤＬ2，ＤＬ3，
ＤＬ4からの遅延出力d2，d3，d4は、タイミング回路Ｔ
2，Ｔ3，Ｔ4のゲート信号G2，G3，G4との間でアンド回
路AND2，AND3，AND4により論理積（アンド）がとられ
る。さらに、オア回路ORによりアンド出力D2，D3，D4と
入力信号Diの論理和（オア）がとられて、パルス幅が補
正された信号Doとして出力されるように構成される。タ
イミング回路Ｔla，Ｔlbはゲート基本信号Grとクリア信
号CLRを生成するものである。このクリア信号CLRは、パ
ルス幅に対応した前記ゲート信号が出力された直後に、
前記タイミング回路Ｔla，Ｔlb，Ｔ2，Ｔ3，Ｔ4をクリ
アするよに構成されている。
以下図面と共に詳細に説明する。図１はパルス幅補正回
路の原理を説明する図、図２はそのタイミングチャート
である。ＤＬ2，ＤＬ3，ＤＬ4は、パルス幅の異なる情
報、例えば前記したパルス幅２Ｔ，３Ｔ，４Ｔの入力信
号Diに対応した所望のアナログ遅延量dl2，dl3，dl4を
有する遅延ラインである。Ｔｌa，Ｔ１b，Ｔ2，Ｔ3，Ｔ
4は制御用のゲート信号G2，G3，G4を生成するタイミン
グ回路（例えば、シフトレジスタ群）である。このタイ
ミング回路Ｔ2，Ｔ3，Ｔ4は、対応した遅延ライン出力
の終了付近で出力されるようにゲート信号G2，G3，G4と
して出力されるように構成されている。ＤＬ2，ＤＬ3，
ＤＬ4からの遅延出力d2，d3，d4は、タイミング回路Ｔ
2，Ｔ3，Ｔ4のゲート信号G2，G3，G4との間でアンド回
路AND2，AND3，AND4により論理積（アンド）がとられ
る。さらに、オア回路ORによりアンド出力D2，D3，D4と
入力信号Diの論理和（オア）がとられて、パルス幅が補
正された信号Doとして出力されるように構成される。タ
イミング回路Ｔla，Ｔlbはゲート基本信号Grとクリア信
号CLRを生成するものである。このクリア信号CLRは、パ
ルス幅に対応した前記ゲート信号が出力された直後に、
前記タイミング回路Ｔla，Ｔlb，Ｔ2，Ｔ3，Ｔ4をクリ
アするよに構成されている。
【０００８】次に、図１のように構成されたパルス幅補
正回路の動作（タイミングチャート）を図２を参照して
説明する。パルス幅２Ｔ，３Ｔ，４Ｔの入力信号Diはタ
イミング回路Ｔ1a，Ｔ1bで遅延された後、反転信号との
論理積がとられてされたゲート基本信号Grとなる（図２
のａ，ｂ）。同時に、この入力信号Diは遅延ラインＤＬ
2，ＤＬ3，ＤＬ4により、遅延量d2，d3，d4が与えられ
て出力される（図２のｄ，ｅ，ｆ）。
正回路の動作（タイミングチャート）を図２を参照して
説明する。パルス幅２Ｔ，３Ｔ，４Ｔの入力信号Diはタ
イミング回路Ｔ1a，Ｔ1bで遅延された後、反転信号との
論理積がとられてされたゲート基本信号Grとなる（図２
のａ，ｂ）。同時に、この入力信号Diは遅延ラインＤＬ
2，ＤＬ3，ＤＬ4により、遅延量d2，d3，d4が与えられ
て出力される（図２のｄ，ｅ，ｆ）。
【０００９】ゲート基本信号Grは、タイミング回路Ｔ2
，Ｔ3 ，Ｔ4 により、対応した遅延ライン出力の終了
付近で出力されるようにゲート信号G2,G3,G4として出力
される（図２のｇ，ｈ，ｉ）。すなわち、入力信号のパ
ルス幅に対応した遅延ライン出力の終端部のみを含むよ
うに、ゲート信号G2,G3,G4が出力される。パルス幅に対
応したゲート信号が出力された直後には、クリア信号CL
R により、タイミング回路Ｔ1a，Ｔ1b，Ｔ2 ，Ｔ3 ，Ｔ
4 はクリアされる（図２のｃ）。
，Ｔ3 ，Ｔ4 により、対応した遅延ライン出力の終了
付近で出力されるようにゲート信号G2,G3,G4として出力
される（図２のｇ，ｈ，ｉ）。すなわち、入力信号のパ
ルス幅に対応した遅延ライン出力の終端部のみを含むよ
うに、ゲート信号G2,G3,G4が出力される。パルス幅に対
応したゲート信号が出力された直後には、クリア信号CL
R により、タイミング回路Ｔ1a，Ｔ1b，Ｔ2 ，Ｔ3 ，Ｔ
4 はクリアされる（図２のｃ）。
【００１０】そして、アンド回路AND2，AND3，AND4（ゲ
ート手段）により遅延ラインの遅延出力d2，d3，d4とこ
の出力に対応した前記ゲート信号G2，G3，G4との論理積
をとられ、ゲート信号により入力されたパルス幅に対応
した補正出力の終端部が決定されることとなる（図２の
ｊ，ｋ，ｌ）。さらに、オア回路ORにより、アンド回路
AND2，AND3，AND4の出力D2，D3，D4と入力された入力信
号Diとの論理和がとられ、つまり、補正出力の始端部は
アンド出力D2，D3，D4との論理和（オア）がとられて、
入力信号Diの始端部と同一の位置となる。このようにし
て、補正出力の始端部及び終端部が決定されてパルス幅
に応じた補正出力が最終出力される（図２のｍ）。
ート手段）により遅延ラインの遅延出力d2，d3，d4とこ
の出力に対応した前記ゲート信号G2，G3，G4との論理積
をとられ、ゲート信号により入力されたパルス幅に対応
した補正出力の終端部が決定されることとなる（図２の
ｊ，ｋ，ｌ）。さらに、オア回路ORにより、アンド回路
AND2，AND3，AND4の出力D2，D3，D4と入力された入力信
号Diとの論理和がとられ、つまり、補正出力の始端部は
アンド出力D2，D3，D4との論理和（オア）がとられて、
入力信号Diの始端部と同一の位置となる。このようにし
て、補正出力の始端部及び終端部が決定されてパルス幅
に応じた補正出力が最終出力される（図２のｍ）。
【００１１】この補正時、例えば、３Ｔのデジタル信号
を補正処理する時では（図中の中央での処理）、これよ
り短い、例えば２Ｔのデジタル信号に対応したゲート信
号G2は３Ｔのデジタル信号の遅延出力中に出力されるの
で、吸収されてしまい、３Ｔのデジタル信号の補正処理
になんら悪影響を与えない。また、これより長い、例え
ば４Ｔのデジタル信号に対応したゲート信号G4は、クリ
ア信号によりタイミング回路Ｔ2 ，Ｔ3 ，Ｔ4 がリセッ
トされ発生しないので、３Ｔのデジタル信号の補正処理
になんら悪影響を与えない。したがって、所望の遅延量
を有する安価な遅延ラインを使用した簡易な構成で、パ
ルス幅の異なるデジタル信号をパルス幅に応じてアナロ
グ補正できることとなる。
を補正処理する時では（図中の中央での処理）、これよ
り短い、例えば２Ｔのデジタル信号に対応したゲート信
号G2は３Ｔのデジタル信号の遅延出力中に出力されるの
で、吸収されてしまい、３Ｔのデジタル信号の補正処理
になんら悪影響を与えない。また、これより長い、例え
ば４Ｔのデジタル信号に対応したゲート信号G4は、クリ
ア信号によりタイミング回路Ｔ2 ，Ｔ3 ，Ｔ4 がリセッ
トされ発生しないので、３Ｔのデジタル信号の補正処理
になんら悪影響を与えない。したがって、所望の遅延量
を有する安価な遅延ラインを使用した簡易な構成で、パ
ルス幅の異なるデジタル信号をパルス幅に応じてアナロ
グ補正できることとなる。
【００１２】＜具体例＞図３はパルス幅補正回路の具体
的な回路図、図４はそのタイミングチャートである。な
お、この回路は前記原理図とは異なり、負論理で表現し
ている。タイミング回路Ｔ1a・Ｔ1b，Ｔ2 ，Ｔ3 ，Ｔ4
は、シフトレジスタ（例えば、汎用のＴＴＬ ７４１６
４）１〜４から構成している。シフトレジスタ１〜４
は、補正されるデジタル信号の幅に見合った時間分遅延
させるために直列に接続されている。タイミングクロッ
クCKは、１／２Ｔ周期で入力されるデジタル信号に同期
したクロックである。シフトレジスタ１〜４はこのタイ
ミングクロックCKにより、同期動作している。
的な回路図、図４はそのタイミングチャートである。な
お、この回路は前記原理図とは異なり、負論理で表現し
ている。タイミング回路Ｔ1a・Ｔ1b，Ｔ2 ，Ｔ3 ，Ｔ4
は、シフトレジスタ（例えば、汎用のＴＴＬ ７４１６
４）１〜４から構成している。シフトレジスタ１〜４
は、補正されるデジタル信号の幅に見合った時間分遅延
させるために直列に接続されている。タイミングクロッ
クCKは、１／２Ｔ周期で入力されるデジタル信号に同期
したクロックである。シフトレジスタ１〜４はこのタイ
ミングクロックCKにより、同期動作している。
【００１３】シフトレジスタ１のデータ端子には補正さ
れるデジタル信号が入力され、クロック端子には、イン
バータ５により反転されたクロックが入力されている。
入力されたデジタル信号は、１クロック遅延、２クロッ
ク遅延された出力QA,QB から、インバータ６，アンド回
路７により入力信号の立上がり位置から１フレーム遅れ
た位置に１クロック幅のゲート基本信号Grが生成されて
いる。また、出力ＱAの反転出力がクリア信号となって
いる。
れるデジタル信号が入力され、クロック端子には、イン
バータ５により反転されたクロックが入力されている。
入力されたデジタル信号は、１クロック遅延、２クロッ
ク遅延された出力QA,QB から、インバータ６，アンド回
路７により入力信号の立上がり位置から１フレーム遅れ
た位置に１クロック幅のゲート基本信号Grが生成されて
いる。また、出力ＱAの反転出力がクリア信号となって
いる。
【００１４】ゲート基本信号Grは、次段のシフトレジス
タ２，３，４に順次入力されて、対応した遅延ライン出
力の終了付近でゲート出力されるように、その出力位置
（タップ）が選択されゲート信号G2,G3,G4として出力さ
れる。例えば、２Ｔのパルス幅信号では、シフトレジス
タ２のQA出力をゲート信号とすれば良い。このように、
シフトレジスタの出力を適宜選択することで、異なるパ
ルス幅及びその遅延量に応じたゲート信号が生成でき
る。このゲート信号を元にして、前述した原理図と同様
に、オアゲート群８，アンドゲート９，遅延ライン群１
０によって、遅延出力，入力信号により補正した信号が
最終出力される。このように、パルス幅の異なるデジタ
ル信号をパルス幅に応じてアナログ補正するパルス幅補
正回路を簡易な構成で実現できる。
タ２，３，４に順次入力されて、対応した遅延ライン出
力の終了付近でゲート出力されるように、その出力位置
（タップ）が選択されゲート信号G2,G3,G4として出力さ
れる。例えば、２Ｔのパルス幅信号では、シフトレジス
タ２のQA出力をゲート信号とすれば良い。このように、
シフトレジスタの出力を適宜選択することで、異なるパ
ルス幅及びその遅延量に応じたゲート信号が生成でき
る。このゲート信号を元にして、前述した原理図と同様
に、オアゲート群８，アンドゲート９，遅延ライン群１
０によって、遅延出力，入力信号により補正した信号が
最終出力される。このように、パルス幅の異なるデジタ
ル信号をパルス幅に応じてアナログ補正するパルス幅補
正回路を簡易な構成で実現できる。
【００１５】したがって、このパルス幅補正回路を前述
した図５に示すような（追記型）光ディスク記録装置
（光ディスク記録駆動回路）のパルスデューティ補正回
路（１１）に使用すると、２Ｔ〜１０Ｔ（これは上述し
たように現信号である３Ｔ〜１１Ｔのパルスを一律に１
パルス補正した結果）のようにパルス幅が異なる信号が
混在して伝送されている場合でも、異なるパルス幅ごと
に違った補正ができる。よって、パルス幅の異なる記録
情報を光学的手段により記録する際に、ピット（記録光
の熱により光ディスクの記録層が変化を起こした部分）
やランド（記録層がそのまま残っている部分）のパルス
幅が正常に生成され、本来の周期からのずれがなく、読
取り誤りの少ない高品質な光ディスクが得られる。
した図５に示すような（追記型）光ディスク記録装置
（光ディスク記録駆動回路）のパルスデューティ補正回
路（１１）に使用すると、２Ｔ〜１０Ｔ（これは上述し
たように現信号である３Ｔ〜１１Ｔのパルスを一律に１
パルス補正した結果）のようにパルス幅が異なる信号が
混在して伝送されている場合でも、異なるパルス幅ごと
に違った補正ができる。よって、パルス幅の異なる記録
情報を光学的手段により記録する際に、ピット（記録光
の熱により光ディスクの記録層が変化を起こした部分）
やランド（記録層がそのまま残っている部分）のパルス
幅が正常に生成され、本来の周期からのずれがなく、読
取り誤りの少ない高品質な光ディスクが得られる。
【００１６】
【発明の効果】以上詳述したように、本発明になるパル
ス幅補正回路は、簡易な構成で、パルス幅の異なるデジ
タル信号のパルス幅をパルス幅に応じて個別にアナログ
補正でき、この回路を光ディスク記録装置に利用した場
合には、高品質な光ディスクが得られる。
ス幅補正回路は、簡易な構成で、パルス幅の異なるデジ
タル信号のパルス幅をパルス幅に応じて個別にアナログ
補正でき、この回路を光ディスク記録装置に利用した場
合には、高品質な光ディスクが得られる。
【図１】本発明になるパルス幅補正回路の一実施例を示
す図で、パルス幅補正回路の原理を説明する図である。
す図で、パルス幅補正回路の原理を説明する図である。
【図２】図１に示した原理図のタイミングチャートであ
る。
る。
【図３】本発明になるパルス幅補正回路の具体的な回路
図である。
図である。
【図４】図２に示した回路図のタイミングチャートであ
る。
る。
【図５】パルス幅補正回路が利用される光ディスク記録
装置の一般的な構成図である。
装置の一般的な構成図である。
【図６】パルス幅補正を説明する図である。
１，２，３，４ シフトレジスタ ５，６ インバータ、 ７ アンド回路、 ８ オアゲート群、 ９ アンドゲート、 １０ 遅延ライン群 ＤＬ2,ＤＬ3,ＤＬ4 遅延手段（遅延ライン） Ｔ2 ，Ｔ3 ，Ｔ4 ゲート信号生成手段（タイミング回
路） AND2,AND3,AND4 ゲート手段（アンド回路） OR 補正出力する手段（オア回路）
路） AND2,AND3,AND4 ゲート手段（アンド回路） OR 補正出力する手段（オア回路）
フロントページの続き (56)参考文献 特開 昭61−214179（ＪＰ，Ａ) 特開 昭60−14518（ＪＰ，Ａ) 特開 昭64−39113（ＪＰ，Ａ) 特開 平１−261018（ＪＰ，Ａ) 特開 平４−364603（ＪＰ，Ａ) 特開 平１−290125（ＪＰ，Ａ) 特開 平１−253875（ＪＰ，Ａ) 特開 昭63−48617（ＪＰ，Ａ) 実開 平４−12124（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/04 G11B 7/00 - 7/013 G11B 7/125
Claims (1)
- 【請求項１】異なる複数のパルス幅を有する入力信号を
前記異なる複数のパルス幅に応じて補正するパルス幅補
正回路であって、 前記入力信号に基づいて、ゲート基本信号及びクリア信
号を生成するタイミング回路と、 前記入力信号を遅延させた遅延パルスを出力する複数の
遅延手段と、 前記ゲート基本信号に基づいて、前記複数の遅延パルス
が立ち下るタイミングで前記複数の遅延パルスの立ち下
り部を含む幅のゲート信号を生成するゲート信号生成手
段と、 前記複数の遅延パルスと前記ゲート信号の論理積を求め
た後、この論理積と前記入力信号の論理和を求めて、前
記入力信号の始端部と同一位置となる補正信号を生成す
る演算手段と、 からなり、 前記ゲート信号を出力した直後に、前記タイミング回路
から前記クリア信号を出力して、前記ゲート信号生成手
段をリセットするようにしたことを特徴とするパルス幅
補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30988791A JP3275264B2 (ja) | 1991-10-29 | 1991-10-29 | パルス幅補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30988791A JP3275264B2 (ja) | 1991-10-29 | 1991-10-29 | パルス幅補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05122027A JPH05122027A (ja) | 1993-05-18 |
| JP3275264B2 true JP3275264B2 (ja) | 2002-04-15 |
Family
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Family Applications (1)
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| JP30988791A Expired - Lifetime JP3275264B2 (ja) | 1991-10-29 | 1991-10-29 | パルス幅補正回路 |
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|---|---|
| JP (1) | JP3275264B2 (ja) |
-
1991
- 1991-10-29 JP JP30988791A patent/JP3275264B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH05122027A (ja) | 1993-05-18 |
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