JP2001177386A

JP2001177386A - 出力遅延調整回路

Info

Publication number: JP2001177386A
Application number: JP36024099A
Authority: JP
Inventors: Yoshikazu Koga; 芳和古閑
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1999-12-20
Filing date: 1999-12-20
Publication date: 2001-06-29

Abstract

(57)【要約】（修正有）【課題】クロック動作される複数の出力回路の各出力
端子間におけるＡＣ特性の変動を最小限に抑え、かつ出
力回路の動作直後からＡＣ特性の変動を抑制することを
可能にする。【解決手段】入力信号Ａを所要の遅延時間をもって出
力する出力回路であって、入力信号Ａをラッチするため
のＦ／Ｆ回路１と、システムクロックＣＬＫから遅延量
の異なる複数の遅延クロックＣ０〜Ｃ３と遅延量が最大
の比較基準クロックＭＡＸ−ＤＥＬＡＹとを生成する遅
延クロック生成回路２と、前記複数の遅延クロックを選
択してＦ／Ｆ回路１のラッチ入力クロックＤＣＬＫとす
るクロック選択回路４と、出力回路の出力信号ＰＯＡと
比較基準クロックＭＡＸ−ＤＥＬＡＹの位相差を検出
し、その位相差に基づいてクロック選択回路４でのクロ
ック選択を制御する信号ＵＰを出力する位相差検出回路
３を含む遅延調整回路１１を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置におけ
るクロック同期方式の複数の出力回路において、各出力
回路の出力端子における遅延がそれぞれ異なることによ
るＡＣ特性の変動を最小限に抑えることを可能にした出
力遅延調整回路に関するものである。

【０００２】

【従来の技術】半導体装置に設けられる出力回路は、一
般的にシステムボード上で他の半導体装置と接続され、
出力端子においてＡＣタイミングが規定されている。近
年、半導体装置の動作スピードの向上化でサイクルタイ
ムが短くなり、製造上のマージン、特性のバラツキ、温
度の変化、電源電圧の変化等で、益々このようなＡＣタ
イミングの要求は厳しくなってきている。このような要
請に応えるために、例えば、特開平１０−１１２１８２
号公報に開示されているように、シンクロナス半導体メ
モリの出力タイミングに関して、外部クロックに出力タ
イミングを同期させる構成が提案されている。同様な技
術は、特開平８−１５４０５１号公報、特開平１１−７
２５４０号公報においても提案されており、例えば、特
開平８−１５４０５１号公報の技術では、出力しようと
するクロックを多段遅延素子で遅延させたもののうち外
部入力信号に同期するものを選択して出力する構成であ
る。

【０００３】

【発明が解決しようとする課題】これらの公報に開示さ
れた技術では、入力信号と出力信号を位相比較し、その
位相比較結果に基づいて出力信号の遅延量を変化させて
その出力タイミングを調整する技術であるため、同期が
とれていない初期の時点においても出力が生じることに
なり、その初期の時点、すなわち回路が動作を開始した
直後におけるＡＣ特性の要求を満たすことが難しいとい
う問題が生じる。また、前記各公報の技術は一つの回路
に対して適用するものであり、半導体装置のクロックで
同期される複数の出力回路間において、回路やレイアウ
ト、またはプロセス若しくは温度変化や電源電圧等の変
動により、出力データの遅延が複数の出力回路毎にそれ
ぞれ違うことで複数の出力回路間におけるＡＣ特性の変
動が生じるような場合に、複数の出力回路間のそれぞれ
において出力タイミングを変化させる構成では、複数の
回路間での各出力タイミングの位相を合わせることは困
難になり、各出力回路間におけるＡＣ特性の変動を抑制
することは困難になる。

【０００４】本発明の目的は、クロック動作される複数
の出力回路の各出力端子間におけるＡＣ特性の変動を最
小限に抑えることを可能にした出力遅延調整回路を提供
するものである。また、本発明の目的は、回路の動作直
後からＡＣ特性の変動が少ない出力遅延調整回路を提供
するものである。

【０００５】

【課題を解決するための手段】本発明は、入力信号を所
要の遅延時間をもって出力する出力回路であって、前記
入力信号をラッチするためのラッチ手段と、基準となる
クロックから遅延量の異なる複数の遅延クロックと遅延
量が最大の比較基準クロックとを生成する遅延クロック
生成手段と、前記複数の遅延クロックを選択して前記ラ
ッチ手段のラッチ入力クロックとするクロック選択手段
と、前記出力回路の出力信号と前記比較基準クロックの
位相差を検出し、その位相差に基づいて前記クロック選
択手段でのクロック選択を制御する位相差検出手段とを
含む遅延調整回路を備えており、前記ラッチ手段は前記
ラッチ入力クロックをスルーして前記出力回路から出力
させるように構成され、前記位相差検出手段は前記出力
信号が前記比較基準クロックよりも遅延されているとき
に前記クロック選択手段を駆動する位相差検出信号を出
力し、前記クロック選択手段は前記位相差検出信号を受
けて前記遅延クロック生成手段から遅延量の大きい順に
前記遅延クロックを選択することを特徴とする。

【０００６】ここで、電源オン時に出力されるパワーオ
ンリセット信号に基づいてリセット信号が生成されるよ
うに構成され、前記ラッチ手段は前記リセット信号がア
クティブのときに前記ラッチ入力クロックをスルーする
ように構成され、前記位相差検出手段は前記リセット信
号がアクティブのときに前記出力信号と比較基準クロッ
クとの位相差を検出するように構成され、前記クロック
選択手段は前記リセット信号がアクティブのときに前記
遅延クロック生成手段の遅延クロックの選択を行うよう
に構成される。また、前記比較基準クロックは、前記出
力回路において許容される最大の遅延量に設定され、前
記遅延クロックは前記比較基準クロックの遅延量よりも
少ない遅延量の異なる遅延クロックとして生成される。

【０００７】本発明においては、所要の遅延量の第１の
遅延クロックが出力回路により遅延されて出力される出
力信号と、当該出力回路において許容される最大の遅延
量の比較基準クロックとの位相差を検出し、前記出力信
号の位相が比較基準クロックの位相よりも遅れている場
合に、前記第１の遅延クロックをそれよりも遅延量の少
ない第２、第３の遅延クロックに順次切り替えて選択す
ることで、ラッチ手段においてスルーされるラッチ入力
クロックを前倒し、すなわち位相を前にずらすことで、
相対的に見かけ上の出力遅延を小さくし、クロックで同
期される複数の出力回路間におけるＡＣ特性の変動を最
小限に押さえることが可能になる。

【０００８】

【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の出力遅延調整回路の
一つの回路のブロック図であり、組み合わせ回路１２、
プリバッファ１３、メインバッファ１４を含む出力回路
に、遅延調整回路１１を設けた構成となっている。入力
端子ＩＮＡに入力される内部データ信号Ａは、遅延調整
回路１１、組み合わせ回路１２、プリバッファ１３、メ
インバッファ１４を通して出力端子ＯＵＴＡから出力さ
れるが、前記遅延調整回路１１において、出力端子ＯＵ
ＴＡでの出力タイミングが調整されるように構成されて
いる。前記遅延調整回路１１は、それぞれ詳細を後述す
るフリップフロップ回路（Ｆ／Ｆ回路）１と、遅延クロ
ック生成回路２と、位相差検出回路３と、クロック選択
回路４とで構成されている。なお、前記プリバッファ１
３及びメインバッファ１４は、当業者にとってよく知ら
れており、その詳細な構成の説明は省略する。

【０００９】前記Ｆ／Ｆ回路１は、リセット信号ＲＥＳ
ＥＴの入力期間中にクロック端Ｃに入力されるラッチ入
力クロックＤＣＬＫをスルーで出力端Ｑに出力する構成
となっている。図２はその一例の回路図であり、ＮＡＮ
Ｄゲート、インバータ、トランスファゲート等で構成さ
れており、実使用状態においては、内部データ信号Ａが
データ端Ｄに入力され、前記ラッチ入力クロックＤＣＬ
Ｋの立ち上がりタイミングで内部データ信号Ａは出力端
Ｑへ出力される。リセット信号ＲＥＳＥＴが入力されて
ハイレベルの期間中には、前記内部データ信号Ａは出力
端Ｑに出力されず、前記ラッチ入力クロックＤＣＬＫが
スルーで出力端Ｑへ出力される。

【００１０】前記遅延クロック生成回路２は、チップ内
部のシステムクロックＣＬＫから複数の異なる遅延値の
クロックＣ０〜Ｃ３を生成するとともに、比較基準クロ
ックＭＡＸ−ＤＥＬＡＹを生成する構成となっている。
図３はその一例の回路図であり、前記システムクロック
ＣＬＫに対してそれぞれ２ＮＳ（ナノ秒）の遅延を有す
る第１から第５の５個の遅延素子Ｄ１〜Ｄ５を縦続接続
するとともに、第１の遅延素子Ｄ１の入力側と、第１な
いし第３の遅延素子Ｄ１〜Ｄ３の出力側からそれぞれ遅
延クロックＣ３，Ｃ２，Ｃ１，Ｃ０を出力する。すなわ
ち、これらの遅延クロックＣ３，Ｃ２，Ｃ１，Ｃ０の各
遅延量はそれぞれ０ＮＳ，２ＮＳ，４ＮＳ，６ＮＳとな
る。また、前記各遅延クロックＣ３〜Ｃ０はそれぞれＡ
ＮＤゲートにおいて後述するクロック選択信号Ｓ３〜Ｓ
０により選択され、前記ラッチ入力クロックＤＣＬＫと
して出力される。また、前記第５の遅延素子Ｄ５からは
システムクロックＣＬＫに対して１０ＮＳの遅延量を持
つ比較基準クロックＭＡＸ−ＤＥＬＡＹが生成されて出
力される。

【００１１】前記位相差検出回路３は、前記メインバッ
ファ１４の出力ＰＯＡと、前記遅延クロック生成回路２
から出力される比較基準クロックＭＡＸ−ＤＥＬＡＹと
を比較して前記クロック選択回路４でのクロック選択を
行なう位相差検出信号ＵＰを出力する構成となってい
る。図４はその一例の回路図であり、前記遅延クロック
生成回路２から出力された比較基準クロックＭＡＸ−Ｄ
ＥＬＡＹが入力されると、遅延素子、インバータ、ＡＮ
Ｄゲートで構成される立ち上がりエッジ検出回路３０で
立ち上がりエッジを検出し、立ち上がりエッジ信号Ｒ−
ＥＤＧを出力する。また、前記比較基準クロックＭＡＸ
−ＤＥＬＡＹと前記出力端子に出力される出力ＰＯＡと
を排他的論理和ゲートで比較して比較信号ＥＯＲを出力
し、さらに前記エッジ信号Ｒ−ＥＤＧ、ＥＯＲ、ＲＥＳ
ＥＴ信号をＡＮＤゲートでとり、その出力をシュミット
バッファを通して位相差検出信号ＵＰとして出力する。
これにより、リセット信号ＲＥＳＥＴの入力期間中以外
は位相差検出信号ＵＰが出力されず、また、比較基準ク
ロックＭＡＸ−ＤＥＬＡＹよりも出力ＰＯＡの位相が早
い場合は、位相差検出信号ＵＰが出力されない構成にな
っている。なお、シュミットバッファは、比較基準クロ
ックＭＡＸ−ＤＥＬＡＹと出力ＰＯＡの微妙な位相ずれ
によるヒゲにより誤動作を防止するためのものである。

【００１２】前記クロック選択回路４は、電源投入時に
アクティブとなるＰＯＷＥＲＯＮＲＥＳＥＴ信号によ
り、クロック選択信号Ｓ０を出力し、前記位相差検出回
路３からの位相差検出信号ＵＰによりクロック選択信号
Ｓ１，Ｓ２，Ｓ３を順序的に出力する構成となってい
る。図５はその一例の回路図であり、複数のＡＮＤゲー
ト、ＮＯＲゲート及びＦ／Ｆ回路４０，４１によりＵＰ
カウンタの構成とされている。電源投入時にアクティブ
となるパワーオンリセット信号ＰＯＷＥＲＯＮＲＥ
ＳＥＴの立ち上がり時にのみ、初期値設定としてクロッ
ク選択信号Ｓ０を選択する。そして、位相差検出回路３
から出力された位相差検出信号ＵＰがアクティブになれ
ばクロック選択信号はＳ０からＳ１に切り替わり、さら
に位相差検出信号ＵＰがアクティブになれば、クロック
選択信号はＳ１からＳ２へ、さらに同様にＳ２からＳ３
へと切り替わる。なお、一度Ｓ３が選択されると、それ
以上位相差検出信号ＵＰがアクティブになったとして
も、パワーオンリセット信号ＰＯＷＥＲＯＮＲＥＳ
ＥＴがアクティブの間はＳ３が選択された状態となる。

【００１３】このように、構成された前記遅延調整回路
１１の動作は、遅延クロック生成回路２は、クロック選
択回路４から選択されたクロック選択信号Ｓ０〜Ｓ３を
受け、システムクロックＣＬＫから各々の遅延値を持っ
たクロックＣ０〜Ｃ３を選択し、ラッチ入力クロックＤ
ＣＬＫとして出力する。また、遅延クロック生成回路２
からは、許容できる最大の遅延差を持たせた比較基準ク
ロックＭＡＸ−ＤＥＬＡＹを出力する。位相差検出回路
３は、前記ラッチ入力クロックＤＣＬＫがＦ／Ｆ回路１
から組合せ回路１２、プリバッファ１３、メインバッフ
ァ１４を通って出力端子ＯＵＴＡから出力される信号Ｐ
ＯＡと、前記比較基準クロックＭＡＸ−ＤＥＬＡＹとの
位相差を検出し、比較基準クロックＭＡＸ−ＤＥＬＡＹ
よりも出力端子の信号が遅れている場合に位相差検出信
号ＵＰをアクティブにする。クロック選択回路４は電源
投入時にはパワーオンリセット信号ＰＯＷＥＲＯＮ
ＲＥＳＥＴによりクロック選択信号Ｓ０を選択して出力
するが、位相差検出信号ＵＰがアクティブになる度にク
ロック選択信号をＳ０からＳ３まで順次切り替えながら
出力する。したがって、遅延クロック生成回路２から出
力されるラッチ入力クロックＤＣＬＫは、位相差検出信
号ＵＰがアクティブになる度に遅延クロックＣ０からＣ
３まで順次切り替えながら選択されることになる。

【００１４】次に、図１の遅延調整回路を含む出力回路
の動作を説明する。なお、本実施形態の出力回路の前提
条件として、端子出力のクロック同期タイミングを決め
るＦ／Ｆ回路１に入力されるクロックは、チップ内のシ
ステムクロックＣＬＫに対し、ある程度の遅延を持った
クロック、ここではシステムクロックＣＬＫに対して６
ＮＳ位相が遅れたクロックが入力されても、Ｆ／Ｆ回路
１に入力する内部データ信号が筒抜け等の不具合動作が
起きないことを確認、設定されていることを条件として
いる。また、予めチップの設計時にＦ／Ｆ回路１のクロ
ック入力から出力端子Ａ迄の出力遅延許可値を決めてお
く。この実施形態では出力遅延許可値を４ＮＳと決定し
ており、そのために前記位相差検出回路３に供給する前
記比較基準クロックＭＡＸ−ＤＥＬＡＹは４ＮＳの遅延
を持たせている。なお、本発明は複数の出力端子におい
て適応され、その複数の端子間でのＡＣ特性の改善を図
るものであるので、本発明の動作をより分かりやすくす
る為、2 本の出力端子間において、遅延調整回路１１が
動作する以前の状態と、その後、遅延調整回路１１が動
作して行く過程をタイミング図を用いて説明する。

【００１５】まず、遅延調整回路１１が動作する以前の
状態を図６のブロック図、及びタイミングチャートで説
明する。内部データ信号Ａが入力される出力回路ＣＡの
出力端子ＯＵＴＡにおける出力遅延は、Ｆ／Ｆ回路１か
ら８ＮＳ遅延されており、また、内部データ信号Ｂが入
力される出力回路ＣＢの出力端子ＯＵＴＢにおける出力
遅延は、Ｆ／Ｆ回路１から４ＮＳ遅延されているものと
する。なお、ここでは便宜的に出力回路ＣＡのラッチ入
力クロックをＤＣＬＫ’、出力回路ＣＢのラッチ入力ク
ロルをＤＣＬＫとして示しているが、両者は同相であ
る。そのため、内部データ信号ＡをＡＤＤＲ信号とし、
内部データ信号ＢをＡＳＴＢ信号とし、かつ、入力クロ
ックの１周期を３０ＮＳとすれば（Ｄｕｔｙは50％）、
タイミングチャートからアドレスセットアップ時間（ｔ
ＳＡＳＴ）のマージンは１１ＮＳ（＝１５ＮＳ＋４ＮＳ
−８ＮＳ）となる。

【００１６】次に、遅延調整回路１１が動作していく過
程を説明する。図７のタイミングチャートに示すよう
に、出力回路の電源投入時のパワーオンリセット信号Ｐ
ＯＷＥＲＯＮＲＥＳＥＴにより、クロック選択回路
４が初期化されクロック選択信号Ｓ０が選択される。す
ると、遅延クロック生成回路２では、このクロック選択
信号Ｓ０を受け、Ｆ／Ｆ回路１に入力されるラッチ入力
クロックＤＣＬＫとして遅延クロックＣ０を出力する。
また、パワーオンリセット信号ＰＯＷＥＲＯＮＲＥＳ
ＥＴにより所定時間の間だけ継続されるＲＥＳＥＴ信号
入力期間中は、Ｆ／Ｆ回路１に入力されるラッチ入力ク
ロックＤＣＬＫは出力端Ｑへスルーで出力されるため、
当該出力端Ｑからのクロックは組み合わせ回路１２、プ
リバッファ１３、メインバッファ１４を通り出力端子Ｏ
ＵＴＡにまで至ると同時に一部は出力ＰＯＡとして位相
差検出回路３に入力される。一方、遅延クロック生成回
路２で生成され、前記したように予め設計時に決めてお
いた比較基準クロックＭＡＸ−ＤＥＬＡＹが位相差検出
回路３に入力される。

【００１７】そして、位相差検出回路３では、図８のタ
イミングチャートのように、出力ＰＯＡと比較基準クロ
ックＭＡＸ−ＤＥＬＡＹとの位相差を検出し、立ち上が
りエッジ信号Ｒ−ＥＤＧと比較信号ＥＯＲを出力する。
そして、出力ＰＯＡよりも比較基準クロックＭＡＸ−Ｄ
ＥＬＡＹの位相が進んでいる場合には位相差検出信号Ｕ
Ｐを出力する。なお、比較基準クロックＭＡＸ−ＤＥＬ
ＡＹよりも出力ＰＯＡの位相が進んでいる場合（遅延量
が少ない場合）、あるいは両者の遅延が等しい場合に
は、立ち上がりエッジ信号Ｒ−ＥＤＧと比較信号ＥＯＲ
の論理積をとり、位相差検出信号ＵＰを出力しない。

【００１８】前記位相差検出信号ＵＰを受けて、クロッ
ク選択回路４では位相差検出信号ＵＰをカウントする。
出力回路ＣＡでは、図８（ａ）のように、遅延クロック
生成回路２のＰ点（図３参照）から出力ＰＯＡ迄の遅延
時間が８ＮＳであり、比較基準クロックＭＡＸ−ＤＥＬ
ＡＹとの位相差が４ＮＳあるため位相差検出信号ＵＰが
アクティブになる（）。これにより、クロック選択回
路４はクロック選択信号Ｓ０からＳ１へ切替わり、これ
に伴い遅延クロック生成回路２からのラッチ入力クロッ
クＤＣＬＫは遅延クロックＣ０からＣ１へ切替えられる
（）。

【００１９】その後も同様に、比較基準クロックＭＡＸ
−ＤＥＬＡＹと出力ＰＯＡとの位相差をチェックし、こ
こでは位相差が２ＮＳあるため、位相差検出信号ＵＰが
アクティブになる（）。これにより、クロック選択信
号はＳ１からＳ２へ切替わり、ラッチ入力クロックＤＣ
ＬＫは遅延クロックＣ１からＣ２へと切替えられる
（）。このようにして、ラッチ入力クロックＤＣＬＫ
としての遅延クロックの切り替えは、リセット信号ＲＥ
ＳＥＴがアクティブ状態でシステムクロックＣＬＫが動
作している期間中に、比較基準クロックＭＡＸ−ＤＥＬ
ＡＹと出力ＰＯＡとの位相差が無くなるか、遅延クロッ
クＣ３へ切替わる迄行われる。なお、クロック選択回路
４ではクロック選択信号Ｓ３を選択後は、位相差検出信
号ＵＰがアクティブになってもパワーオンリセット信号
ＰＯＷＥＲＯＮＲＥＳＥＴが入力されない限りクロ
ック選択信号Ｓ３を選択する回路となっている。これに
より、位相検出回路３における比較基準クロックＭＡＸ
−ＤＥＬＡＹと出力ＰＯＡの遅延値の差が無くならない
場合に、位相差検出信号ＵＰが出力しつづけてもクロッ
ク選択信号Ｓ３を選択し続けることになる。

【００２０】一方、出力回路ＣＢでは、図８（ｂ）のよ
うに、遅延クロック生成回路２のＰ点（図３参照）から
出力ＰＯＢ迄の遅延時間が４ＮＳであり、比較基準クロ
ックＭＡＸ−ＤＥＬＡＹとの位相差が無いため位相差検
出信号ＵＰが出力されない（）。これにより、クロッ
ク選択回路４はクロック選択信号Ｓ０を選択しつづけ、
ラッチ入力クロックＤＣＬＫは遅延クロックＣ０が選択
される。

【００２１】以上の動作により、出力回路ＣＡの出力端
子ＯＵＴＡと、出力回路ＣＢの出力端子ＯＵＴＢは、初
期には出力ＰＯＡが出力ＰＯＢに比べて４ＮＳ遅れてい
たが、出力回路ＣＡにおけるラッチ入力クロックＤＣＬ
Ｋが遅延クロックＣ０から遅延クロックＣ２に変更され
ることにより、両出力ＰＯＡとＰＯＢの遅延差が無くな
ることになる。

【００２２】この結果、図９のタイミングチャートから
判るように、出力回路ＣＡのＦ／Ｆ回路１に対する初期
状態のラッチ入力クロックＤＣＬＫ’が設定後の状態の
ラッチ入力クロックＤＣＬＫ’になることで、出力回路
ＣＡのＡＤＤＲ信号と出力回路ＣＢのＡＳＴＢ信号から
なるアドレスセットアップタイム（ｔＳＡＳＴ）は、図
６に示した従来の１１ＮＳから、１５ＮＳ（＝１５ＮＳ
＋４ＮＳ−８ＮＳ＋４ＮＳ）となり、４ＮＳのアドレス
セットアップマージンが確保できたことになる。

【００２３】また、出力回路の遅延調整回路自身が遅延
量を判断し出力タイミングを変化させるため、回路やレ
イアウト、特性のバラツキ、温度や電源電圧の変化があ
っても、設定された範囲内でＡＣ特性を保証することが
出来る。さらに、電源投入からリセット信号ＲＥＳＥＴ
の入力期間中に遅延調整を完了することができる構成に
なっているため、リセット解除後には、出力遅延調整が
行われた状態になっており、直ちに所望の動作が期待で
きることになる。

【００２４】図１０は本発明の第２の実施形態のブロッ
ク図であり、図１と等価な部分には同一符号を付してあ
る。この第２の実施形態では、組み合わせ回路１２の出
力を出力ＰＯＡとして位相差検出回路３において比較基
準クロックＭＡＸ−ＤＥＬＡＹとの位相差を検出するよ
うに構成している点が前記第１の実施形態とは異なって
いる。すなわち、プリバッファ１３の入力からメインバ
ッファ１４を通り出力端子ＯＵＴＡから出力される迄の
遅延値は、複数の出力回路においてはほぼ同じ遅延量と
見なして良い場合がある。したがって、これらバッファ
での遅延量を予め計算しておけば、組合わせ回路１２の
出力に基づいて位相差検出回路３において位相差を検出
すれば、前記第１の実施形態と同様に複数の出力回路の
各出力の遅延差を無くすことが可能になる。

【００２５】

【発明の効果】以上説明したように本発明は、電源投入
に際してのリセット時に、ラッチ手段をスルーされた所
要の遅延量の第１の遅延クロックが出力回路により遅延
されて出力される出力信号と、当該出力回路において許
容される最大の遅延量の比較基準クロックとの位相差を
検出し、当該出力信号の位相が比較基準クロックの位相
よりも遅れている場合に、前記第１の遅延クロックをそ
れよりも遅延量の少ない第２、第３の遅延クロックに順
次切り替えて選択することで、前記ラッチ手段において
スルーされるラッチ入力クロックを前倒し、すなわち位
相を前にずらすことで、相対的に見かけ上の出力遅延を
小さくすることができる。これにより、クロック動作さ
れる複数の出力回路の各出力端子間におけるＡＣ特性の
変動を最小限に抑えることが可能になり、かつ出力回路
の動作直後からＡＣ特性の変動を抑制することが可能に
なる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の出力遅延調整回路の
ブロック図である。

【図２】Ｆ／Ｆ回路の回路図である。

【図３】遅延クロック生成回路の回路図である。

【図４】位相差検出回路の回路図である。

【図５】クロック選択回路の回路図である。

【図６】従来における遅延の異なる２つの出力回路での
ＡＣ特性を示す図である。

【図７】パワーオンリセットによるリセット動作のタイ
ミングチャートである。

【図８】遅延の異なる２つの出力回路での各遅延調整動
作を説明するためのタイミングチャートである。

【図９】本発明における遅延の異なる出力回路でのＡＣ
特性を示す図である。

【図１０】本発明の第２の実施形態の出力遅延調整回路
のブロック図である。

【符号の説明】

１Ｆ／Ｆ回路２遅延クロック生成回路３位相差検出回路４クロック選択回路１１遅延調整回路１２組み合わせ回路１３プリバッファ１４メインバッファＣＬＫシステムクロックＤＣＬＫ，ＤＣＬＫ’ ラッチ入力クロックＭＡＸ−ＤＥＬＡＹ比較基準クロックＰＯＡ，ＰＯＢ出力ＲＥＳＥＴリセット信号ＰＯＷＥＲＯＮＲＥＳＥＴパワーオンリセット信
号

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０３Ｌ 7/081 Ｈ０３Ｌ 7/08 ＪＦターム(参考） 5B077 AA01 FF11 GG15 5B079 BA20 BC03 CC02 DD06 DD20 5J001 BB05 BB08 BB10 BB11 BB12 BB13 BB22 CC00 DD09 5J106 AA04 CC21 CC58 CC59 DD05 DD17 DD24 DD26 DD42 DD43 DD48 GG10 HH10 KK12

Claims

【特許請求の範囲】

【請求項１】入力信号を所要の遅延時間をもって出力
する出力回路であって、前記入力信号をラッチするため
のラッチ手段と、基準となるクロックから遅延量の異な
る複数の遅延クロックと遅延量が最大の比較基準クロッ
クとを生成する遅延クロック生成手段と、前記複数の遅
延クロックを選択して前記ラッチ手段のラッチ入力クロ
ックとするクロック選択手段と、前記出力回路の出力信
号と前記比較基準クロックの位相差を検出し、その位相
差に基づいて前記クロック選択手段でのクロック選択を
制御する位相差検出手段とを含む遅延調整回路を備え、
前記ラッチ手段は前記ラッチ入力クロックをスルーして
前記出力回路から出力させるように構成され、前記位相
差検出手段は前記出力信号が前記比較基準クロックより
も遅延されているときに前記クロック選択手段を駆動す
る位相差検出信号を出力し、前記クロック選択手段は前
記位相差検出信号を受けて前記遅延クロック生成手段か
ら遅延量の大きい順に前記遅延クロックを選択すること
を特徴とする出力遅延調整回路。
【請求項２】電源オン時に出力されるパワーオンリセ
ット信号に基づいてリセット信号が生成されるように構
成され、前記ラッチ手段は前記リセット信号がアクティ
ブのときに前記ラッチ入力クロックをスルーするように
構成され、前記位相差検出手段は前記リセット信号がア
クティブのときに前記出力信号と比較基準クロックとの
位相差を検出するように構成され、前記クロック選択手
段は前記リセット信号がアクティブのときに前記遅延ク
ロック生成手段の遅延クロックの選択を行うように構成
されていることを特徴とする請求項１に記載の出力遅延
調整回路。
【請求項３】前記比較基準クロックは、前記出力回路
において許容される最大の遅延量に設定され、前記遅延
クロックは前記比較基準クロックの遅延量よりも少ない
遅延量の異なる遅延クロックとして生成されていること
を特徴とする請求項１または２に記載の出力遅延調整回
路。
【請求項４】前記クロック選択手段は、初期設定時は
前記遅延クロックのうち遅延量が最大の遅延クロックを
選択するように構成され、前記位相差検出信号が入力さ
れる毎に順次遅延量が小さくなる遅延クロックを順序的
に選択し、前記位相差検出信号が入力されなくなるま
で、あるいは遅延量が最小の遅延クロックを選択するま
で前記選択動作を実行するように構成されていることを
特徴とする請求項１ないし３のいずれかに記載の出力遅
延調整回路。
【請求項５】前記出力回路は、入力端子と出力端子と
の間に組み合わせ回路、プリバッファ、メインバッファ
を備え、前記出力端子から出力される信号、または前記
プリバッファに入力される信号を前記出力信号として前
記位相差検出手段に入力することを特徴とする請求項１
ないし４のいずれかに記載の出力遅延調整回路。