JP2002076858A - タイミング信号生成回路 - Google Patents
タイミング信号生成回路Info
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- JP2002076858A JP2002076858A JP2000258384A JP2000258384A JP2002076858A JP 2002076858 A JP2002076858 A JP 2002076858A JP 2000258384 A JP2000258384 A JP 2000258384A JP 2000258384 A JP2000258384 A JP 2000258384A JP 2002076858 A JP2002076858 A JP 2002076858A
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- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【構成】 セレクタ６２は、遅延素子６０ａ〜６０ｎの
いずれかから出力された遅延パルスを選択し、ＡＮＤゲ
ート６４は、選択された遅延パルスＳ３に基づいてＡＮ
Ｄ２パルスを生成する。遅延素子４２ａ〜４２ｎは遅延
素子６０ａ〜６０ｎと同じ遅延特性を有し、かかる遅延
素子の遅延時間のＮ倍の時間立ち上がるＡＮＤ１パルス
がＡＮＤゲート４６から出力される。ＡＮＤ１パルスの
立ち上がり期間は、Ｄ−ＦＦ回路４８によって基準パル
スＲＥＦの周期と比較され、カウンタ５０のカウント値
ＫはＤ−ＦＦ回路４８からの出力パルスＦ１のレベルに
応じて更新される。セレクタ４４および６２は、このよ
うなカウント値Ｋに関連する遅延パルスを選択する。 【効果】 遅延素子の温度依存特性を補償することがで
きる。
いずれかから出力された遅延パルスを選択し、ＡＮＤゲ
ート６４は、選択された遅延パルスＳ３に基づいてＡＮ
Ｄ２パルスを生成する。遅延素子４２ａ〜４２ｎは遅延
素子６０ａ〜６０ｎと同じ遅延特性を有し、かかる遅延
素子の遅延時間のＮ倍の時間立ち上がるＡＮＤ１パルス
がＡＮＤゲート４６から出力される。ＡＮＤ１パルスの
立ち上がり期間は、Ｄ−ＦＦ回路４８によって基準パル
スＲＥＦの周期と比較され、カウンタ５０のカウント値
ＫはＤ−ＦＦ回路４８からの出力パルスＦ１のレベルに
応じて更新される。セレクタ４４および６２は、このよ
うなカウント値Ｋに関連する遅延パルスを選択する。 【効果】 遅延素子の温度依存特性を補償することがで
きる。
Description
【０００１】
【産業上の利用分野】この発明は、タイミング信号生成
回路に関し、特にたとえば、複数の遅延素子の各々から
出力された複数の遅延信号のいずれか１つに基づいてタ
イミング信号を発生する、タイミング信号生成回路に関
する。
回路に関し、特にたとえば、複数の遅延素子の各々から
出力された複数の遅延信号のいずれか１つに基づいてタ
イミング信号を発生する、タイミング信号生成回路に関
する。
【０００２】
【従来技術】従来のこの種のタイミング信号生成回路で
は、タイミング信号の生成に用いる遅延信号が製造段階
（検査段階）で決定されると、これを自由に変更するこ
とはできなかった。
は、タイミング信号の生成に用いる遅延信号が製造段階
（検査段階）で決定されると、これを自由に変更するこ
とはできなかった。
【０００３】
【発明が解決しようとする課題】しかし、遅延素子は温
度依存性を有し、遅延時間は周辺の温度によって変化す
る。このため、タイミング信号発生回路が実装された装
置の使用時に周辺温度が上昇すると、これに伴ってタイ
ミング信号のパルス幅が変動してしまうという問題があ
った。
度依存性を有し、遅延時間は周辺の温度によって変化す
る。このため、タイミング信号発生回路が実装された装
置の使用時に周辺温度が上昇すると、これに伴ってタイ
ミング信号のパルス幅が変動してしまうという問題があ
った。
【０００４】それゆえに、この発明の主たる目的は、遅
延素子の温度依存特性を補償することができる、タイミ
ング信号生成回路を提供することである。
延素子の温度依存特性を補償することができる、タイミ
ング信号生成回路を提供することである。
【０００５】
【課題を解決するための手段】この発明は、シリアルに
接続された複数の第１遅延素子、複数の第１遅延素子の
各々から出力された複数の第１遅延信号のいずれか１つ
を選択する第１選択手段、第１選択手段によって選択さ
れた第１遅延信号に基づいてタイミング信号を生成する
生成手段、第１遅延素子と同じ遅延特性を有する第２遅
延素子、第２遅延素子による遅延時間のＮ倍（Ｎは整
数）の時間を検出する検出手段、検出手段による検出時
間を基準時間と比較する比較手段、比較手段の比較結果
に基づいて検出時間と基準時間とが所定関係となるＮの
値を特定する特定手段、および特定手段による特定値に
関連する第１遅延信号を第１選択手段に選択させる制御
手段を備える、タイミング信号生成回路である。
接続された複数の第１遅延素子、複数の第１遅延素子の
各々から出力された複数の第１遅延信号のいずれか１つ
を選択する第１選択手段、第１選択手段によって選択さ
れた第１遅延信号に基づいてタイミング信号を生成する
生成手段、第１遅延素子と同じ遅延特性を有する第２遅
延素子、第２遅延素子による遅延時間のＮ倍（Ｎは整
数）の時間を検出する検出手段、検出手段による検出時
間を基準時間と比較する比較手段、比較手段の比較結果
に基づいて検出時間と基準時間とが所定関係となるＮの
値を特定する特定手段、および特定手段による特定値に
関連する第１遅延信号を第１選択手段に選択させる制御
手段を備える、タイミング信号生成回路である。
【０００６】
【作用】第１選択手段は、シリアルに接続された複数の
第１遅延素子の各々から出力された複数の第１遅延信号
のいずれか１つを選択し、生成手段は、選択された第１
遅延信号に基づいてタイミング信号を生成する。ここ
で、第１選択手段は、次のようにして制御される。まず
第１遅延素子と同じ遅延特性を有する第２遅延素子の遅
延時間のＮ倍（Ｎは整数）の時間が検出手段によって検
出され、検出手段の検出時間が比較手段によって基準時
間と比較される。比較結果が得られると、特定手段は、
この比較結果に基づいて検出時間と基準時間とが所定関
係となるＮの値を特定する。制御手段は、特定手段によ
る特定値に関連する第１遅延信号を第１選択手段に選択
させる。
第１遅延素子の各々から出力された複数の第１遅延信号
のいずれか１つを選択し、生成手段は、選択された第１
遅延信号に基づいてタイミング信号を生成する。ここ
で、第１選択手段は、次のようにして制御される。まず
第１遅延素子と同じ遅延特性を有する第２遅延素子の遅
延時間のＮ倍（Ｎは整数）の時間が検出手段によって検
出され、検出手段の検出時間が比較手段によって基準時
間と比較される。比較結果が得られると、特定手段は、
この比較結果に基づいて検出時間と基準時間とが所定関
係となるＮの値を特定する。制御手段は、特定手段によ
る特定値に関連する第１遅延信号を第１選択手段に選択
させる。
【０００７】この発明のある局面では、第２遅延素子は
複数存在し、かつ各々の第２遅延素子はシリアルに接続
される。このとき、検出手段は、Ｎ段目の第２遅延素子
から出力された第２遅延信号を選択し、選択された第２
遅延信号に基づいてＮ段分の第２遅延素子の累積遅延時
間を検出する。特定手段では、累積遅延時間と基準時下
との差が所定範囲に収まる段数Ｎが特定される。
複数存在し、かつ各々の第２遅延素子はシリアルに接続
される。このとき、検出手段は、Ｎ段目の第２遅延素子
から出力された第２遅延信号を選択し、選択された第２
遅延信号に基づいてＮ段分の第２遅延素子の累積遅延時
間を検出する。特定手段では、累積遅延時間と基準時下
との差が所定範囲に収まる段数Ｎが特定される。
【０００８】好ましくは、基準時間はクロック周期の整
数倍に相当し、制御手段は、基準時間を上述の段数Ｎで
割り算して第１割り算値を求め、さらに所望の遅延時間
を第１割り算値で割り算して第２割り算値を求める。第
２割り算値は、第１選択手段に与えられ、第１選択手段
は、この第２割り算値に対応する第１遅延信号を選択す
る。
数倍に相当し、制御手段は、基準時間を上述の段数Ｎで
割り算して第１割り算値を求め、さらに所望の遅延時間
を第１割り算値で割り算して第２割り算値を求める。第
２割り算値は、第１選択手段に与えられ、第１選択手段
は、この第２割り算値に対応する第１遅延信号を選択す
る。
【０００９】
【発明の効果】この発明によれば、第１遅延素子と同じ
遅延特性を有する第２遅延素子の遅延時間と基準時間と
に基づいてＮの値を特定し、このＮの値に関連する第１
遅延信号を第１選択手段に選択させるようにしたため、
第１遅延素子の温度依存特性を補償することができる。
遅延特性を有する第２遅延素子の遅延時間と基準時間と
に基づいてＮの値を特定し、このＮの値に関連する第１
遅延信号を第１選択手段に選択させるようにしたため、
第１遅延素子の温度依存特性を補償することができる。
【００１０】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【００１１】
【実施例】図１を参照して、この実施例のディジタルカ
メラ１０は、受光面に被写体の光像が照射されるＣＣＤ
イメージャ１２を含む。受光面では被写体の光像に対応
する電荷が光電変換によって生成され、生成された電荷
つまりカメラ信号は、ＣＣＤ駆動回路１４によってＣＣ
Ｄイメージャ１２から出力される。
メラ１０は、受光面に被写体の光像が照射されるＣＣＤ
イメージャ１２を含む。受光面では被写体の光像に対応
する電荷が光電変換によって生成され、生成された電荷
つまりカメラ信号は、ＣＣＤ駆動回路１４によってＣＣ
Ｄイメージャ１２から出力される。
【００１２】ＣＣＤイメージャ１２から出力されたカメ
ラ信号は、信号処理回路１６においてＣＤＳ（Correlat
ion Double Sampling），ＡＧＣ（Automatic Gain Cont
rol）およびＡ／Ｄ変換を施される。信号処理回路１６
から出力されたカメラデータは、カメラ用ＬＳＩ１８に
設けられた信号処理回路２０によって色分離，白バラン
ス調整，ＹＵＶ変換などの処理を施され、これによって
ＹＵＶデータが生成される。生成されたＹＵＶデータは
Ｄ／Ａ変換器２２を経てモニタ（図示せず）に出力さ
れ、この結果、被写体のリアルタイム動画像がモニタ画
面に表示される。
ラ信号は、信号処理回路１６においてＣＤＳ（Correlat
ion Double Sampling），ＡＧＣ（Automatic Gain Cont
rol）およびＡ／Ｄ変換を施される。信号処理回路１６
から出力されたカメラデータは、カメラ用ＬＳＩ１８に
設けられた信号処理回路２０によって色分離，白バラン
ス調整，ＹＵＶ変換などの処理を施され、これによって
ＹＵＶデータが生成される。生成されたＹＵＶデータは
Ｄ／Ａ変換器２２を経てモニタ（図示せず）に出力さ
れ、この結果、被写体のリアルタイム動画像がモニタ画
面に表示される。
【００１３】ＴＧ／ＳＧ２４は、外部から入力されたク
ロック信号に基づいて、水平アドレス信号ＨＡＤＲＳ、
垂直アドレス信号ＶＡＤＲＳ、フィールドシフトパルス
ＸＳＧ、垂直転送パルスＸＶ１，ＸＶ２およびＸＶ３、
水平転送パルスＸＨ１およびＸＨ２、ならびに高速パル
スＸＲＧ，ＳＨＰおよびＳＨＤを生成する。このうち、
ＸＶ１パルス〜ＸＶ３パルス，ＸＳＧパルス，ＸＨ１パ
ルス，ＸＨ２パルスおよびＸＲＧパルスはＣＣＤ駆動回
路１４に与えられ、ＳＨＰパルスおよびＳＨＤパルスは
信号処理回路１６に与えられ、ＨＡＤＲＳ信号およびＶ
ＡＤＲＳ信号は信号処理回路２０に与えられる。
ロック信号に基づいて、水平アドレス信号ＨＡＤＲＳ、
垂直アドレス信号ＶＡＤＲＳ、フィールドシフトパルス
ＸＳＧ、垂直転送パルスＸＶ１，ＸＶ２およびＸＶ３、
水平転送パルスＸＨ１およびＸＨ２、ならびに高速パル
スＸＲＧ，ＳＨＰおよびＳＨＤを生成する。このうち、
ＸＶ１パルス〜ＸＶ３パルス，ＸＳＧパルス，ＸＨ１パ
ルス，ＸＨ２パルスおよびＸＲＧパルスはＣＣＤ駆動回
路１４に与えられ、ＳＨＰパルスおよびＳＨＤパルスは
信号処理回路１６に与えられ、ＨＡＤＲＳ信号およびＶ
ＡＤＲＳ信号は信号処理回路２０に与えられる。
【００１４】ＣＣＤ駆動回路１４は、ＸＶ１パルス〜Ｘ
Ｖ３パルス，ＸＳＧパルス，ＸＨ１パルス，ＸＨ２パル
スおよびＸＲＧパルスに基づいて垂直転送パルスＶ１〜
Ｖ３，水平転送パルスＨ１およびＨ２，ならびに電荷読
み出しパルスＲＧを生成し、これらのパルスによってＣ
ＣＤイメージャ１２を駆動する。また、信号処理回路１
６は、ＳＨＰパルスおよびＳＨＤパルスに応答してＣＤ
Ｓ，ＡＧＣおよびＡ／Ｄ変換を施す。さらに、信号処理
回路２０は、ＨＡＤＲＳ信号およびＶＡＤＲＳ信号に応
答して色分離，白バランス調整，ＹＵＶ変換などの処理
を施す。
Ｖ３パルス，ＸＳＧパルス，ＸＨ１パルス，ＸＨ２パル
スおよびＸＲＧパルスに基づいて垂直転送パルスＶ１〜
Ｖ３，水平転送パルスＨ１およびＨ２，ならびに電荷読
み出しパルスＲＧを生成し、これらのパルスによってＣ
ＣＤイメージャ１２を駆動する。また、信号処理回路１
６は、ＳＨＰパルスおよびＳＨＤパルスに応答してＣＤ
Ｓ，ＡＧＣおよびＡ／Ｄ変換を施す。さらに、信号処理
回路２０は、ＨＡＤＲＳ信号およびＶＡＤＲＳ信号に応
答して色分離，白バランス調整，ＹＵＶ変換などの処理
を施す。
【００１５】ＴＧ／ＳＧ２４は、詳しくは図２に示すよ
うに構成される。Ｈカウンタ２８は外部クロックに基づ
いてＨＡＤＲＳ信号を生成し、Ｖカウンタ２６はクロッ
クおよびＨＡＤＲＳ信号に基づいてＶＡＤＲＳ信号を生
成する。ＨＡＤＲＳ信号およびＶＡＤＲＳ信号ならびに
外部クロックは、フィールドシフトパルス生成回路３
０，垂直転送パルス生成回路３２，水平転送パルス生成
回路３４および高速パルス生成回路３６に与えられる。
この結果、フィールドシフトパルス生成回路３０によっ
てＸＳＧパルスが生成され、垂直転送パルス生成回路３
２によってＸＶ１パルス〜ＸＶ３パルスが生成され、水
平転送パルス生成回路３４によってＸＨ１パルスおよび
ＸＨ２パルスが生成され、そして高速パルス生成回路３
６によってＸＲＧパルス，ＳＨＰパルスおよびＳＨＤパ
ルスが生成される。
うに構成される。Ｈカウンタ２８は外部クロックに基づ
いてＨＡＤＲＳ信号を生成し、Ｖカウンタ２６はクロッ
クおよびＨＡＤＲＳ信号に基づいてＶＡＤＲＳ信号を生
成する。ＨＡＤＲＳ信号およびＶＡＤＲＳ信号ならびに
外部クロックは、フィールドシフトパルス生成回路３
０，垂直転送パルス生成回路３２，水平転送パルス生成
回路３４および高速パルス生成回路３６に与えられる。
この結果、フィールドシフトパルス生成回路３０によっ
てＸＳＧパルスが生成され、垂直転送パルス生成回路３
２によってＸＶ１パルス〜ＸＶ３パルスが生成され、水
平転送パルス生成回路３４によってＸＨ１パルスおよび
ＸＨ２パルスが生成され、そして高速パルス生成回路３
６によってＸＲＧパルス，ＳＨＰパルスおよびＳＨＤパ
ルスが生成される。
【００１６】高速パルス生成回路３６は、具体的には図
３に示すように構成される。分周回路３８ａおよび３８
ｂには図４（Ａ）に示す外部クロックが与えられる。分
周回路３８ａおよび３８ｂの各々は、与えられた外部ク
ロックを分周して図４（Ｂ）に示す基準パルスＲＥＦお
よび図４（Ｃ）に示す分周パルスＩＮ１を生成する。基
準パルスＲＥＦはＤ−ＦＦ回路４８のＣＬＫ端子に与え
られ、分周パルスＩＮ１はＡＮＤゲート４６の一方入力
端子およびインバータ４０の入力端子に与えられる。イ
ンバータ４０からは、図４（Ｄ）に示す反転パルスＩＮ
Ｖ１が出力される。
３に示すように構成される。分周回路３８ａおよび３８
ｂには図４（Ａ）に示す外部クロックが与えられる。分
周回路３８ａおよび３８ｂの各々は、与えられた外部ク
ロックを分周して図４（Ｂ）に示す基準パルスＲＥＦお
よび図４（Ｃ）に示す分周パルスＩＮ１を生成する。基
準パルスＲＥＦはＤ−ＦＦ回路４８のＣＬＫ端子に与え
られ、分周パルスＩＮ１はＡＮＤゲート４６の一方入力
端子およびインバータ４０の入力端子に与えられる。イ
ンバータ４０からは、図４（Ｄ）に示す反転パルスＩＮ
Ｖ１が出力される。
【００１７】複数の遅延素子４２ａ〜４２ｎはシリアル
に接続され、インバータ４０から出力された反転パルス
ＩＮＶ１は１段目の遅延素子４２ａに与えられる。遅延
素子４２ａ〜４２ｎは互いに同じ遅延特性を有し、遅延
時間はいずれもＤｔである。このため、遅延素子４２ａ
〜４２ｎの各々から出力される遅延パルスは、反転パル
スＩＮＶ１に対してＤｔずつ段階的に遅延する。セレク
タ４４は、遅延素子４２ａ〜４２ｎの各々から出力され
た遅延パルスを受け、この複数の遅延パルスのいずれか
１つを選択する。選択された遅延パルスＳ１は、ＡＮＤ
ゲート４６の他方入力端子に与えられる。
に接続され、インバータ４０から出力された反転パルス
ＩＮＶ１は１段目の遅延素子４２ａに与えられる。遅延
素子４２ａ〜４２ｎは互いに同じ遅延特性を有し、遅延
時間はいずれもＤｔである。このため、遅延素子４２ａ
〜４２ｎの各々から出力される遅延パルスは、反転パル
スＩＮＶ１に対してＤｔずつ段階的に遅延する。セレク
タ４４は、遅延素子４２ａ〜４２ｎの各々から出力され
た遅延パルスを受け、この複数の遅延パルスのいずれか
１つを選択する。選択された遅延パルスＳ１は、ＡＮＤ
ゲート４６の他方入力端子に与えられる。
【００１８】遅延パルスＳ１が図４（Ｅ）に示すように
変化するとき、ＡＮＤゲート４６は、この遅延パルスＳ
１および図４（Ｃ）に示す分周パルスＩＮ１に論理積を
施して図４（Ｆ）に示すＡＮＤ１パルスを生成する。生
成したＡＮＤ１パルスは、Ｄ−ＦＦ回路４８のＤ端子に
与えられる。Ｄ端子に与えられたＡＮＤ１パルスはＣＬ
Ｋ端子に与えられた基準パルスＲＥＦの立ち上がりでラ
ッチされ、この結果、Ｄ−ＦＦ回路４８からの出力パル
スＦ１は図４（Ｇ）に示すタイミングで変化する。つま
り、出力パルスＦ１は、基準パルスＲＥＦの周期に相当
する期間にわたって立ち上がる。カウンタ５０は、出力
パルスＦ１がハイレベルを示すとき、所定タイミングで
カウント値をディクリメントする。このため、現カウン
ト値が“ｎ”であれば、図４（Ｈ）に示すタイミングで
“ｎ−１”に更新される。
変化するとき、ＡＮＤゲート４６は、この遅延パルスＳ
１および図４（Ｃ）に示す分周パルスＩＮ１に論理積を
施して図４（Ｆ）に示すＡＮＤ１パルスを生成する。生
成したＡＮＤ１パルスは、Ｄ−ＦＦ回路４８のＤ端子に
与えられる。Ｄ端子に与えられたＡＮＤ１パルスはＣＬ
Ｋ端子に与えられた基準パルスＲＥＦの立ち上がりでラ
ッチされ、この結果、Ｄ−ＦＦ回路４８からの出力パル
スＦ１は図４（Ｇ）に示すタイミングで変化する。つま
り、出力パルスＦ１は、基準パルスＲＥＦの周期に相当
する期間にわたって立ち上がる。カウンタ５０は、出力
パルスＦ１がハイレベルを示すとき、所定タイミングで
カウント値をディクリメントする。このため、現カウン
ト値が“ｎ”であれば、図４（Ｈ）に示すタイミングで
“ｎ−１”に更新される。
【００１９】セレクタ４４は、カウンタ５０のカウント
値Ｋに応答して複数の遅延パルスのいずれか１つを選択
する。たとえば、カウント値Ｋが“２”を示していれば
先頭から２段目に設けられた遅延素子４２ｂの出力を選
択し、カウント値Ｋが“３”であれば先頭から３段目に
設けられた遅延素子４２ｃの出力を選択する。つまり、
カウント値Ｋが“Ｎ”であれば、先頭からＮ段目の遅延
素子から出力された遅延パルス（遅延期間がＮ×Ｄｔの
遅延パルス）が、セレクタ４４によって選択される。上
述のようにカウント値Ｋが“ｎ”から“ｎ−１”にディ
クリメントされると、セレクタ４４で選択される遅延パ
ルスＳ１の遅延時間が１段分（Ｄｔ）短縮される。
値Ｋに応答して複数の遅延パルスのいずれか１つを選択
する。たとえば、カウント値Ｋが“２”を示していれば
先頭から２段目に設けられた遅延素子４２ｂの出力を選
択し、カウント値Ｋが“３”であれば先頭から３段目に
設けられた遅延素子４２ｃの出力を選択する。つまり、
カウント値Ｋが“Ｎ”であれば、先頭からＮ段目の遅延
素子から出力された遅延パルス（遅延期間がＮ×Ｄｔの
遅延パルス）が、セレクタ４４によって選択される。上
述のようにカウント値Ｋが“ｎ”から“ｎ−１”にディ
クリメントされると、セレクタ４４で選択される遅延パ
ルスＳ１の遅延時間が１段分（Ｄｔ）短縮される。
【００２０】図４（Ｃ）〜図４（Ｆ）から分かるよう
に、ＡＮＤ１パルスの立ち上がり期間はセレクタ４４に
よって選択される遅延パルスＳ１の遅延時間に等しく、
遅延パルスＳ１の出力元の遅延素子が後段に位置するほ
ど、ＡＮＤ１パルスの立ち上がり期間が長くなる。ＡＮ
Ｄ１パルスの立ち上がり期間が長いためにＡＮＤ１パル
スの立ち下がりタイミングが基準パルスＲＥＦの立ち上
がりタイミングよりも遅れれば、図４（Ｇ）に示すよう
にＤ−ＦＦ回路４８の出力パルスＦ１が立ち上がる。こ
れによって、カウンタ５０のカウント値Ｋが所定タイミ
ングでディクリメントされ、セレクタ４４で選択される
遅延パルスＳ１の遅延時間がＤｔだけ短縮される。つま
り、遅延パルスＳ１の出力元の遅延素子が１段だけ繰り
上げられる。
に、ＡＮＤ１パルスの立ち上がり期間はセレクタ４４に
よって選択される遅延パルスＳ１の遅延時間に等しく、
遅延パルスＳ１の出力元の遅延素子が後段に位置するほ
ど、ＡＮＤ１パルスの立ち上がり期間が長くなる。ＡＮ
Ｄ１パルスの立ち上がり期間が長いためにＡＮＤ１パル
スの立ち下がりタイミングが基準パルスＲＥＦの立ち上
がりタイミングよりも遅れれば、図４（Ｇ）に示すよう
にＤ−ＦＦ回路４８の出力パルスＦ１が立ち上がる。こ
れによって、カウンタ５０のカウント値Ｋが所定タイミ
ングでディクリメントされ、セレクタ４４で選択される
遅延パルスＳ１の遅延時間がＤｔだけ短縮される。つま
り、遅延パルスＳ１の出力元の遅延素子が１段だけ繰り
上げられる。
【００２１】ＡＮＤ１パルスの立ち下がりタイミングが
基準パルスＲＥＦの立ち上がりタイミングよりも遅れる
限り、出力パルスＦ１は基準パルスＲＥＦの周期の整数
倍の期間だけ立ち上がり、カウンタ５０のディクリメン
トが繰り返される。しかし、遅延パルスＳ１の遅延期間
の短縮によってＡＮＤ１パルスの立ち下がりタイミング
が基準パルスＲＥＦの立ち上がりタイミングよりも早く
なると、カウンタ５０のディクリメントが中止される。
これより、セレクタ４４から出力される遅延パルスＳ１
の遅延時間は、ＡＮＤ１パルスの立ち下がりタイミング
が基準パルスＲＥＦの立ち上がりタイミングよりも遅れ
ない範囲（早い範囲）で最長の時間に収束する。
基準パルスＲＥＦの立ち上がりタイミングよりも遅れる
限り、出力パルスＦ１は基準パルスＲＥＦの周期の整数
倍の期間だけ立ち上がり、カウンタ５０のディクリメン
トが繰り返される。しかし、遅延パルスＳ１の遅延期間
の短縮によってＡＮＤ１パルスの立ち下がりタイミング
が基準パルスＲＥＦの立ち上がりタイミングよりも早く
なると、カウンタ５０のディクリメントが中止される。
これより、セレクタ４４から出力される遅延パルスＳ１
の遅延時間は、ＡＮＤ１パルスの立ち下がりタイミング
が基準パルスＲＥＦの立ち上がりタイミングよりも遅れ
ない範囲（早い範囲）で最長の時間に収束する。
【００２２】外部クロックは、分周回路３８ａおよび３
８ｂのほかに遅延素子５６ａにも与えられる。遅延素子
５６ａを含む複数の遅延素子５６ａ〜５６ｎはシリアル
に接続され、各々の遅延素子５６ａ〜５６ｎは上述の遅
延素子４２ａ〜４２ｎと同じ遅延特性をもつ。このた
め、遅延素子５６ａ〜５６ｎの遅延時間はいずれもＤｔ
であり、それぞれの遅延パルスは外部クロックに対して
Ｄｔずつ段階的に遅延したパルスとなる。セレクタ５８
は、遅延素子５６ａ〜５６ｎの各々から出力された遅延
パルスを受け、この複数の遅延パルスのいずれか１つを
選択する。
８ｂのほかに遅延素子５６ａにも与えられる。遅延素子
５６ａを含む複数の遅延素子５６ａ〜５６ｎはシリアル
に接続され、各々の遅延素子５６ａ〜５６ｎは上述の遅
延素子４２ａ〜４２ｎと同じ遅延特性をもつ。このた
め、遅延素子５６ａ〜５６ｎの遅延時間はいずれもＤｔ
であり、それぞれの遅延パルスは外部クロックに対して
Ｄｔずつ段階的に遅延したパルスとなる。セレクタ５８
は、遅延素子５６ａ〜５６ｎの各々から出力された遅延
パルスを受け、この複数の遅延パルスのいずれか１つを
選択する。
【００２３】セレクタ５８によって選択された遅延パル
スＳ２は、ＡＮＤゲート６４の一方入力端子およびイン
バータ５８の入力端子に与えられる。インバータ５８に
よる反転パルスＩＮＶ２は、遅延素子６０ａに与えられ
る。遅延素子６０ａを含む遅延素子６０ａ〜６０ｎはシ
リアルに接続され、これらの遅延素子６０ａ〜６０ｎも
また上述の遅延素子４２ａ〜４２ｎと同じ遅延特性を持
つ。つまり、遅延素子６０ａ〜６０ｎの遅延時間はいず
れもＤｔであり、遅延素子６０ａ〜６０ｎの各々から出
力される遅延パルスは、反転パルスＩＮＶ２に対してＤ
ｔずつ段階的に遅延したパルスとなる。
スＳ２は、ＡＮＤゲート６４の一方入力端子およびイン
バータ５８の入力端子に与えられる。インバータ５８に
よる反転パルスＩＮＶ２は、遅延素子６０ａに与えられ
る。遅延素子６０ａを含む遅延素子６０ａ〜６０ｎはシ
リアルに接続され、これらの遅延素子６０ａ〜６０ｎも
また上述の遅延素子４２ａ〜４２ｎと同じ遅延特性を持
つ。つまり、遅延素子６０ａ〜６０ｎの遅延時間はいず
れもＤｔであり、遅延素子６０ａ〜６０ｎの各々から出
力される遅延パルスは、反転パルスＩＮＶ２に対してＤ
ｔずつ段階的に遅延したパルスとなる。
【００２４】遅延素子６０ａ〜６０ｎの各々から出力さ
れた遅延パルスは、セレクタ６２に与えられる。セレク
タ６２では、与えられた複数の遅延パルスのいずれか１
つが選択され、選択された遅延パルスＳ３はＡＮＤゲー
ト６４の他方入力端子に与えられる。ＡＮＤゲート６４
は、セレクタ５８および６２の各々から与えられた遅延
パルスＳ２およびＳ３に論理積を施し、ＡＮＤ２パルス
を出力する。
れた遅延パルスは、セレクタ６２に与えられる。セレク
タ６２では、与えられた複数の遅延パルスのいずれか１
つが選択され、選択された遅延パルスＳ３はＡＮＤゲー
ト６４の他方入力端子に与えられる。ＡＮＤゲート６４
は、セレクタ５８および６２の各々から与えられた遅延
パルスＳ２およびＳ３に論理積を施し、ＡＮＤ２パルス
を出力する。
【００２５】カウンタ５０から出力されたカウント値Ｋ
は、セレクタ４４だけでなく演算器５２および５４にも
与えられる。演算器５２および５４の各々は、入力され
たカウント値Ｋに数１および数２に従う演算を施して、
所望のパルス幅を得るための遅延段数ＤＳ１およびＤＳ
２を算出する。
は、セレクタ４４だけでなく演算器５２および５４にも
与えられる。演算器５２および５４の各々は、入力され
たカウント値Ｋに数１および数２に従う演算を施して、
所望のパルス幅を得るための遅延段数ＤＳ１およびＤＳ
２を算出する。
【００２６】
【数１】 ＤＳ１＝所望の遅延時間／１段あたりの遅延時間Ｄｔ' ＝（出荷時の遅延段数×遅延時間Ｄｔ）／（ＲＥＦ周期／カウント値Ｋ）
【００２７】
【数２】 ＤＳ２＝所望の遅延時間／１段あたりの遅延時間Ｄｔ' ＝（出荷時の遅延段数×遅延時間Ｄｔ）／（ＲＥＦ周期／カウント値Ｋ） 遅延段数ＤＳ１およびＤＳ２はいずれも、所望の遅延時
間を現時点における遅延素子１段あたりの遅延時間Ｄ
ｔ'（温度依存性によって変化した遅延時間）で割り算
することで求められる。ここで、所望の遅延時間は出荷
時の遅延段数（出荷時のセレクタ５８または６２の設定
値）に出荷時の遅延時間Ｄｔを掛け算することで求めら
れる。また、遅延時間Ｄｔ'は、基準パルスＲＥＦの周
期をカウンタ５０のカウント値Ｋ（収束後のカウント値
Ｋ）で割り算することで求められる。このようにして算
出された遅延段数ＤＳ１およびＤＳ２の各々はセレクタ
５８および６２に与えられ、セレクタ５８および６２
は、与えられた遅延段数ＤＳ１およびＤＳ２に従ってい
ずれかの遅延パルスを選択する。なお、数１および数２
のいずれにおいても、算出された数値の小数点以下は切
り捨てられる。
間を現時点における遅延素子１段あたりの遅延時間Ｄ
ｔ'（温度依存性によって変化した遅延時間）で割り算
することで求められる。ここで、所望の遅延時間は出荷
時の遅延段数（出荷時のセレクタ５８または６２の設定
値）に出荷時の遅延時間Ｄｔを掛け算することで求めら
れる。また、遅延時間Ｄｔ'は、基準パルスＲＥＦの周
期をカウンタ５０のカウント値Ｋ（収束後のカウント値
Ｋ）で割り算することで求められる。このようにして算
出された遅延段数ＤＳ１およびＤＳ２の各々はセレクタ
５８および６２に与えられ、セレクタ５８および６２
は、与えられた遅延段数ＤＳ１およびＤＳ２に従ってい
ずれかの遅延パルスを選択する。なお、数１および数２
のいずれにおいても、算出された数値の小数点以下は切
り捨てられる。
【００２８】たとえば、ＤＳ１が“３”であれば、セレ
クタ５８は遅延素子５６ｃから出力された遅延パルスを
選択し、ＤＳ１が“４”であれば、セレクタ５８は遅延
素子５６ｄから出力された遅延パルスを選択する。セレ
クタ６２もまた、たとえばＤＳ２が“２”であれば遅延
素子６０ｂから出力された遅延パルスを選択し、ＤＳ２
が“３”であれば遅延素子６０ｃから出力された遅延パ
ルスを選択する。つまり、ＤＳ１またはＤＳ２が“Ｎ”
であれば、先頭からＮ段目の遅延素子から出力された遅
延パルスがセレクタ５８または６２によって選択され
る。
クタ５８は遅延素子５６ｃから出力された遅延パルスを
選択し、ＤＳ１が“４”であれば、セレクタ５８は遅延
素子５６ｄから出力された遅延パルスを選択する。セレ
クタ６２もまた、たとえばＤＳ２が“２”であれば遅延
素子６０ｂから出力された遅延パルスを選択し、ＤＳ２
が“３”であれば遅延素子６０ｃから出力された遅延パ
ルスを選択する。つまり、ＤＳ１またはＤＳ２が“Ｎ”
であれば、先頭からＮ段目の遅延素子から出力された遅
延パルスがセレクタ５８または６２によって選択され
る。
【００２９】図５（Ａ）に示すようにカウント値Ｋが
“ｎ”から“ｎ−１”に更新されたにも関わらず、遅延
段数ＤＳ１が図５（Ｂ）に示すように“ｐ”を維持した
場合、セレクタ５８から出力される遅延パルスＳ２の波
形は、図５（Ｄ）に示すようにカウント値Ｋの更新の前
後で何ら変化することはない。一方、カウント値Ｋの更
新に伴って、遅延段数ＤＳ２が図５（Ｃ）に示すように
“ｑ”から“ｑ−１”に更新されると、セレクタ６２か
ら出力される遅延パルスＳ３の遅延時間が短縮される。
この結果、ＡＮＤ２パルスの波形もまた、図４（Ｅ）に
示すように遅延段数ＤＳ２の更新の前後で変化する。
“ｎ”から“ｎ−１”に更新されたにも関わらず、遅延
段数ＤＳ１が図５（Ｂ）に示すように“ｐ”を維持した
場合、セレクタ５８から出力される遅延パルスＳ２の波
形は、図５（Ｄ）に示すようにカウント値Ｋの更新の前
後で何ら変化することはない。一方、カウント値Ｋの更
新に伴って、遅延段数ＤＳ２が図５（Ｃ）に示すように
“ｑ”から“ｑ−１”に更新されると、セレクタ６２か
ら出力される遅延パルスＳ３の遅延時間が短縮される。
この結果、ＡＮＤ２パルスの波形もまた、図４（Ｅ）に
示すように遅延段数ＤＳ２の更新の前後で変化する。
【００３０】なお、演算器５２および５４，インバータ
５８，遅延素子５６ａ〜５６ｎおよび６０ａ〜６０ｎ，
セレクタ５８および６２，ならびにＡＮＤゲート６４か
らなる処理系統は、実際には３つ存在する。そして、各
々の処理系統から出力されるＡＮＤ２パルスが、図２に
示すＸＲＧパルス，ＳＨＰパルスおよびＳＨＤパルスと
なる。
５８，遅延素子５６ａ〜５６ｎおよび６０ａ〜６０ｎ，
セレクタ５８および６２，ならびにＡＮＤゲート６４か
らなる処理系統は、実際には３つ存在する。そして、各
々の処理系統から出力されるＡＮＤ２パルスが、図２に
示すＸＲＧパルス，ＳＨＰパルスおよびＳＨＤパルスと
なる。
【００３１】以上の説明から分かるように、セレクタ６
２は、シリアルに接続された複数の遅延素子６０ａ〜６
０ｎの各々から出力された複数の遅延パルスのいずれか
１つを選択する。また、ＡＮＤゲート６４は、セレクタ
６２によって選択された遅延パルスＳ３に基づいてＡＮ
Ｄ２パルスを生成する。ここで、セレクタ６２は、次の
ようにして制御される。
２は、シリアルに接続された複数の遅延素子６０ａ〜６
０ｎの各々から出力された複数の遅延パルスのいずれか
１つを選択する。また、ＡＮＤゲート６４は、セレクタ
６２によって選択された遅延パルスＳ３に基づいてＡＮ
Ｄ２パルスを生成する。ここで、セレクタ６２は、次の
ようにして制御される。
【００３２】つまり、遅延素子６０ａ〜６０ｎと同じ遅
延特性を有する遅延素子４２ａ〜４２ｎが設けられ、か
かる遅延素子の遅延時間のＮ倍（Ｎは整数）の時間にわ
たって立ち上がるＡＮＤ１パルスがＡＮＤゲート４６か
ら出力される。ＡＮＤ１パルスの立ち上がり期間は、Ｄ
−ＦＦ回路４８によって基準パルスＲＥＦの周期（クロ
ック周期の整数倍の期間）と比較され、Ｄ−ＦＦ回路４
８は、比較結果に応じたレベルを有するパルスＦ１を出
力する。カウンタ５０のカウント値ＫはＤ−ＦＦ回路４
８からの出力パルスＦ１のレベルに応じて更新され、セ
レクタ４４は、このようなカウント値Ｋに対応する遅延
パルスを選択する。
延特性を有する遅延素子４２ａ〜４２ｎが設けられ、か
かる遅延素子の遅延時間のＮ倍（Ｎは整数）の時間にわ
たって立ち上がるＡＮＤ１パルスがＡＮＤゲート４６か
ら出力される。ＡＮＤ１パルスの立ち上がり期間は、Ｄ
−ＦＦ回路４８によって基準パルスＲＥＦの周期（クロ
ック周期の整数倍の期間）と比較され、Ｄ−ＦＦ回路４
８は、比較結果に応じたレベルを有するパルスＦ１を出
力する。カウンタ５０のカウント値ＫはＤ−ＦＦ回路４
８からの出力パルスＦ１のレベルに応じて更新され、セ
レクタ４４は、このようなカウント値Ｋに対応する遅延
パルスを選択する。
【００３３】カウント値Ｋの更新が収束した時点で選択
される遅延パルスＳ１は、ＡＮＤ１パルスの立ち下りタ
イミングが基準パルスＲＥＦの立ち上がりタイミングよ
りも早い範囲で遅延期間が最長となるパルスである。演
算器５４は、カウント値Ｋに所定の演算を施して遅延段
数ＤＳ２を算出し、算出した遅延段数ＤＳ２をセレクタ
６２に与える。セレクタ６２は、遅延素子６０ａ〜６０
ｎの各々から出力された遅延パルスのいずれか１つを遅
延段数ＤＳ２に応答して選択する。
される遅延パルスＳ１は、ＡＮＤ１パルスの立ち下りタ
イミングが基準パルスＲＥＦの立ち上がりタイミングよ
りも早い範囲で遅延期間が最長となるパルスである。演
算器５４は、カウント値Ｋに所定の演算を施して遅延段
数ＤＳ２を算出し、算出した遅延段数ＤＳ２をセレクタ
６２に与える。セレクタ６２は、遅延素子６０ａ〜６０
ｎの各々から出力された遅延パルスのいずれか１つを遅
延段数ＤＳ２に応答して選択する。
【００３４】このように、遅延素子６０ａ〜６０ｎと同
じ遅延特性を有する遅延素子４２ａ〜４２ｎの遅延時間
と基準パルスＲＥＦの周期との比較結果に基づいてカウ
ント値Ｋを更新し、カウント値Ｋの値に関連する遅延パ
ルスをセレクタ６２に選択させるようにしたため、遅延
素子６０ａ〜６０ｎの温度依存特性を補償することがで
きる。
じ遅延特性を有する遅延素子４２ａ〜４２ｎの遅延時間
と基準パルスＲＥＦの周期との比較結果に基づいてカウ
ント値Ｋを更新し、カウント値Ｋの値に関連する遅延パ
ルスをセレクタ６２に選択させるようにしたため、遅延
素子６０ａ〜６０ｎの温度依存特性を補償することがで
きる。
【００３５】この実施例ではＣＣＤ型のイメージセンサ
を用いて説明したが、ＣＣＤ型の代わりにＣＭＯＳ型の
イメージセンサを用いてもよい。
を用いて説明したが、ＣＣＤ型の代わりにＣＭＯＳ型の
イメージセンサを用いてもよい。
【図１】この発明の一実施例の構成を示すブロック図で
ある。
ある。
【図２】図１実施例に適用されるＴＧ／ＳＧの構成を示
すブロック図である。
すブロック図である。
【図３】図２実施例に適用される高速パルス生成回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図４】（Ａ）は外部クロックを示す波形図であり、
（Ｂ）は基準パルスＲＥＦを示す波形図であり、（Ｃ）
は分周パルスＩＮ１を示す波形図であり、（Ｄ）は反転
パルスＩＮＶ１を示す波形図であり、（Ｅ）は遅延パル
スＳ１を示す波形図であり、（Ｆ）はＡＮＤ１パルスを
示す波形図であり、（Ｇ）は出力パルスＦ１を示す波形
図であり、（Ｈ）はカウント値Ｋの更新タイミングを示
すタイミング図である。
（Ｂ）は基準パルスＲＥＦを示す波形図であり、（Ｃ）
は分周パルスＩＮ１を示す波形図であり、（Ｄ）は反転
パルスＩＮＶ１を示す波形図であり、（Ｅ）は遅延パル
スＳ１を示す波形図であり、（Ｆ）はＡＮＤ１パルスを
示す波形図であり、（Ｇ）は出力パルスＦ１を示す波形
図であり、（Ｈ）はカウント値Ｋの更新タイミングを示
すタイミング図である。
【図５】（Ａ）はカウント値Ｋの更新タイミングを示す
タイミング図であり、（Ｂ）は遅延段数ＤＳ１の更新タ
イミングを示すタイミング図であり、（Ｃ）は遅延段数
ＤＳ２の更新タイミングを示すタイミング図であり、
（Ｄ）は遅延パルスＳ２を示す波形図であり、（Ｅ）は
ＡＮＤ２パルスを示す波形図である。
タイミング図であり、（Ｂ）は遅延段数ＤＳ１の更新タ
イミングを示すタイミング図であり、（Ｃ）は遅延段数
ＤＳ２の更新タイミングを示すタイミング図であり、
（Ｄ）は遅延パルスＳ２を示す波形図であり、（Ｅ）は
ＡＮＤ２パルスを示す波形図である。
１０…ディジタルカメラ １２…ＣＣＤイメージャ １４…ＣＣＤ駆動回路 １６，２０…信号処理回路 ２４…ＴＧ／ＳＧ ３６…高速パルス生成回路
Claims (3)
- 【請求項１】シリアルに接続された複数の第１遅延素
子、 前記複数の第１遅延素子の各々から出力された複数の第
１遅延信号のいずれか１つを選択する第１選択手段、 前記第１選択手段によって選択された前記第１遅延信号
に基づいてタイミング信号を生成する生成手段、 前記第１遅延素子と同じ遅延特性を有する第２遅延素
子、 前記第２遅延素子による遅延時間のＮ倍（Ｎは整数）の
時間を検出する検出手段、 前記検出手段による検出時間を基準時間と比較する比較
手段、 前記比較手段の比較結果に基づいて前記検出時間と前記
基準時間とが所定関係となる前記Ｎの値を特定する特定
手段、および前記特定手段による特定値に関連する前記
第１遅延信号を前記第１選択手段に選択させる制御手段
を備える、タイミング信号生成回路。 - 【請求項２】前記第２遅延素子は複数存在し、かつ各々
の前記第２遅延素子はシリアルに接続され、 前記検出手段は、Ｎ段目の前記第２遅延素子から出力さ
れた第２遅延信号を選択する第２選択手段、および前記
第２遅延信号に基づいて前記Ｎ段分の前記第２遅延素子
の累積遅延時間を検出する累積遅延時間検出手段を含
み、 前記特定手段は前記累積遅延時間と前記基準時間との差
が所定範囲に収まる段数Ｎを特定する、請求項１記載の
タイミング信号生成回路。 - 【請求項３】前記基準時間はクロック周期の整数倍に相
当し、 制御手段は、前記基準時間を前記段数Ｎで割り算する第
１割り算手段、および所望の遅延時間を前記第１割り算
手段の第１割り算値で割り算する第２割り算手段を含
み、 前記第１選択手段は、前記第２割り算手段の第２割り算
値に対応する段数目の前記第１遅延素子から出力された
前記第１遅延信号を選択する、請求項２記載のタイミン
グ信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000258384A JP2002076858A (ja) | 2000-08-29 | 2000-08-29 | タイミング信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000258384A JP2002076858A (ja) | 2000-08-29 | 2000-08-29 | タイミング信号生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076858A true JP2002076858A (ja) | 2002-03-15 |
Family
ID=18746705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000258384A Withdrawn JP2002076858A (ja) | 2000-08-29 | 2000-08-29 | タイミング信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002076858A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004159161A (ja) * | 2002-11-07 | 2004-06-03 | Sanyo Electric Co Ltd | 遅延信号生成装置及び記録パルス生成装置 |
| US7263009B2 (en) | 2005-03-25 | 2007-08-28 | Elpida Memory, Inc. | Semiconductor memory device with delay section |
| JP2008277912A (ja) * | 2007-04-25 | 2008-11-13 | Renesas Technology Corp | 半導体集積回路装置 |
| JP5303761B2 (ja) * | 2007-06-18 | 2013-10-02 | 国立大学法人 長崎大学 | タイミング発生回路および位相シフト回路 |
-
2000
- 2000-08-29 JP JP2000258384A patent/JP2002076858A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004159161A (ja) * | 2002-11-07 | 2004-06-03 | Sanyo Electric Co Ltd | 遅延信号生成装置及び記録パルス生成装置 |
| US7263009B2 (en) | 2005-03-25 | 2007-08-28 | Elpida Memory, Inc. | Semiconductor memory device with delay section |
| US7548099B2 (en) | 2005-03-25 | 2009-06-16 | Elpida Memory, Inc. | Semiconductor device with delay section |
| JP2008277912A (ja) * | 2007-04-25 | 2008-11-13 | Renesas Technology Corp | 半導体集積回路装置 |
| JP5303761B2 (ja) * | 2007-06-18 | 2013-10-02 | 国立大学法人 長崎大学 | タイミング発生回路および位相シフト回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20071106 |