JPH08340241A - 遅延装置及び遅延測定装置 - Google Patents

遅延装置及び遅延測定装置

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JPH08340241A
JPH08340241A JP7146133A JP14613395A JPH08340241A JP H08340241 A JPH08340241 A JP H08340241A JP 7146133 A JP7146133 A JP 7146133A JP 14613395 A JP14613395 A JP 14613395A JP H08340241 A JPH08340241 A JP H08340241A
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Abstract

(57)【要約】 【目的】本発明の目的は、回路規模を増大させることな
く、大きな遅延を施すことのできる遅延装置を提供する
ことである。 【構成】リングオシレータ３１は、バッファが複数段直
列に接続された多相出力の発振器であり、最終段の出力
が反転されて初段のバッファに帰還されている。デコー
ダ３２は、外部から与えられる設定すべき遅延量を示す
ディジタル値の下位４ットのデータＤL に応じてリング
オシレータ３１の出力の１つを選択する。カウンタ３３
は、デコーダ３２の出力を計数し、計数結果が設定され
た回数ｎc（ディジタル値の上位４ビットのデータＤH
により決まる回数）と等しくなったとき遅延信号を出力
する。すなわち、カウンタ３３からは、上位データＤH
及び下位データＤL に比例した遅延量を持った信号が出
力される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、リングオシレータを用
いた遅延装置、遅延時間測定装置及び遅延装置に用いら
れる排他論理和回路に関する。
【０００２】
【従来の技術】ＬＳＩ等の動作周波数の向上に伴い、Ｌ
ＳＩ内部のクロック信号と外部クロック信号の位相差を
動的に調整する遅延回路が用いられている。内部クロッ
ク信号と外部クロック信号のタイミングをより正確に一
致させるためには、遅延回路の分解能を高める必要があ
る。
【０００３】図１７は、従来の遅延回路の構成を示す図
である。この遅延回路は、縱続接続された複数のバッフ
ァ１１と、それら複数のバッファ１１の出力信号の１つ
を選択して出力するセレクタ１２とからなる。このセレ
クタ１２には、入力信号に対する遅延時間を設定する設
定遅延ディジタル値が入力されており、その設定遅延デ
ィジタル値に対応する信号を出力する。これにより、セ
レクタ１２からは、設定された遅延ディジタル値分遅延
した信号が出力される。
【０００４】また、上述した遅延回路では、入力信号の
反転信号または非反転信号を出力するために、図１８に
示すような排他論理和回路が用いられる。この排他論理
和回路は、入力信号がトランスファゲート２３、２４の
一方の制御端子にそのまま入力され、他方の制御端子に
インバータ２１を介して入力している。また、反転制御
信号がトランスファゲート２３に入力され、反転制御信
号をインバータ２２で反転させた信号がトランスファゲ
ート２４に入力している。
【０００５】
【発明が解決しようとする課題】上述した従来の遅延回
路では、最大遅延量を保ったまま遅延量をより細かく設
定できるように分解能を小さくするためには、バッファ
１段の遅延量を小さくして、縱続接続するバッファの段
数を増やす必要があり、バッファ回路の回路規模が増大
する。さらに、バッファの段数が増加すると、バッファ
の出力を選択するするセレクタの回路規模も増大し、遅
延回路全体の回路規模が大きくなってしまうという問題
点があった。また、最大遅延量を増やすためにはバッフ
ァの段数を増やす必要があり、同様に遅延回路の回路規
模が増大してしまうという問題点があった。
【０００６】さらに、上述した排他論理和回路では、入
力信号を反転して出力する場合と、非反転で出力する場
合とで、反転制御信号を出力する側からみた負荷が異な
ることになるので、反転と非反転の場合で遅延時間が異
なってしまうという問題点があった。
【０００７】本発明の課題は、回路規模を増大させるこ
となく、入力信号に対して大きな遅延を施すことがで
き、かつ高い分解能を実現できる遅延回路を提供するこ
とである。また、本発明の他の課題は、２つの信号の遅
延時間をディジタルデータとして測定できる遅延測定装
置を提供することである。さらに、本発明の他の課題
は、反転出力と非反転出力の遅延時間が等しい排他論値
和回路を提供することである。
【０００８】
【課題を解決するための手段】第１の発明の遅延装置
は、多相出力のリングオシレータと、リングオシレータ
の出力をデコードするデコーダと、デコーダの出力をカ
ウントし、カウント結果が予め設定された回数に達した
とき遅延信号を出力するカウンタとを備える。
【０００９】この第１の発明の遅延装置は、例えば、図
１に示すようにＭr 相の出力を有するリングオシレータ
３１と、そのＭr 相の出力をデコードするデコーダ３２
と、デコーダ３２の出力をカウントするカウンタ３３と
からなる。
【００１０】第２の発明の遅延測定装置は、第１の信号
と第２の信号との遅延時間を測定する遅延測定装置であ
って、第１の信号により発振を開始する多相出力のリン
グオシレータと、第２の信号に同期してリングオシレー
タの出力をラッチし、ラッチした信号をエンコードする
エンコーダと、リングオシレータの出力の１つをカウン
トするカウンタとを備える。
【００１１】この第２の発明の遅延測定装置は、例え
ば、図１６に示すように発振制御信号（第１の信号）に
より発振を開始するＭr 相の出力を有するリングオシレ
ータ３１と、そのＭr 相の出力を測定終了信号（第２の
信号）に同期してラッチするラッチ回路７７と、ラッチ
回路７７の出力をエンコードして第１の信号と第２の信
号との遅延時間の下位データとして出力するエンコーダ
７５と、ラッチ回路７７の出力の１つを計数し、第１の
信号と第２の信号の遅延時間の上位データとして出力す
るカウンタ７６とからなる。
【００１２】第３の発明の排他論理和回路は、入力信号
に対して遅延した遅延信号を出力する遅延装置に使用さ
れ、信号を反転させて出力するか、それとも非反転で出
力するかを決める反転制御信号が奇数個のインバータを
介して一方の入力端子に入力し、反転制御信号が直列に
接続された偶数個のインバータを介して他方の入力端子
に入力し、２つの入力端子に入力する信号のどちらを出
力するかを決める制御信号として入力信号が制御端子に
与えられる２入力セレクタからなる。
【００１３】
【作用】第１の発明の遅延装置は、デコーダにおいてリ
ングオシレータの１段分の遅延の整数倍の遅延を生成
し、カウンタにおいてリングオシレータの発振周期の整
数倍の遅延を生成することで、任意の遅延量を遅延装置
の回路規模を増やさずに生成できるようにしたものであ
る。
【００１４】例えば、図１のリングオシレータ３１の位
相出力が第０位相から第７位相（Ｍr ＝８）まであり、
リングオシレータの各段では論理反転せず、最終段から
初段の間で論理反転しているものとする。また、設定す
べき遅延のディジタル値Ｄの下位データＤL （０≦ＤL
≦２Ｍr −１）がデコーダ３２へ、上位データＤH がカ
ウンタ３３に与えられているものとする。
【００１５】この場合、リングオシレータ３１の出力
は、図２に示すように発振制御信号ａの立ち上がりから
ｔro（バッファ１段分の遅延を含む）遅延して第０位相
出力がハイレベルに変化し、さらにｔd1（バッファ１段
分の遅延）遅延して第１位相出力がハイレベルに変化す
る。以下、ｔd1づつ遅延して第２位相出力、第３位相出
力・・・第７位相出力がハイレベルに変化する。
【００１６】デコーダ３２は、設定された下位データＤ
L に従ってリングオシレータ３１の出力の１つを選択し
て出力する。カウンタ３３は、デコーダ３２の出力を計
数し、計数結果が設定された回数ｎc （上位データＤH
により決まる値）と一致したとき信号を出力する。
【００１７】ここで、第１の信号（発振制御信号）の立
ち上がりからカウンタ３３の出力信号の立ち上がりまで
の全遅延時間ｔtotal は、 ｔtotal ＝ｔro＋ｔdecode＋ＤL ｔd1＋ｎc （２Ｍr ｔd1) ＋ｔcounter ＝ｔro＋ｔdecode＋ｔcounter ＋( ｎc(２Ｍr)＋ＤL)ｔd1 （１） となる。なお、ｔr0は発振制御信号の遷移（立ち上がり
または立ち下がり）から第０位相出力の遷移までの遅延
であり、ｔdecodeはデコーダ３２内部での遅延であり、
ｔcounter はカウンタ３３の入力のｎc 回目の遷移か出
力の遷移までの遅延である。ｎc は遅延を設定するディ
ジタル値の上位データＤH により決まる値であるから、
（１）式は、遅延装置による全遅延ｔtotal がデコーダ
３２に設定される下位データＤL と、カウンタ３３に設
定される上位データＤH によって制御できることが分か
る。さらに、 ｔro＋ｔdecode＋ｔcounter ＝２ｋＭr ｔd1 （２） となるようにデコーダ３２またはカウンタ３３の遅延ｔ
decode、ｔcounter を調整し、 ｎc ＝ＤH −ｋ （ｋ：自然数） （３） とすれば、（１）式は、 ｔtotal ＝２ｋＭr ｔd1＋((ＤH −ｋ)(2 Ｍr)＋ＤL ）ｔd1 ＝（ＤH (2Ｍr)＋ＤL ）ｔd1 ＝Ｄ・ｔd1 （４） となり、２ｋＭr ≦Ｄ＜２Ｍc Ｍr （Ｍc はカウンタ３
３の最大値）の範囲の遅延設定ディジタル値Ｄについ
て、Ｄに比例した遅延ｔtotal が得られる。この場合、
遅延装置の分解能はリングオシレータ１段分の遅延のｔ
d1であり、最大遅延量はリングオシレータ３１の１周期
の何回分を計数できるかにより決まるので（２Ｍc Ｍr
−１）ｔd1となる。
【００１８】このように、デコーダ３２及びカウンタ３
３を用い、リングオシレータ３１の１段の遅延の整数倍
及びリングオシレータ３１の１周期の（２Ｍr ｔd1）の
整数倍遅延した信号を生成することで、遅延装置の回路
規模をそれほど増大させずに遅延量を増やすことができ
る。例えば最大遅延量を２倍にするためには従来の技術
では回路規模を２倍以上にする必要があるのに対し、本
発明では、最大遅延量を２倍にするためには、リングオ
シレータ３１の位相数Ｍr を２倍にするか、カウンタ３
３の最大値Ｍc を２倍にすれば良く、このときの回路規
模の増大はわずかである。例えば、カウンタ３３の最大
値を２倍にするには、フリップフロップ１個と論理ゲー
トを数個追加するだけでよい。
【００１９】本発明は、特にＬＳＩ等に搭載する遅延回
路またはクロック等の位相合わせ回路に最適である。ま
た、回路規模をあまり増大させずに大きな遅延量が得ら
れるので、リングオシレータ１段当たりの遅延を小さく
して遅延回路の分解能を高めることもできる。
【００２０】第２の発明の遅延測定装置は、遅延時間を
測定したい第１の信号の遷移から第２の信号の遷移まで
の時間が、リングオシレータの何段分の遅延かをエンコ
ーダで求め、さらにリングオシレータの１周期の何倍分
の遅延かカウンタで求めることで、第１の信号と第２の
信号の遅延をディジタル値として算出するものである。
【００２１】例えば、図１６のカウンタ７６により、第
１の信号（発振制御信号）の遷移から第２の信号（測定
終了信号）の遷移までの時間がリングオシレータ３１の
発振周期の何回分かが分かり、さらにエンコーダ７５の
出力からリングオシレータ３１の何段分の遅延かが分か
るので、リングオシレータからなる簡単な構成の遅延回
路を利用して、２種類の信号の遅延をディジタルの遅延
時間データとして求めることができる。
【００２２】第３の発明では、２入力セレクタの一方の
入力にインバータを偶数段接続することで、入力信号を
反転して出力する場合と、入力信号を非反転で出力する
場合の遅延時間を等しくすることができる。
【００２３】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１は、本発明の第１実施例の遅延回路３０
の回路ブロック図である。この実施例は、リングオシレ
ータ３１の各位相出力が同相の場合の実施例である。
【００２４】リングオシレータ３１は、図示していない
がインバータ２個からなるバッファを１段として、バッ
ファが複数段直列に接続された多相出力の発振器であ
り、最終段のバッファの出力が反転されて初段のバッフ
ァに帰還されている。このリングオシレータ３１は、所
望の遅延を生成するための基準となる入力信号（発振制
御信号ａ）がハイレベルに変化すると発振を開始する。
【００２５】デコーダ３２は、外部から与えられる、設
定すべき遅延量を示す８ビットのディジタル値Ｄ 7:0
の内の下位４ビットのデータＤL 3:0 に応じてリングオ
シレータ３１の出力の１つを選択する。カウンタ３３
は、デコーダ３２の出力信号を計数し、計数結果が設定
された回数ｎc （ディジタル値Ｄ 7:0 の上位４ビット
のデータＤH 7:4 により決まる回数）と等しくなった
とき遅延信号を出力する。なお、遅延量を設定するため
にデコーダ３２及びカウンタ３３に与えるデータは、上
述した８ビットのディジタル値の上位データ、下位デー
タという形に限らず、２種類のディジタル値（第１のデ
ィジタルデータ及び第２のディジタルデータ）として与
えても良い。
【００２６】図２は、第１実施例のリングオシレータ３
１の出力タイミングを示す図である。この実施例は、各
位相出力が同相であるので、発振制御信号ａが「１」と
なると、同図(1) に示すようにｔr0（リングオシレータ
３１の１段分の遅延ｔd1を含む遅延時間) 時間遅延して
第０位相出力が「１」となり、同図(2) に示すようにそ
れからｔd1時間遅延して、第１位相出力が「１」とな
る。以下、同様に、前段の位相の出力の遷移からｔd1時
間遅延して次段の出力が遷移する。
【００２７】次に、図３は、デコーダ３２に設定される
下位データＤL と、そのときデコーダ３２が選択するリ
ングオシレータ３１の位相及び出力論理との関係を示す
図であり、図４は、デコーダ３２の出力タイミング図で
ある。
【００２８】例えば、下位データＤL として「０」が設
定された場合には、デコーダ３２は、図３に示すように
リングオシレータ３１の第０位相出力を選択し、その選
択した信号を非反転で出力する。この結果、デコーダ３
２からは、図４(1) に示すように発振制御信号ａの立ち
上がりから、リングオシレータ３１の１段分の遅延時間
ｔd1を含むｔro時間遅延し、さらにデコーダ３２内部の
遅延であるｔdecode時間遅延した信号が出力される。
【００２９】また、下位データＤL として「１」が設定
された場合には、デコーダ３２は、図３に示すようにリ
ングオシレータ３１の第１位相出力を選択し、その選択
した信号を非反転で出力する。この結果、デコーダ３２
からは、図４(2) に示すように第０位相を選択したとき
のデコーダ３２の出力信号に対して、さらにリングオシ
レータ３１の１段分の遅延であるｔd1遅延した信号が出
力される。
【００３０】以下同様に、任意の下位データＤL をデコ
ーダ３２に設定することで、その下位データＤL により
定まるリングオシレータ３１の段数分遅延させた信号を
出力することができる。
【００３１】カウンタ３３は、上述したデコーダ３２の
出力を計数し、計数結果が上位データＤH により決まる
設定回数ｎc と一致すると遅延信号を出力する。すなわ
ち、デコーダ３２でリングオシレータ３１の１周分の遅
延２Ｍr ｔd1（Ｍr はリングオレータ３１の相数：本実
施例ではＭr ＝８）の範囲で、設定された下位データＤ
L 分の遅延が生成される。そして、カウンタ３３で、そ
のデコーダ３２の出力の立ち上がり遷移の回数を計数
し、計数結果が設定された上位データＤH により決まる
回数ｎc と一致したとき遅延信号を出力することで、設
定されたディジタル値Ｄ（ＤH ，ＤL ）分遅延した信号
を出力することができる。
【００３２】次に、リングオシレータ３１の各段で論理
反転させた本発明の第２実施例を説明する。図５は、第
２実施例の遅延回路３０の回路ブロック図である。この
第２実施例は、リングオシーレタ３１の１段をインバー
タで構成することにより遅延回路の分解能を高めたもの
である。この結果、リングオシレータ３１の各相の出力
が異なる位相となるので、デコーダ３２において、リン
グオシレータ３１の出力を反転または非反転で出力する
ようにしている。
【００３３】制御回路３４は、設定すべき遅延時間の基
準となる入力信号（遅延開始信号ｂ）がローレベル
（０）のとき、発振制御信号ａをローレベルにし、発振
開始信号ｂの立ち上がりを検出して発振制御信号ａハイ
レベル（１）にし、さらにカウンタ３３から出力される
遅延信号の立ち上がりを検出して発振制御信号ａをロー
レベルにする。また、制御回路３４は、発振制御信号ａ
をデコーダ３２及びカウンタ３３へ出力して、デコーダ
３２における下位データＤL のラッチ及びカウンタ３３
における上位データＤH の読み込みを制御する。
【００３４】デコーダ３２には、遅延量を設定する８ビ
ットの遅延設定ディジタル値の下位４ビットのデータＤ
L 0 〜ＤL 3 （ＤL 3:0 ）が与えられており、その下位
データＤL に従ってリングオシレータ３１の出力信号を
デコードして、下位データＤL 0 〜ＤL 3 応じた遅延量
を持った信号を出力する。すなわち、デコーダ３２に４
ビットの任意のデータを与えることで、リングオシレー
タ３１の１周分の遅延の範囲内で所望の遅延量を持った
信号を出力させることができる。
【００３５】カウンタ３３には、上記の８ビットのディ
ジタル値の上位４ビットのデータＤH 4 〜ＤH 7 が与え
られており、デコーダ３２の出力を計数し、計数結果が
その４ビットの上位データＤH により決まる回数ｎc と
なったとき遅延信号を出力する。すなわち、カウンタ３
３に４ビットの任意のデータを与えることで、リングオ
シレータ３１の１周分の遅延の整数倍分の遅延量を持っ
た信号を出力させることができる。
【００３６】ここで、図５の遅延回路３０の動作を、図
６のタイミング図を参照して説明する。所望の遅延を生
成するための基準となる遅延開始信号ｂが「１」となる
と（図６(1) ）、その立ち上がりからｔcontrol （遅延
開始信号ｂが立ち上ってから発振制御信号ａが立ち上が
るまでの制御回路３４内部の遅延）遅延して、制御回路
３４から発振制御信号ａが出力される（同図(2) ）。発
振制御信号ａが「１」に変化すると、その信号の立ち上
がりからｔro時間遅延してリングオシレータ３１の第０
位相出力が「１」となる（同図(3) ）。
【００３７】そして、下位データＤL で指定された遅延
時間ＤL ｔd1（ｔd1：リングオシレータ３１のインバー
タ１段分の遅延）に相当するリングオシレータ３１の位
相出力が「１」または「０」に変化してから（同図(4)
）、ｔdecode遅延した後、デコーダ３２の出力が
「１」となる（同図(5) ）。なお、ｔdecodeは、下位デ
ータＤL に対応するリングオシレータ３１の位相出力が
変化してから、デコーダ３２の出力が実際に立ち上がる
までの遅延時間である。
【００３８】デコーダ３２の出力信号の立ち上がりはカ
ウンタ３３で計数され、計数結果が上位データＤH で決
まる回数ｎc と一致すると( ２（ＤH −１）Ｍr Ｔd1時
間経過すると) 、さらにｔcounter 遅延した後、カウン
タ３３の出力信号が「１」となる（同図(6））。なお、
ｔcounter は、デコーダ３２の出力信号の立ち上がり
が、カウンタ３３の設定回数ｎc に達してから実際にカ
ウンタ３２の出力が立ち上がるまでのカウンタ３３の内
部の遅延時間である。
【００３９】遅延信号の立ち上がりが制御回路３４で検
出されると、発振制御信号ａが「０」となり、リングオ
シレータ３１の発振動作が中止される。ここで、遅延開
始信号が「１」となってからカウンタ３２から遅延信号
が出力されるまでの遅延時間をｔtotal とすると、 ｔtotal ＝ｔcontrol ＋ｔro＋ｔdecode＋ｔcounter ＋２（ＤH −１）Ｍr ｔd1＋ＤL ｔd1 （５） と表せる。ｔcontrol ＋ｔdecode＋ｔcounter ＝２Ｍr
ｔd1−ｔroとなるように、制御回路３４、デコーダ３２
及びカウンタ３３の遅延を調整することにより、遅延回
路における全遅延ｔtotal を、 ｔtotal ＝（２ＤH Ｍr ＋ＤL ）ｔd1 ＝Ｄｔd1 （６） とすることができる。すなわち、リングオシレータ３１
の１段分の遅延がｔd1、リングオシレータ３１の１周期
が２Ｍr ｔd1であるときに、設定したい遅延量に対応す
るディジタルデータＤの下位データＤL をデコーダ３１
に、上位データＤH をカウンタ３３に設定することで、
下位データＤL に対応するリングオシレータ３１の段数
分の遅延と、上位データＤH に対応するリングオシレー
タ３１の１周期の整数倍分の遅延とを生成させることで
きる。
【００４０】この実施例では、カウンタ３３及びデコー
ダ３２に所望のディジタルデータＤの上位データＤH 及
び下位データＤL を設定することで、ディジタルデータ
Ｄに比例した遅延量ｔtotal を得ることができるので、
大きな遅延時間を得る場合でも、その遅延時間分のバッ
ファ、あるいはインバータを設ける必要がなく、遅延回
路の構成を簡素にできる。
【００４１】次に、上述したリングオシレータ３１、デ
コーダ３２及び制御回路３４の一例を説明する。図７
は、第２実施例のリングオシレータ３１の一例を示す図
である。同図において、リングオシレータ３１は、第０
位相から第７位相までの各インバータで遅延された信号
を出力することができ、発振制御信号ａが「１」のとき
に発振動作を行い、発振制御信号ａが「０」のとき偶数
位相出力が「０」、奇数位相出力が「１」となる。
【００４２】発振制御信号ａが入力するトランスファー
ゲート４１の出力には、直列に８個のインバータＩＮＶ
０〜ＩＮＶ７が接続されており、各インバータＩＮＶ０
〜ＩＮＶ７の出力には、第０位相から第７位相の信号を
出力する８個のインバータＩＮＶ０−１〜ＩＮＶ７−１
が接続されている。なお、８段目のインバータＩＮＶ７
の出力には、他のインバータと負荷を同じにするために
インバータＩＮＶ８が接続されている。
【００４３】さらに、６段目のインバータＩＮＶ５の出
力には、インバータＩＮＶ９が接続され、そのインバー
タＩＮＶ９の出力はトランスファーゲト４１の入力へ接
続されている。これにより、インバータＩＮＶ５の出力
を反転した信号がトランスファゲート４１の入力に帰還
されている。
【００４４】また、そのトランスファゲート４１の出力
には、トランジスタ４２が接続されており、発振制御信
号がローレベルのときには、そのローレベルの信号がイ
ンバータＩＮＶ１０で反転されトランジスタ４２のゲー
トに供給され、トランジスタ４２がオンする。これによ
り、インバータＩＮＶ０の入力信号としてローレベルの
信号が供給される。
【００４５】ここで、図７のリングオシレータ３１の動
作を図８のタイミング図を参照して説明する。遅延開始
信号ｂが「１」に変化し、発振制御信号ａが「１」とな
ると、０段目のインバータＩＮＶ０の出力が「１」から
「０」に変化し、さらにそのインバータＩＮＶ０の出力
がインバータＩＮＶ０−１で反転され、第０位相出力と
して「１」が出力される（図８(1) ）。なお、この第０
位相出力は、発振制御信号ａに対してｔro遅延した信号
となる。
【００４６】０段目のインバータＩＮＶ０の出力が
「１」から「０」に変化すると、次段のインバータＩＮ
Ｖ１の出力が「０」から「１」に変化し、さらにそのイ
ンバータＩＮＶ１の出力がインバータＩＮＶ１−１で反
転され、第１位相出力として「０」が出力される（同図
(2) ）。この第１位相出力は、第０位相出力に対してｔ
d1遅延した信号となる。
【００４７】以下、同様に第２位相出力は、第１位相出
力に対してｔd1遅延し、反転した位相の信号となり（同
図(3) ）、第３位相出力は第２位相出力に対してｔd1遅
延し、反転した位相の信号となり（同図(4) ）、・・・
・第７位相出力は、第６位相出力に対してｔd1遅延し、
反転した位相の信号となる。
【００４８】次に、図９は、デコーダ３２の回路ブロッ
ク図である。同図においてラッチ回路５１は、設定すべ
き遅延量のディジタル値の下位４ビットのデータＤL 0
〜ＤL 3 を、発振制御信号ａの立ち上がりに同期してラ
ッチする回路であり、ラッチした０ビット目のデータＤ
L 0 と３ビット目のデータＤL 3 を排他論理和回路５３
へ出力すると共に、０ビット目から２ビット目までのデ
ータＤL 0 〜ＤL 2 をセレクタ５２の制御端子へ出力す
る。
【００４９】排他論理和回路５３は、ラッチ回路５１か
ら出力される下位データの０ビット目のデータＤL 0 と
３ビット目のデータＤL 3 との排他論理和を取り、その
結果を反転制御信号ｃとして排他論理和回路５４へ出力
する。
【００５０】セレクタ５２で選択された信号は、排他論
理和回路５４の一方の入力端子へ出力される。この排他
論理和回路５４の他方の入力端子には、排他論理和回路
５３から出力される反転制御信号ｃが入力しており、排
他論理和回路５４は、その判定制御信号ｃに従って、セ
レクタ５２の出力信号を反転、あるいは非反転で出力す
る。
【００５１】本実施例では、インバータを直列に複数接
続してリングオシレータ３１を構成しているので、各位
相の出力は前段の位相に対して反転したものとなってい
る。そこで、デコーダ３２において、リングオシーレタ
３１の各位相の出力を反転または非反転で出力すること
で、各段の出力位相を合わせている。
【００５２】図９の排他論理和回路５４として、図１８
に示した従来の排他論理和回路を使用した場合には、入
力信号を非反転で出力する場合と反転させて出力する場
合とで、反転制御信号ｃを出力する回路から見た負荷が
異り、遅延時間が異なってしまう。
【００５３】そこで、本実施例では、入力信号を反転、
非反転のいずれで出力する場合でも遅延時間を等しくす
るために、図１０に示すように、従来反転制御信号ｃが
そのまま入力されていたトランスファゲート２３の入力
側に２個のインバータ６１、６２を直列に接続すること
で、反転制御信号ｃを出力する回路から見た負荷が等し
くなるようにした。
【００５４】これにより、入力信号を反転、あるいは非
反転で出力する場合の負荷が外部回路に依存しなくなる
ので、排他論理和回路５４の遅延時間を確定させること
ができる。この場合、トランスファゲート２３にインバ
ータが２個直列に接続されることになるので、反転、非
反転の両方の遅延時間が等しくなる。
【００５５】次に、図１１を参照して、第２の実施例の
デコーダ３２に設定される下位データＤL と、デコーダ
３２が選択する位相及び出力論理の関係を説明する。先
ず、遅延量を設定するディジタルデータの下位データＤ
L として「０」が指定された場合について説明する。こ
の場合、下位データ「０」によりセレクタ５２で第０位
相出力が選択される。このとき、排他論理和回路５３に
入力する信号ＤL 0 、ＤL 3 は、両方とも「０」である
ので、出力信号である反転制御信号ｃは「０」となる。
また、このとき第０位相出力は「１」であるので、出力
論理は非反転となり（図１１(1) ）、セレクタ５から出
力される第０位相出力である「１」がそのまま排他論理
和回路５４から出力される。
【００５６】本実施例では、発振制御信号ａが「１」と
なってから、ｔr0時間（インバータ１段分の遅延時間ｔ
d1を含む遅延時間) 経過したときリングオシレータ３１
の第０位相出力として「１」が出力されるので、下位デ
ータＤL として「０」が指定された場合には、インバー
タ１段分の遅延を含むｔr0時間遅延した第０位相出力が
そのまま（非反転で）出力される。
【００５７】次に、遅延時間を設定するための遅延設定
ディジタル値の下位データＤL として「１」が指定され
た場合について説明する。この場合、セレクタ５２で第
１位相出力が選択される。このとき排他論理和回路５３
に入力する信号は、ＤL 0 ＝１、ＤL 3 ＝０であるの
で、排他論理和回路５３の出力（反転制御信号ｂ）は
「１」となる。また、このとき第１位相出力は「０」で
あるので、出力論理は反転となり（同図(2) ）、セレク
タ５２から出力される第１位相出力が反転されて排他論
理和回路５４から出力される。
【００５８】本実施例では、第０位相出力の立ち上がり
からインバータ１段分の遅延時間ｔd1が経過したとき
に、リングオシレータ３１の第１位相出力として「０」
が出力される。従って、下位データとして「１」が指定
された場合には、発振制御信号ａに対してｔr0＋ｔd1遅
延した第１位相出力が反転されて出力される。
【００５９】また、遅延設定ディジタル値の下位データ
として「２」が指定された場合には、セレクタ５２でリ
ングオシレータ３１の第２位相出力が選択され、このと
き、排他論理和回路５３に入力する信号ＤL 0 、ＤL 3
は、両方とも「０」であるので、出力信号である反転制
御信号ｃは「０」となる。このとき、第２位相出力は
「１」であるので、出力論理は非反転となり（同図(3)
）、セレクタ５２から出力される第２位相出力の
「１」が非反転で排他論理和回路５４から出力されるれ
る。
【００６０】さらに、下位データとして「３」が指定さ
れた場合には、反転制御信号ｃは「１」、第３位相出力
は「０」であるので、出力論理は反転となり（同図
(4））、セレクタ５２から出力される第３位相出力の
「０」が反転されて排他論理和回路５４から出力され
る。
【００６１】以下同様に、リングオシレータ３１の各位
相出力が反転され、あるいは非反転で出力され、デコー
ダ３２から各段で位相のそろった信号が出力される。ま
た、図１２は、制御回路３４の一例を示す図である。同
図において、遅延開始信号ｂが「１」となると、トラン
ジスタ６１がオンし、このとき遅延信号は「０」となっ
ているので、その信号がインバータ６２で反転されてト
ランジスタ６３、６４のゲートに与えられ、トランジス
タ６３がオン、トランジスタ６４がオフとなり、インバ
ータ６５の入力が「０」となって発振制御信号ａが
「１」となる。
【００６２】発振制御信号ａが「１」となってから一定
の遅延時間が経過し遅延回路３０から遅延信号が出力さ
れると、インバータ６２の出力が「０」となり、トラン
ジスタ６４がオンしてインバータ６５の入力が「１」と
なって発振制御信号ａが「０」となる。
【００６３】このようにして、発振制御信号が「０」か
ら「１」へ、あるいは「１」から「０」へ切り換えられ
る、リングオシレータ３１の発振動作が制御される。こ
の実施例は、リングオシレータ３１の１段をインバータ
で構成したので、１段あたりの遅延時間を短くでき、遅
延回路の分解能を向上させることができる。なお、高い
分解能を必要としない場合には、第１実施例のようにイ
ンバータを２個直列に接続したバッファを用いて各位相
出力が同相となるようにしてもよい。
【００６４】次に、本発明を２種類の信号の遅延時間を
測定する遅延時間測定回路に適用した第３実施例につい
て説明する。この第３実施例では、遅延時間の測定対象
の一方の信号を測定開始信号ａとし、他方の信号を測定
終了信号ｄとしている。
【００６５】図１３において、リングオシレータ３１
は、前述した第２実施例と同一であり、リングオシレー
タ３１の各位相出力として前段の位相を反転した信号が
出力される。調整用遅延回路７１は、リングオシレータ
３１内部の遅延により、リングオシレータ３１の出力が
測定終了信号ｄに対して遅延することから、その遅延分
を補正するために測定終了信号ｄを一定時間ｔajust 分
遅延させた信号を制御回路３４及び後述ラッチ回路７
２、７３へ出力する回路である。
【００６６】ラッチ回路７２は、ロード端子に与えられ
る調整用遅延回路７１の出力信号（ロード信号）がロー
レベルのときには、入力されたデータを外部にそのまま
出力し、ロード信号がハイレベルとなったとき、入力さ
れたデータをラッチする。
【００６７】ラッチ回路７３のロード端子には、調整用
遅延回路７１の出力信号をインバータ７４で反転させた
信号が与えられており、その反転した信号がハイレベル
となったとき、ラッチ回路７２の出力データをラッチす
る。
【００６８】エンコーダ７５は、ラッチ回路７３の出力
データ、すなわちリングオシレータ３１の各位相出力を
エンコードし、各位相出力に応じた値を遅延測定ディジ
タル値Ｄ 7:0 の下位４ビットのデータＤL 3:0 として
出力する。
【００６９】カウンタ７６は、ラッチ回路７２にラッチ
されたリングオシレータ３１の第７位相出力（最上位出
力）の立ち下がりに同期して計数動作を行い、計数結果
を遅延測定ディジタル値Ｄ 7:0 の上位４ビットのデー
タＤH 3:0 として出力する。
【００７０】すなわち、カウンタ７６により、測定開始
信号ｂの立ち上がりから、調整用遅延回路７１の出力の
立ち上がりまでの遅延時間が、リングカウンタ３１の１
周期の何倍であるかが計数され、エンコーダ７５によ
り、リングカウンタ３１の何段分の遅延であるかが測定
される。そして、このカウンタ７６の出力を上位４ビッ
トのデータＤH 3:0 とし、エンコーダ７５の出力を下位
４ビットのデータＤL 3:0 として求めることで、２種類
の信号の間の遅延を、ディジタルの遅延時間として測定
することができる。しかも、遅延時間を測定するための
回路としてリングオシレータ３１を使用しているので、
測定しようとする遅延時間分の段数のインバータを設け
る必要がないので、回路構成を簡素にできる。この場
合、測定可能な最小時間はインバータ１個分の遅延時間
となる。
【００７１】次に、図１４は、第３実施例のエンコーダ
７５の入力データと出力データとの関係を示す図であ
る。リングオシレータ３１の各位相出力が、第０位相が
「Ｌ」（「０」）、第１位相出力が「Ｈ」（「１」）
で、第２位相出力以降が交互に「Ｌ」、「Ｈ」となって
いるときには、エンコーダ７５から下位４ビットのデー
タとして「０」が出力される（図１４(1) ）。
【００７２】そして、第０位相出力のみが「Ｌ」から
「Ｈ」に変化すると、下位４ビットのデータとして
「１」が出力される（同図(2) ）。さらに、インバータ
１段分の遅延時間ｔd1が経過して、第１位相出力が
「Ｈ」から「Ｌ」に変化すると、下位４ビットのデータ
として「２」が出力される（同図(3) ）。以下、同様
に、インバータ１段分の遅延時間ｔd1が経過する毎に、
次の位相出力が反転し、それに応じた４ビットのデータ
が出力される。
【００７３】ここで、図１３の遅延測定装置の動作を、
図１５のタイミング図を参照して説明する。測定開始信
号がハイレベルとなると、制御回路３４内部の遅延時間
ｔcontrol を経過した後、発振制御信号ａがハイレベル
となる。発振制御信号ａがハイレベルとなると、リング
オシレータ３１内部の遅延時間ｔr0経過した後、第０位
相出力がハイレベルとなる。
【００７４】遅延時間の測定が開始され、第７位相出力
がローレベルとなる毎にカウンタ７６の計数値がカウン
トアップまたはカウントダウンされる。そして、測定終
了信号をｔadjust分遅延させた信号がハイレベルとなる
までの時間が、測定開始信号に対する測定終了信号の遅
延時間として測定される。
【００７５】なお、測定する遅延ｔmeasure と、エンコ
ーダ７５及びカウンタ７６から出力される遅延測定ディ
ジタル値Ｄが比例するために、調整用遅延回路７１での
遅延ｔadjustが、「ｔadjust＝ｔcontol＋ｔr0−ｔd1」
の関係となるように調整用遅延回路７１の遅延を調整す
ればよい。なお、調整用遅延回路７１を使用しない場合
には、カウンタ７６への入力位相及び図１４のエンコー
ダ７５の論理表を、それに合わせて変更すればよい。
【００７６】また、図１３の遅延測定装置のラッチ回路
７２、７３の一方を省略して、図１６に示すように１段
のラッチ回路７７で構成することもできる。さらには、
エンコーダ７５の中にラッチ回路を取り込んでもよい。
【００７７】本発明は、ＬＳＩ内部の遅延回路、あるい
は遅延測定回路に限らず、それ以外の回路にも適用でき
る。
【００７８】
【発明の効果】本発明によれば、従来より少ない回路規
模で大きな遅延量を持った遅延装置を実現できる。ま
た、回路規模を大きくせずに、高い分解能の遅延装置を
実現できる。さらに、リングオシレータを用いて遅延時
間測定装置を構成することで、従来より小さいな回路規
模で、かつ遅延量をディジタル値で測定することができ
る。また、排他論理和回路のセレクタの一方の入力にイ
ンバータを複数接続することで、反転出力と、非反転出
力との遅延時間の差を無くすことができる。
【図面の簡単な説明】
【図１】第１実施例の遅延回路の回路ブロック図であ
る。
【図２】第１実施例のリングオシレータ３１の出力タイ
ミング図である。
【図３】第１実施例の下位データとデコーダ３２が選択
する位相及び出力論理との関係を示す図である。
【図４】第１実施例のデコーダ３２の出力タイミング図
である。
【図５】第２実施例の遅延回路の回路ブロック図であ
る。
【図６】第２実施例の遅延回路のタイミング図である。
【図７】第２実施例のリングオシレータ３１の一例を示
す図である。
【図８】第２実施例のリングオシレータ３１の出力タイ
ミング図である。
【図９】第２実施例のデコーダ３２の回路ブロック図で
ある。
【図１０】排他論理和回路５４の構成図である。
【図１１】第２実施例の下位データとデコーダ３２が選
択する位相及び出力論理との関係を示す図である。
【図１２】制御回路３４の構成図である。
【図１３】第３実施例の遅延測定回路の構成図である。
【図１４】第３実施例のエンコーダ７５の論理を示す図
である。
【図１５】第３実施例の遅延測定回路のタイミング図で
ある。
【図１６】第４実施例の遅延測定装置の構成図である。
【図１７】従来の遅延回路の構成図である。
【図１８】従来の排他論理和回路の構成図である。
【符号の説明】
３１ リングオシレータ ３２ デコーダ ３３、７６ カウンタ ７５ エンコーダ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】多相出力のリングオシレータと、 前記リングオシレータの出力をデコードするデコーダ
    と、 前記デコーダの出力をカウントし、カウント結果が予め
    設定された回数に達したとき遅延信号を出力するカウン
    タとを備えることを特徴とする遅延装置。
  2. 【請求項２】請求項１記載の遅延装置において、 前記デコーダは、外部から与えられる第１のディジタル
    データに従って前記リングオシレータの出力をデコード
    し、 前記カウンタは、カウント結果が外部から与えられる第
    ２のディジタルデータにより決まる回数に達したとき遅
    延信号を出力することを特徴とする遅延装置。
  3. 【請求項３】請求項１記載の遅延装置において、 前記デコーダは、外部から与えられるディジタルデータ
    の下位データに従って前記リングオシレータの出力の１
    つを選択するセレクタからなり、 前記カウンタは、前記セレクタの出力をカウントし、カ
    ウント結果が外部から与えられるディジタルデータの上
    位データにより決まる回数となったとき遅延信号を出力
    することを特徴とする遅延装置。
  4. 【請求項４】請求項３記載の遅延装置において、 前記デコーダが、前記リングオシレータの１周期以内分
    遅延した信号を出力し、 前記カウンタが、前記デコーダの出力を計数して、前記
    リングオシレータの１周期以内の遅延及び１周期の整数
    倍の遅延を有する遅延信号を出力することを特徴とする
    遅延装置。
  5. 【請求項５】請求項１記載の遅延装置において、 前記リングオシレータは、直列に接続された複数のイン
    バータからなり、該リングオシレータの１段をインバー
    タ１段により構成したことを特徴とする遅延装置。
  6. 【請求項６】請求項５記載の遅延装置において、 前記デコーダは、外部から与えられるディジタルデータ
    の下位データに対応する前記リングオシレータの出力を
    選択するセレクタと、該セレクタの出力を反転または非
    反転で出力する排他論理和回路とからなることを特徴と
    する遅延装置。
  7. 【請求項７】第１の信号と第２の信号との遅延時間を測
    定する遅延測定装置において、 前記第１の信号により発振を開始する多相出力のリング
    オシレータと、 前記第２の信号に同期して前記リングオシレータの出力
    をラッチし、ラッチした信号をエンコードするエンコー
    ダと、 前記リングオシレータの出力の１つをカウントするカウ
    ンタとを備え、 前記エンコーダの出力と前記カウンタの出力とから前記
    第１の信号と前記第２の信号との遅延時間を求めること
    を特徴とする遅延時間測定装置。
  8. 【請求項８】前記エンコーダは、前記リングオシレータ
    の出力をエンコードした結果を前記第１の信号と第２の
    信号の遅延時間の下位データとして出力し、 前記カウンタは、カウント結果を前記第１の信号と第２
    の信号の遅延時間の上位データとして出力することを特
    徴とする遅延測定装置。
  9. 【請求項９】第１の信号と第２の信号との遅延時間を測
    定する測定装置において、 前記第１の信号により発振を開始する多相出力のリング
    オシレータと、 前記第２の信号に同期して前記リングオシレータの出力
    をラッチするラッチ回路と、 前記ラッチ回路の出力をエンコードし、エンコードした
    結果を前記第１の信号と第２の信号の遅延時間の下位デ
    ータとして出力するエンコーダと、 前記ラッチ回路の出力の１つをカウントし、カウント結
    果を前記第１の信号と第２の信号の遅延時間の上位デー
    タとして出力するカウンタとを備えることを特徴とする
    遅延測定装置。
  10. 【請求項１０】請求項７、８または９記載の遅延測定装
    置において、 前記リングオシレータは、直列に接続された複数のイン
    バータからなり、該リングオシレータの１段をインバー
    タ１段で構成したことを特徴とする遅延測定装置。
  11. 【請求項１１】請求項１０記載の遅延測定装置におい
    て、 前記エンコーダは、前記リングオシレータの出力をエン
    コードして、前記第１の信号に対する前記第２の信号の
    該リングオシレータの１周期以内の遅延時間を前記下位
    データとして出力し、 前記カウンタは、前記リングオシーレタの出力をカウン
    トして、前記リングオシレータの１周期の整数倍の遅延
    時間を前記上位データとして出力することを特徴とする
    遅延測定装置。
  12. 【請求項１２】入力信号に対して遅延した信号を出力す
    る遅延装置に使用され、信号を反転または非反転で出力
    する排他論理和回路において、 信号を反転させて出力するか、それとも非反転で出力す
    るかを決める反転制御信号が奇数個のインバータを介し
    て一方の入力端子に入力し、該反転制御信号が直列に接
    続された偶数個のインバータを介して他方の入力端子に
    入力し、該２つの入力端子に入力する信号のどちらを出
    力するかを決める制御信号として前記入力信号が制御端
    子に与えられる２入力セレクタからなることを特徴とす
    る排他論理和回路。
  13. 【請求項１３】請求項１２記載の排他論理和回路におい
    て、 前記２入力セレクタは、２個のトランスファゲートから
    なり、前記反転制御信号が１個のインバータを介して第
    １のトランスファゲートの入力端子に入力し、前記反転
    制御信号が直列に接続された２個のインバータを介して
    第２のトランスファゲートの入力端子に入力し、前記入
    力信号をインバータを介して前記第１のトランスファゲ
    ートの制御端子に入力し、該入力信号を第２のトランス
    ファゲートの制御端子に入力したことを特徴とする排他
    論理和回路。
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