JPS62298215A - リング発振回路 - Google Patents
リング発振回路Info
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- JPS62298215A JPS62298215A JP61142333A JP14233386A JPS62298215A JP S62298215 A JPS62298215 A JP S62298215A JP 61142333 A JP61142333 A JP 61142333A JP 14233386 A JP14233386 A JP 14233386A JP S62298215 A JPS62298215 A JP S62298215A
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- 230000010355 oscillation Effects 0.000 title claims abstract description 28
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000012216 screening Methods 0.000 claims 1
- 208000037516 chromosome inversion disease Diseases 0.000 description 5
- 238000009412 basement excavation Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明はリング発振回路に関し、特に集積回路自身の性
能をテストするためのリング発振回路に関する。
能をテストするためのリング発振回路に関する。
一般に、集積回路の性能は、その集積回路を構成する基
本ゲートの速度によって決まる。基本ゲート１段の速度
を直接測定するのは難かしいので、速度の測定手段とじ
てリング発振器が広く用いられている。周知のように、
リング発振器はＮＡＮＬ）ゲートを環状に奇数段接続し
たもので、全てのゲート出力から同一７２１１１１期の
発掘信号が得られる。
本ゲートの速度によって決まる。基本ゲート１段の速度
を直接測定するのは難かしいので、速度の測定手段とじ
てリング発振器が広く用いられている。周知のように、
リング発振器はＮＡＮＬ）ゲートを環状に奇数段接続し
たもので、全てのゲート出力から同一７２１１１１期の
発掘信号が得られる。
ｎ（ｎは３ 、５ 、７）段のＮＡＮＤゲートからなる
リング発振器の場合、発掘信号の周期Ｔとゲート１段あ
たりの速度ｔｐａとの関係は（１）式のように与えられ
る。
リング発振器の場合、発掘信号の周期Ｔとゲート１段あ
たりの速度ｔｐａとの関係は（１）式のように与えられ
る。
ｔｐｄ＝□ ・ （ＩＪ
ｎ
従って、リング発振器の周期ｋ １ｌｌｌｌ定すること
によつて、ゲート１段あたｐの速度を算出できる。
によつて、ゲート１段あたｐの速度を算出できる。
多量の集積回路素子（以下、ＬＳＩと称す）が使用され
る論理装置等においては、要求性能を満足させるために
、同一性能のＬＳＩが必要となる◇そのため、ＬＳＩの
速度選別が行われ、その手段としてＬＳＩに内蔵させた
リング発振器が使われるのが普通である。
る論理装置等においては、要求性能を満足させるために
、同一性能のＬＳＩが必要となる◇そのため、ＬＳＩの
速度選別が行われ、その手段としてＬＳＩに内蔵させた
リング発振器が使われるのが普通である。
速度選別はリング発振器の周波数あるいは周期を前者は
カウンタで、後者はオシロスコープ等で測定し、測定値
と選別規格との大小比較をすることによって行われる。
カウンタで、後者はオシロスコープ等で測定し、測定値
と選別規格との大小比較をすることによって行われる。
上述した従来のリング発揚回路は、Ｌ、ＳＩに内蔵した
リング発掘器で速度選別を行う時、発振周波数あるいは
発揚周期の測定を行９設備と非常に多くの測定工数を要
するという問題点がある。
リング発掘器で速度選別を行う時、発振周波数あるいは
発揚周期の測定を行９設備と非常に多くの測定工数を要
するという問題点がある。
本発明の目的は、特別な設備全装せず簡単に速度選別が
できるリング発振回路を提供す乙ことにある。
できるリング発振回路を提供す乙ことにある。
本発明のリング発振回路は、少くとも奇数個の複数のＮ
ＡＮＤゲートを縦続接続して閉回路全形成し該閉回路を
形成するいずれか１個のＮＡＮ Ｄゲートから一定周期
の発振信号を出力しかつ前記閉回路を形成するいずれか
１個のＮＡＮＤゲートに発振の停止及び開始を制御する
選別信号を入力する電子回路と、前記閉回路の１段分の
遅延時間に相邑する時間前記選別信号を遅延した遅延信
号を出力する遅延回路と、前記遅延信号と前記選別信号
を入力したＮＡＮＤゲートの出力とのパルス幅を比較し
て該比較結果に応じた比較信号を出力する比較回路とを
含んで構成される。
ＡＮＤゲートを縦続接続して閉回路全形成し該閉回路を
形成するいずれか１個のＮＡＮ Ｄゲートから一定周期
の発振信号を出力しかつ前記閉回路を形成するいずれか
１個のＮＡＮＤゲートに発振の停止及び開始を制御する
選別信号を入力する電子回路と、前記閉回路の１段分の
遅延時間に相邑する時間前記選別信号を遅延した遅延信
号を出力する遅延回路と、前記遅延信号と前記選別信号
を入力したＮＡＮＤゲートの出力とのパルス幅を比較し
て該比較結果に応じた比較信号を出力する比較回路とを
含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
第１図において、１は一足周期の発振信号を出力する電
子回路で奇数個（実施例はｎ二５）のＮＡＮＤゲート１
１〜１５で構成される。２は遅延回路としてのＮＡＮＤ
ケート、３は比較回路としての排他的論理和ゲートであ
る。２２は電子回路１の発揚信号、２１は選別規格を与
える選別信号、２３は遅延信号、２４は比較信号である
。
子回路で奇数個（実施例はｎ二５）のＮＡＮＤゲート１
１〜１５で構成される。２は遅延回路としてのＮＡＮＤ
ケート、３は比較回路としての排他的論理和ゲートであ
る。２２は電子回路１の発揚信号、２１は選別規格を与
える選別信号、２３は遅延信号、２４は比較信号である
。
通常、発振信号２２の低レベル（以下、０＃と称す）及
び高レベル（以下、１″と称す）のデユーティ比はｌ：
１なので、発振周期の大小を判断するためには一方のレ
ベル、即ち、発振周期の１／２に着目すれはよい。本実
施例では、発振信号の“０”に着目することとし、その
着目信号と選別信号２１との比較によって速度選別を行
う。
び高レベル（以下、１″と称す）のデユーティ比はｌ：
１なので、発振周期の大小を判断するためには一方のレ
ベル、即ち、発振周期の１／２に着目すれはよい。本実
施例では、発振信号の“０”に着目することとし、その
着目信号と選別信号２１との比較によって速度選別を行
う。
次に、第２図及び第３図は第１図に示す実施例の動作を
説明するためのタイム図である。
説明するためのタイム図である。
以下に、第１図の実施例の動作について第２図及び第３
図を参照して説明する。なお、以下の説明では、選別信
号２１の周ル（全Ｔとし、このうち１″の期間をｒｌｌ
ｌ、”Ｑ″の期間をｌ１ｌｏ とする。
図を参照して説明する。なお、以下の説明では、選別信
号２１の周ル（全Ｔとし、このうち１″の期間をｒｌｌ
ｌ、”Ｑ″の期間をｌ１ｌｏ とする。
又、使われているＮ Ａ Ｎ Ｄゲートの１段あたシの
速度、ν１」ち、遅延時間ｄ ｔ ｐｄ ＋−４全て等
しいものとする。
速度、ν１」ち、遅延時間ｄ ｔ ｐｄ ＋−４全て等
しいものとする。
先ず、第２図に示すように、電子回路１から出力される
発振信号２２０″０″の時間（＝５ｔｐｃｊ）が、選別
信号２１の１”の時間（＝８ｔｐｄ）より小さい場合の
動作について説明する。
発振信号２２０″０″の時間（＝５ｔｐｃｊ）が、選別
信号２１の１”の時間（＝８ｔｐｄ）より小さい場合の
動作について説明する。
電子回路１のＮＡＮＤゲート１１の出力は、選別信号２
１と最終段のＮＡＮＤケート１５の出力（発振信号２２
）によって決まるが、選別信号２１が０”の時には＠１
”固定とな夛２段目以降のＮ Ａ Ｎ Ｄゲート１２〜
１５の出力も０″あるいは１″に固定され発振停止状態
となる。
１と最終段のＮＡＮＤケート１５の出力（発振信号２２
）によって決まるが、選別信号２１が０”の時には＠１
”固定とな夛２段目以降のＮ Ａ Ｎ Ｄゲート１２〜
１５の出力も０″あるいは１″に固定され発振停止状態
となる。
続いて、選別信号２１が時間ｔ０に′０”から′１″に
変化すると、ＮＡＮＤゲート１１の出力も時間１．に１
＃から０”に反転する。その結果、２段目以降のＮＡＮ
Ｄゲート１２〜１５の出力も速度ｔｐｄの整数倍の時間
経過後の時間ｔ２〜ｔ５にＯ”から１１″あるいは′°
１′からｏ”にそれぞれ反転する。
変化すると、ＮＡＮＤゲート１１の出力も時間１．に１
＃から０”に反転する。その結果、２段目以降のＮＡＮ
Ｄゲート１２〜１５の出力も速度ｔｐｄの整数倍の時間
経過後の時間ｔ２〜ｔ５にＯ”から１１″あるいは′°
１′からｏ”にそれぞれ反転する。
この時、ＮＡＮＤゲート１５の出力は選別信号２１が０
”から′″１″に変化してから５ｔｐｄ後の時間ｔｓに
１＃から′０”にな９、選別信号２１自身は５ ｔｐａ
経過後も１″ を保持していることから、ＮＡＮＤゲー
ト１１の出力は時間ｔ６にＩＩ ０１′から′１“に変
化する。上記と同様Ｋ、Ｎ Ａ Ｎ Ｄゲート１１の出
力レベルの時間ｔ６における変化は第２段目以降のＮＡ
ＮＤゲート１２〜１５に伝播し、時間ｔ７〜ｔｌＧにそ
れぞれのＮＡＮＤゲート１２〜１５の出力レベルが反転
する。
”から′″１″に変化してから５ｔｐｄ後の時間ｔｓに
１＃から′０”にな９、選別信号２１自身は５ ｔｐａ
経過後も１″ を保持していることから、ＮＡＮＤゲー
ト１１の出力は時間ｔ６にＩＩ ０１′から′１“に変
化する。上記と同様Ｋ、Ｎ Ａ Ｎ Ｄゲート１１の出
力レベルの時間ｔ６における変化は第２段目以降のＮＡ
ＮＤゲート１２〜１５に伝播し、時間ｔ７〜ｔｌＧにそ
れぞれのＮＡＮＤゲート１２〜１５の出力レベルが反転
する。
しかし、ＮＡＮＤゲート１５の出力が時間ｔ１゜に０″
から“１”に変化しても、この時点における選別信号２
１のレベルが１０″なので、ＮＡＮＤゲート１１の出力
は”１” 全保持したままである。
から“１”に変化しても、この時点における選別信号２
１のレベルが１０″なので、ＮＡＮＤゲート１１の出力
は”１” 全保持したままである。
一方、ＮＡＮＤゲート２の出力は選別信号２１をゲート
１段分だけ遅延させた遅延信号２３なので、選別信号２
１が時間 ｔｏあるいは時間ｔ８で変化すると、ｔｐｄ
経過後の時間ｔｌあるいは時間ｔ、にＮＡＮＤゲート２
の出力も変化する。
１段分だけ遅延させた遅延信号２３なので、選別信号２
１が時間 ｔｏあるいは時間ｔ８で変化すると、ｔｐｄ
経過後の時間ｔｌあるいは時間ｔ、にＮＡＮＤゲート２
の出力も変化する。
排他的論理和ゲート３はＮＡＮＤゲート２とＮＡＮＤゲ
ート１１の出力との排他的論理和をとり、両者のレベル
が一致しない時にその出力の比較信号２４がパ１′″と
なる。
ート１１の出力との排他的論理和をとり、両者のレベル
が一致しない時にその出力の比較信号２４がパ１′″と
なる。
第２図に示す場合は、時間ｔ６から１．の期間中、ＮＡ
ＮＤゲート２とＮＡＮＤゲート１１の出力レベルが一致
しないので、時間と６からｔ９の期間を排他的論理和ゲ
ート３の遅延時間分だけ遅らせた時間１．からｔｔｏの
期間比較信号２４が１″となる。時間ｔ１゜を経過する
と各ＮＡＮＤゲートの出力レベルは変化せず、この状態
は選別信号２１が次に′０”から１″に変化するまで続
く。
ＮＤゲート２とＮＡＮＤゲート１１の出力レベルが一致
しないので、時間と６からｔ９の期間を排他的論理和ゲ
ート３の遅延時間分だけ遅らせた時間１．からｔｔｏの
期間比較信号２４が１″となる。時間ｔ１゜を経過する
と各ＮＡＮＤゲートの出力レベルは変化せず、この状態
は選別信号２１が次に′０”から１″に変化するまで続
く。
次に、第３図に示すように、電子回路１から出力される
発振信号２２の０”の時間と選別信号２１の１″の時間
が等しい（＝５ｔｐｄ）場合について説明する。
発振信号２２の０”の時間と選別信号２１の１″の時間
が等しい（＝５ｔｐｄ）場合について説明する。
第３図と第２図との違いは、時間ｔ６におけるＮＡＮＤ
ゲート１１の出力反転ｃｏ ” カら’１”）時期にあ
る。第２図においては、ＮＡＮＤゲート２の出力の遅延
信号２３が“０″から１″に反転する時間ｔ９以前の時
間ｔ６にＮＡＮＤゲート１１の出力が反転しているが、
第３図では、同じ時間ｔ６に反転している。
ゲート１１の出力反転ｃｏ ” カら’１”）時期にあ
る。第２図においては、ＮＡＮＤゲート２の出力の遅延
信号２３が“０″から１″に反転する時間ｔ９以前の時
間ｔ６にＮＡＮＤゲート１１の出力が反転しているが、
第３図では、同じ時間ｔ６に反転している。
これは、ＮＡＮＤゲート１１に入力される選別信号２１
とＮＡＮＤゲート１５の出力との時間関係の差によるも
のである。即ち、第２図では時間ｔ５におけるＮＡＮＤ
ゲート１５の出力の反転が選別信号２１の反転時期の時
間 ｔ８よシ早いが、第３図では両信号の反転が同一時
間になっている。
とＮＡＮＤゲート１５の出力との時間関係の差によるも
のである。即ち、第２図では時間ｔ５におけるＮＡＮＤ
ゲート１５の出力の反転が選別信号２１の反転時期の時
間 ｔ８よシ早いが、第３図では両信号の反転が同一時
間になっている。
時間ｔ６におけるＮＡＮＤゲート１１の出力反転は２段
目以降のＮＡＮＤゲート１２〜１５に伝播するが、この
間の動作（時間ｔ７〜ｔ１゜）は上述した第２図と同様
である。
目以降のＮＡＮＤゲート１２〜１５に伝播するが、この
間の動作（時間ｔ７〜ｔ１゜）は上述した第２図と同様
である。
第３図かられかるよりに排他的論理和ゲート３の入力と
なるＮＡＮＤゲート２とＮＡＮＤゲート１１の出力は全
く同じに々るので、比較信号２牛はパ０“のままである
。
なるＮＡＮＤゲート２とＮＡＮＤゲート１１の出力は全
く同じに々るので、比較信号２牛はパ０“のままである
。
なお、電子回路１から出力される発振信号２２のレベル
＠ ＯＩＩの時間を選別信号２１のレベル” １ ”の
時間より長くした場合は、比較信号２＋は第３図に示す
ものと同様に１１０＋＋のままである。
＠ ＯＩＩの時間を選別信号２１のレベル” １ ”の
時間より長くした場合は、比較信号２＋は第３図に示す
ものと同様に１１０＋＋のままである。
これは、第３図に示す時間ｔ６におけるＮＡＮＤケート
１１の出力反転が第３図に示す時間ｔ５以前における選
別信号２１の反転によって行われるためで、詳細動作は
第３図と同様なので説明全省略する。
１１の出力反転が第３図に示す時間ｔ５以前における選
別信号２１の反転によって行われるためで、詳細動作は
第３図と同様なので説明全省略する。
以上の説明から明らか々ように、選別信号２１のレベル
“１＃の時間Ｔ１として、速度規格となる電子回路の発
振信号２２の半周期に相当する時間を設定することによ
シ、電子回路１が速度規格と等しい周期及び規格より遅
い周期で発振している時にはレベル゛０″の比較信号２
４が出力され、規格より速い周期で発振している時には
、レベル゛１＃の比較信号２４が出力される。従って比
較信号２４の出力レベルにより速度選別が可能となる。
“１＃の時間Ｔ１として、速度規格となる電子回路の発
振信号２２の半周期に相当する時間を設定することによ
シ、電子回路１が速度規格と等しい周期及び規格より遅
い周期で発振している時にはレベル゛０″の比較信号２
４が出力され、規格より速い周期で発振している時には
、レベル゛１＃の比較信号２４が出力される。従って比
較信号２４の出力レベルにより速度選別が可能となる。
以上説明したように本発明のリング発振回路は、遅延回
路と比較回路とを追加し、外部から所足周期の選別信号
を入力して発振の停止及び起動全制御することによＱ、
集８１回路の速度選別を行う場合に何ら特別な設備を必
要とせず簡単に行うことができるので、作業効率を向上
できるという効果がある。
路と比較回路とを追加し、外部から所足周期の選別信号
を入力して発振の停止及び起動全制御することによＱ、
集８１回路の速度選別を行う場合に何ら特別な設備を必
要とせず簡単に行うことができるので、作業効率を向上
できるという効果がある。
第１図は本発明の一実施例のブロック図、第２図及び第
３図は第１図に示す実施例の動作全説明するためのタイ
ム図である。 １・・電子回路、２・−ＮＡＮＤゲート、３・・排他的
論理和ゲート、１１〜１５・−Ｎ Ａ Ｎ Ｄゲート、
２１・・・選別信号、２２・・・発振信号、２３−遅延
信号、２４・・比較信号。 第２図
３図は第１図に示す実施例の動作全説明するためのタイ
ム図である。 １・・電子回路、２・−ＮＡＮＤゲート、３・・排他的
論理和ゲート、１１〜１５・−Ｎ Ａ Ｎ Ｄゲート、
２１・・・選別信号、２２・・・発振信号、２３−遅延
信号、２４・・比較信号。 第２図
Claims (1)
- 少くとも奇数個の複数のＮＡＮＤゲートを縦続接続して
閉回路を形成し該閉回路を形成するいずれか１個のＮＡ
ＮＤゲートから一定周期の発振信号を出力しかつ前記閉
回路を形成するいずれか１個のＮＡＮＤゲートに発振の
停止及び開始を制御する選別信号を入力する電子回路と
、前記閉回路の１段分の遅延時間に相当する時間前記選
別信号を遅延した遅延信号を出力する遅延回路と、前記
遅延信号と前記選別信号を入力したＮＡＮＤゲートの出
力とのパルス幅を比較して該比較結果に応じた比較信号
を出力する比較回路とを含むことを特徴とするリング発
振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142333A JPS62298215A (ja) | 1986-06-17 | 1986-06-17 | リング発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142333A JPS62298215A (ja) | 1986-06-17 | 1986-06-17 | リング発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62298215A true JPS62298215A (ja) | 1987-12-25 |
| JPH0547128B2 JPH0547128B2 (ja) | 1993-07-15 |
Family
ID=15312913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142333A Granted JPS62298215A (ja) | 1986-06-17 | 1986-06-17 | リング発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298215A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170614A (ja) * | 1988-12-22 | 1990-07-02 | Nec Corp | 発振回路 |
| JP2011193251A (ja) * | 2010-03-15 | 2011-09-29 | Olympus Corp | Ａ／ｄ変換回路 |
-
1986
- 1986-06-17 JP JP61142333A patent/JPS62298215A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170614A (ja) * | 1988-12-22 | 1990-07-02 | Nec Corp | 発振回路 |
| JP2011193251A (ja) * | 2010-03-15 | 2011-09-29 | Olympus Corp | Ａ／ｄ変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547128B2 (ja) | 1993-07-15 |
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