JPH02170614A - 発振回路 - Google Patents
発振回路Info
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- JPH02170614A JPH02170614A JP63325184A JP32518488A JPH02170614A JP H02170614 A JPH02170614 A JP H02170614A JP 63325184 A JP63325184 A JP 63325184A JP 32518488 A JP32518488 A JP 32518488A JP H02170614 A JPH02170614 A JP H02170614A
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- 238000010586 diagram Methods 0.000 description 14
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は発振回路に関する。
（従来の技術〕
従来、この種の発振回路は、相補型論理回路技術を用い
る場合には、否定論理ゲートとその出力に接続される遅
延回路と前記遅延回路が入力に接続される否定論理ゲー
トを単位遅延回路とし、前記単位遅延回路を偶数個直列
に接続し、その偶数個直列接続した単位遅延回路の出力
を２入力の否定論理積ゲートの一方へ入力し、前記否定
論理積ゲートの出力を、前記偶数個の直列接続した単位
遅延回路の入力へ接続しリング型の回路とし、前記の２
入力の論理積ゲートの残りの入力により、この発振回路
の動作を制御するような接続になっていた。 第５図は単位遅延回路の一例の回路図であり、第６図は
単位遅延回路を４個用いて構成された発振回路の回路図
、第７図は第６図の回路の動作波形図である。 第５図の単位遅延回路は、否定論理ゲート５０１、遅延
回路としては抵抗５０２と容５１５０３ 、そして否定
論理ゲート５０４により構成され、５０５が入力、５０
６が出力である。これを４個直列に接続し、２入力の否
定論理積ゲート６０２を介してリング型に接続したのが
、第６図である。６０１は第５図に示した単位遅延回路
であり、６０３は外部入力で、これが“Ｈ”状態のとき
この発振回路は動作し、“し”状態のとき停止する。外
部入力６０３が“Ｌ“状態の時、節点６０４はＨ”状態
、節点６０５．６０６．６０７．６０８は共に“Ｈ′状
態である。外部入力６０３が“Ｈ“状態になると、否定
論理積ゲート６０２の出力６０４はＨ”状態からＬ”状
態へτ。ｒだけの時間で変化する。次に節点６０５は、
第５図に示した抵抗と容量の遅延によって生じるτ「だ
けの時間後“Ｈ”状態から“し”状態へ変化する。同様
に節点６０６．６０７．６０８もτ、だけの時間遅れて
“Ｈ”状態から“Ｌ”状態へ変化する。したがって、否
定論理積ゲート６０２の入力が変化してτ。、＋４で、
後の時、その変化が否定論理積ゲート６０２の入力にも
どってくるようになっている。外部入力６０３が”Ｈ″
′状態であるから、節点６０８が変化してで。、後、節
点６０４は“Ｌ”状態から“Ｈ”状態へ変化する。この
変化を受けて、節点６０５は、τ、の時間だけ遅れて“
Ｌ”状態から“Ｈ”状態へ変化し、同様に節点６０６、
６０７．６０８もて、たけ遅わて変化する。したがって
、否定論理積ゲート６０２の入力が変化して、τｏ１＋
４τ、後のとき、その変化が否定論理積ゲート６０２の
入力にもどってくるようになっている。この結果、発振
回路の出力６１０は、τ。ｆ＋４τＣだけの間“Ｈ”状
態を出力し、次のτ。１＋４τ、だけの間“Ｌ”状態を
出力するという動作を繰り返す。 第７図に節点６０４．６０５．６０７．６０８．６１０
の波形を示す。 一般に遅延時間τ１．τ、に比べて否定論理積ゲートの
変化時間で。１．τ０「は小さいので発振回路の周期は
４（τ、十τｆ）となる。たとえば、１１ｆ記否定論理
ゲート等に、相補型金属酸化膜シリコン半導体装置（以
下ＮＭＯＳ半導体装置と記す）を用いる場合には、Ｐチ
ャネル金属酸化膜シリコン半導体装置（以下ＮＭＯＳ半
導体装置と記す）とＮチャネル金属酸化膜シリコン半導
体装置（以下ＮＭＯＳ半導体装置と記す）の製造上のば
らつきにより、否定論理ゲート５０１．５０４の特性が
変化して、一般にて、とτｔとは異なってしまう。した
がワて発振回路の発振周期のうち、出力が“Ｈ”状態の
期間と出力が“Ｌ″状態期間とは等しくない。 ＣＭＯ３半導体装置を用いる場合には、τ０゜τ。「は
共に１〜２ナノ秒程度にはできるので、τ１．τ、が２
０ナノ秒としても、τ、ｒ（４τ１゜τａｔ＜４τｆと
いうことは可能である。 （発明が解決しようとする。Ｉｎ） 上述した従来の発揚回路は、発振回路の出力が“し”状
態である時間が遅延回路の出力の遅れ時間で、で決まり
、出力が“Ｈ”状態である時間が遅延回路の出力の遅れ
時間で、で決まるようになっているので、製造ばらつき
、使用電圧、使用温度等により、発振回路の出力が“し
”状態である時間と“Ｈ“状態である時間が異なるとい
う欠点を有していた。 （課題を解決するための手段） 本発明の発振回路は、 入力に対して出力の位相が反転するように構成されてい
る単位遅延回路が偶数個直列に接続され、該直列接続さ
れた回路の出力端が１入力以上の入力を有する否定論理
ゲートの入力端に接続され、前記否定論理ゲートの出力
端が、前記偶数個直列接続した単位遅延回路の入力端に
接続されている。
る場合には、否定論理ゲートとその出力に接続される遅
延回路と前記遅延回路が入力に接続される否定論理ゲー
トを単位遅延回路とし、前記単位遅延回路を偶数個直列
に接続し、その偶数個直列接続した単位遅延回路の出力
を２入力の否定論理積ゲートの一方へ入力し、前記否定
論理積ゲートの出力を、前記偶数個の直列接続した単位
遅延回路の入力へ接続しリング型の回路とし、前記の２
入力の論理積ゲートの残りの入力により、この発振回路
の動作を制御するような接続になっていた。 第５図は単位遅延回路の一例の回路図であり、第６図は
単位遅延回路を４個用いて構成された発振回路の回路図
、第７図は第６図の回路の動作波形図である。 第５図の単位遅延回路は、否定論理ゲート５０１、遅延
回路としては抵抗５０２と容５１５０３ 、そして否定
論理ゲート５０４により構成され、５０５が入力、５０
６が出力である。これを４個直列に接続し、２入力の否
定論理積ゲート６０２を介してリング型に接続したのが
、第６図である。６０１は第５図に示した単位遅延回路
であり、６０３は外部入力で、これが“Ｈ”状態のとき
この発振回路は動作し、“し”状態のとき停止する。外
部入力６０３が“Ｌ“状態の時、節点６０４はＨ”状態
、節点６０５．６０６．６０７．６０８は共に“Ｈ′状
態である。外部入力６０３が“Ｈ“状態になると、否定
論理積ゲート６０２の出力６０４はＨ”状態からＬ”状
態へτ。ｒだけの時間で変化する。次に節点６０５は、
第５図に示した抵抗と容量の遅延によって生じるτ「だ
けの時間後“Ｈ”状態から“し”状態へ変化する。同様
に節点６０６．６０７．６０８もτ、だけの時間遅れて
“Ｈ”状態から“Ｌ”状態へ変化する。したがって、否
定論理積ゲート６０２の入力が変化してτ。、＋４で、
後の時、その変化が否定論理積ゲート６０２の入力にも
どってくるようになっている。外部入力６０３が”Ｈ″
′状態であるから、節点６０８が変化してで。、後、節
点６０４は“Ｌ”状態から“Ｈ”状態へ変化する。この
変化を受けて、節点６０５は、τ、の時間だけ遅れて“
Ｌ”状態から“Ｈ”状態へ変化し、同様に節点６０６、
６０７．６０８もて、たけ遅わて変化する。したがって
、否定論理積ゲート６０２の入力が変化して、τｏ１＋
４τ、後のとき、その変化が否定論理積ゲート６０２の
入力にもどってくるようになっている。この結果、発振
回路の出力６１０は、τ。ｆ＋４τＣだけの間“Ｈ”状
態を出力し、次のτ。１＋４τ、だけの間“Ｌ”状態を
出力するという動作を繰り返す。 第７図に節点６０４．６０５．６０７．６０８．６１０
の波形を示す。 一般に遅延時間τ１．τ、に比べて否定論理積ゲートの
変化時間で。１．τ０「は小さいので発振回路の周期は
４（τ、十τｆ）となる。たとえば、１１ｆ記否定論理
ゲート等に、相補型金属酸化膜シリコン半導体装置（以
下ＮＭＯＳ半導体装置と記す）を用いる場合には、Ｐチ
ャネル金属酸化膜シリコン半導体装置（以下ＮＭＯＳ半
導体装置と記す）とＮチャネル金属酸化膜シリコン半導
体装置（以下ＮＭＯＳ半導体装置と記す）の製造上のば
らつきにより、否定論理ゲート５０１．５０４の特性が
変化して、一般にて、とτｔとは異なってしまう。した
がワて発振回路の発振周期のうち、出力が“Ｈ”状態の
期間と出力が“Ｌ″状態期間とは等しくない。 ＣＭＯ３半導体装置を用いる場合には、τ０゜τ。「は
共に１〜２ナノ秒程度にはできるので、τ１．τ、が２
０ナノ秒としても、τ、ｒ（４τ１゜τａｔ＜４τｆと
いうことは可能である。 （発明が解決しようとする。Ｉｎ） 上述した従来の発揚回路は、発振回路の出力が“し”状
態である時間が遅延回路の出力の遅れ時間で、で決まり
、出力が“Ｈ”状態である時間が遅延回路の出力の遅れ
時間で、で決まるようになっているので、製造ばらつき
、使用電圧、使用温度等により、発振回路の出力が“し
”状態である時間と“Ｈ“状態である時間が異なるとい
う欠点を有していた。 （課題を解決するための手段） 本発明の発振回路は、 入力に対して出力の位相が反転するように構成されてい
る単位遅延回路が偶数個直列に接続され、該直列接続さ
れた回路の出力端が１入力以上の入力を有する否定論理
ゲートの入力端に接続され、前記否定論理ゲートの出力
端が、前記偶数個直列接続した単位遅延回路の入力端に
接続されている。
本発明の発振回路の発振周期は、実質的に４（τ１十で
ｆ）となり、２（τ、十τ、）時間の“Ｈ”状態と２（
τ、＋τｆ）時間の”Ｌ”状態とがくり返し現われる。 製造ばらつき等によりて、とτｆとが異なる値となって
も、これらの和は等しいために、常にデユーティを等し
くできる。 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明の遅延回路の〜実施例の回路図であり、
第２図は単位遅延回路の回路図である。 まず、第２図を用いて単位遅延回路について説明する。 ＣＭＯＳ否定論理ゲート１０１の出力端には、イオン注
入により形成した抵抗１０２を介してＭＯ３型容量＋０
３が接続され、さらにＣＭＯＳ否定論理ゲート１０４．
１０７と接続されている。１０５はこの遅延回路の入力
であり、１０６はこの遅延回路の出力である。第２図の
遅延回路を直列に４個接続してＣＭＯ３否定論理禎ゲー
トを介してリング形に接続したものが、第１図である。 ２０３は外部制御信号、２１０は発振回路の出力である
。２０１は第２図の遅延回路である。 第３図は、第１図に示した回路が動作している時の、節
点２０３．２０４．２０５．２０６．２０７．２０８．
２１０の波形を示したものである。 次に、回路の動作について説明する。２０３は“Ｌ”状
態とする。節点２０４．２０６．２０８は“Ｈ”状態で
あり、節点２０５．２０７は”Ｌ“状態である。 ２０３が“し”状態から“Ｈ“状態とする。この後τ。 ｆの時間の後、節点２０４は”Ｌ”状態になり、その後
で１時間の後に節点２０５は“Ｌ”状態から“Ｈ“状態
になり、その後１１時間の後に節点２０６は″Ｈ″状態
から“Ｌ“状態になり、その後で、時間の後に節点２０
７は“Ｌ”状態から“Ｈ”状態になり、その後で「時間
の後に節点２０８は“Ｈ”状態から“Ｌ”状態となり、
その後τ０７時間の後に節点２０４が“Ｌ”状態から“
Ｈ“状態になるという様に同じ様な変化がくり返される
。 −上記の様なくり返しの結果、出力２１０にはτ。ｆ＋
２（τ、＋τｆ）時間の“Ｈ“状態とτｏ、＋２くτ、
＋τｒ）時間の°Ｌ”状態がくり返し現われる。τ１．
τｆが遅延回路による遅れ時間であり、τＯｒ＋ でｏ
ｒが２入力の否定論理ゲートの遅延時間であるので、一
般にτＯＦ＋ τｏｒ＜τ１．τｆとなるので、実質的
に発振周期は４（τ、＋でｒ）となり、τ、≠τｆであ
るにもかかわらず、発振回路の出力２１０には、２（τ
、＋τｆ）時間の“Ｈ”状態と２（τ、十τｆ）時間の
“し”状態がくり返し現われることになり、デユーティ
の等しい発振回路が得られる。 第４図は単位遅延回路の他の例を示す回路図である。 ３０１、３０４はＣＭＯ３否定論理ゲートであり、３０
３は容量である。ＣＭＯＳ否定論理ゲート３０２は、抵
抗として用いられている。そのためにはＰＭＯＳ半導体
装置３０７．ＮＭＯ３半導体装置３０８は共にチャネル
幅Ｗ、チャネル長りとする時、Ｗ／Ｌを十分に小さくと
ることが必要である。 Ｗ／Ｌを小さくとることにより電流が流れにくくなり、
等価的に抵抗と同様の働きをする。 第４図の回路を第２図の２０１へ対応させることにより
、３０７の等価抵抗をＲ，、３０９の等価抵抗をＲＨと
するとき、製造上のばらつきによりＲＨ≠ＲＰであるに
もかかわらず、発振回路の出力の“Ｈ”状態と“Ｌ”状
態の時間が等しくなるように動作する。この動作の説明
は実施例１と同じなので省略する。 第１の実施例においては、製造工程でイオン注入抵抗の
１程がある場合の実施例、第２の実施例では、イオン注
入抵抗の工程がない場合の実施例を示した。第１図の２
入力の否定論理積ゲート２０２は、外部制御信号の位相
を反転させることにより、２入力の否定論理和ゲートに
変更することは可能であり、また２本以上の外部制御信
号がある場合には多入力の論理ゲートにすることも可能
であり、単に否定論理ゲートでも可能である。 また上記の例では、共に０ＭＯ５型論理ゲートを用いる
場合について説明したが、Ｐチャネル型エンハンスメン
ト／ディブリーシジン論理ゲート又はＮチャネル型エン
ハンスメント／ディブリーシジン論理ゲートを用いた場
合にも適用できる。 以上説明したように、本発明の発振回路は製造上のばら
つき、遅延回路に用いる抵抗のバイアスによる変化等が
あっても、又使用温度、使用電源電圧が異っても、出力
が“Ｈ”状態である期間と出力が“Ｌ”状態である期間
を等しくすることが可能である。 Ｌ記説明したような発振回路の発振周波数は、数４１２
程度まで使用可能である。 （発明の効果） 以上説明したように本発明は、入力に対して出力の位相
が反転するように構成されている単位遅延回路を直列に
偶数個接続したものを否定論理ゲートを介してリング形
に接続することにより、発振回路の発振周期のうち、出
力が“Ｈ”状態である期間と出力が“し”状態である期
間を等しくすることが可能であるという効果がある。
ｆ）となり、２（τ、十τ、）時間の“Ｈ”状態と２（
τ、＋τｆ）時間の”Ｌ”状態とがくり返し現われる。 製造ばらつき等によりて、とτｆとが異なる値となって
も、これらの和は等しいために、常にデユーティを等し
くできる。 〔実施例〕 次に、本発明の実施例について図面を参照して説明する
。 第１図は本発明の遅延回路の〜実施例の回路図であり、
第２図は単位遅延回路の回路図である。 まず、第２図を用いて単位遅延回路について説明する。 ＣＭＯＳ否定論理ゲート１０１の出力端には、イオン注
入により形成した抵抗１０２を介してＭＯ３型容量＋０
３が接続され、さらにＣＭＯＳ否定論理ゲート１０４．
１０７と接続されている。１０５はこの遅延回路の入力
であり、１０６はこの遅延回路の出力である。第２図の
遅延回路を直列に４個接続してＣＭＯ３否定論理禎ゲー
トを介してリング形に接続したものが、第１図である。 ２０３は外部制御信号、２１０は発振回路の出力である
。２０１は第２図の遅延回路である。 第３図は、第１図に示した回路が動作している時の、節
点２０３．２０４．２０５．２０６．２０７．２０８．
２１０の波形を示したものである。 次に、回路の動作について説明する。２０３は“Ｌ”状
態とする。節点２０４．２０６．２０８は“Ｈ”状態で
あり、節点２０５．２０７は”Ｌ“状態である。 ２０３が“し”状態から“Ｈ“状態とする。この後τ。 ｆの時間の後、節点２０４は”Ｌ”状態になり、その後
で１時間の後に節点２０５は“Ｌ”状態から“Ｈ“状態
になり、その後１１時間の後に節点２０６は″Ｈ″状態
から“Ｌ“状態になり、その後で、時間の後に節点２０
７は“Ｌ”状態から“Ｈ”状態になり、その後で「時間
の後に節点２０８は“Ｈ”状態から“Ｌ”状態となり、
その後τ０７時間の後に節点２０４が“Ｌ”状態から“
Ｈ“状態になるという様に同じ様な変化がくり返される
。 −上記の様なくり返しの結果、出力２１０にはτ。ｆ＋
２（τ、＋τｆ）時間の“Ｈ“状態とτｏ、＋２くτ、
＋τｒ）時間の°Ｌ”状態がくり返し現われる。τ１．
τｆが遅延回路による遅れ時間であり、τＯｒ＋ でｏ
ｒが２入力の否定論理ゲートの遅延時間であるので、一
般にτＯＦ＋ τｏｒ＜τ１．τｆとなるので、実質的
に発振周期は４（τ、＋でｒ）となり、τ、≠τｆであ
るにもかかわらず、発振回路の出力２１０には、２（τ
、＋τｆ）時間の“Ｈ”状態と２（τ、十τｆ）時間の
“し”状態がくり返し現われることになり、デユーティ
の等しい発振回路が得られる。 第４図は単位遅延回路の他の例を示す回路図である。 ３０１、３０４はＣＭＯ３否定論理ゲートであり、３０
３は容量である。ＣＭＯＳ否定論理ゲート３０２は、抵
抗として用いられている。そのためにはＰＭＯＳ半導体
装置３０７．ＮＭＯ３半導体装置３０８は共にチャネル
幅Ｗ、チャネル長りとする時、Ｗ／Ｌを十分に小さくと
ることが必要である。 Ｗ／Ｌを小さくとることにより電流が流れにくくなり、
等価的に抵抗と同様の働きをする。 第４図の回路を第２図の２０１へ対応させることにより
、３０７の等価抵抗をＲ，、３０９の等価抵抗をＲＨと
するとき、製造上のばらつきによりＲＨ≠ＲＰであるに
もかかわらず、発振回路の出力の“Ｈ”状態と“Ｌ”状
態の時間が等しくなるように動作する。この動作の説明
は実施例１と同じなので省略する。 第１の実施例においては、製造工程でイオン注入抵抗の
１程がある場合の実施例、第２の実施例では、イオン注
入抵抗の工程がない場合の実施例を示した。第１図の２
入力の否定論理積ゲート２０２は、外部制御信号の位相
を反転させることにより、２入力の否定論理和ゲートに
変更することは可能であり、また２本以上の外部制御信
号がある場合には多入力の論理ゲートにすることも可能
であり、単に否定論理ゲートでも可能である。 また上記の例では、共に０ＭＯ５型論理ゲートを用いる
場合について説明したが、Ｐチャネル型エンハンスメン
ト／ディブリーシジン論理ゲート又はＮチャネル型エン
ハンスメント／ディブリーシジン論理ゲートを用いた場
合にも適用できる。 以上説明したように、本発明の発振回路は製造上のばら
つき、遅延回路に用いる抵抗のバイアスによる変化等が
あっても、又使用温度、使用電源電圧が異っても、出力
が“Ｈ”状態である期間と出力が“Ｌ”状態である期間
を等しくすることが可能である。 Ｌ記説明したような発振回路の発振周波数は、数４１２
程度まで使用可能である。 （発明の効果） 以上説明したように本発明は、入力に対して出力の位相
が反転するように構成されている単位遅延回路を直列に
偶数個接続したものを否定論理ゲートを介してリング形
に接続することにより、発振回路の発振周期のうち、出
力が“Ｈ”状態である期間と出力が“し”状態である期
間を等しくすることが可能であるという効果がある。
第１図は本発明の遅延回路の第１の実施例の回路図、第
２図は単位遅延回路の一例の回路図、第３図は第１図の
回路の動作波形図、第４図は単位遅延回路の他の例を示
す回路図、第５図は従来の単位遅延回路の一例の回路図
、第６図は従来の遅延回路の一例の回路図、第７図は第
６図の回路の動作波形図である。 １０１、１０４．１０７．２０９−一否定論理ゲート。 １０２−・・抵抗、 １０３−容量、 ２０１−・・単位遅延回路、 ２０２−否定論理積ゲート。 ２０３−・外部制御信号。
２図は単位遅延回路の一例の回路図、第３図は第１図の
回路の動作波形図、第４図は単位遅延回路の他の例を示
す回路図、第５図は従来の単位遅延回路の一例の回路図
、第６図は従来の遅延回路の一例の回路図、第７図は第
６図の回路の動作波形図である。 １０１、１０４．１０７．２０９−一否定論理ゲート。 １０２−・・抵抗、 １０３−容量、 ２０１−・・単位遅延回路、 ２０２−否定論理積ゲート。 ２０３−・外部制御信号。
Claims (1)
- １、入力に対して出力の位相が反転するように構成され
ている単位遅延回路が偶数個直列に接続され、該直列接
続された回路の出力端が１入力以上の入力を有する否定
論理ゲートの入力端に接続され、前記否定論理ゲートの
出力端が、前記偶数個直列接続した単位遅延回路の入力
端に接続されている発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325184A JP2861009B2 (ja) | 1988-12-22 | 1988-12-22 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63325184A JP2861009B2 (ja) | 1988-12-22 | 1988-12-22 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02170614A true JPH02170614A (ja) | 1990-07-02 |
| JP2861009B2 JP2861009B2 (ja) | 1999-02-24 |
Family
ID=18173945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63325184A Expired - Fee Related JP2861009B2 (ja) | 1988-12-22 | 1988-12-22 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861009B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298215A (ja) * | 1986-06-17 | 1987-12-25 | Nec Corp | リング発振回路 |
-
1988
- 1988-12-22 JP JP63325184A patent/JP2861009B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298215A (ja) * | 1986-06-17 | 1987-12-25 | Nec Corp | リング発振回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2861009B2 (ja) | 1999-02-24 |
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