JPH0322730B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、MIS集積回路における遅延回路に
関し、特に、相補型MIS集積回路（CMOS回路）
に適した遅延回路に関する。

例えば、IC製造工程中に使用するマスクにデ
ータを書き込んで記憶の固定が行なわれるマスク
ROM（リード・オンリ・メモリ）においては、
第１図に示すように、制御回路１から出力バツフ
ア２に対して適当な制御信号を供給する。これに
よつて、メモリ・セル・アレイ３内から続み出さ
れたデータを出力バツフア２内にラツチさせるよ
うにされている。

つまり、ROMに供給されるアドレス信号A₀〜
A_oをデコーダ４によつてデコードして、所望の
メモリ・セルをメモリ・セル・アレイ３の中から
選択してデータを続み出す。この場合、アドレス
が指定されてからデータが出てくるまでに、ある
時間だけ遅延が生じる。そのため、この遅延時間
をやり過ごしてから、出力バツフア２内のラツチ
回路にメモリ・セルから続み出されたデータをラ
ツチさせる必要がある。従つて、制御回路１はチ
ツプイネーブル信号を適当に遅延して、出力
バツフア２の動作タイミングを作り出してやらな
ければならなかつた。

この発明は、このようなマスクROMの制御回
路に特に適した遅延回路を提供することを目的と
する。

以下図面に基づいてこの発明を説明する。

第２図は、一例として、マスクROMの制御回
路に適した遅延回路を含むパルス発生回路を示
す。

時定数回路を構成する第１の遅延抵抗R₁は、
チツプイネーブル信号と逆相信号CEによつて
それぞれ、オン，オフされるスイツチ
MISFETQ₁とQ₂の間に直列接続されている。こ
のスイツチMISFETQ₁およびQ₂は、特に制限さ
れないが、ともにｎチヤンネル型に形成されてい
る。そして、MISFETQ₁のドレインはグランド
ライン（0V）に、またMISFETQ₂のソースは電
源電圧−V_ssに接続されている。

上記スイツチMISFETQ₁のソースと遅延回路
R₁との接続ノードN₁には、第１の遅延容量C₁が
グランドとの間に接続されている。さらに、この
遅延容量C₁と並列に、第２の遅延容量C₂が抵抗
R₂を介して接続されている。

この第２の遅延容量C₂と遅延抵抗R₂との接続
ノードN₂と、グランドラインとの間には、チツ
プイネーブル信号CEによつてオン，オフされる
スイツチMISFETQ₃が接続されている。

そして、上記遅延抵抗R₁，R₂および遅延容量
C₁，C₂からなる時定数回路の出力ノードN₂の電
位は、ｐチヤンネル型MISFETQ₄のゲート電極
に供給されるようにされている。この
MISFETQ₄は、グランドラインに接続された
MISFETQ₄と、電源電圧−V_ssに接続された
MISFETQ₆との間に、直列に接続されており、
MISFETQ₄，Q₅，Q₆によつて一種の波形成形回
路が構成されている。上記MISFETQ₅は
MISFETQ₄と同一の導電型すなわちｐチヤンネ
ル型に、また、上記MISFETQ₆はMISFETQ₄と
逆の導電型すなわちｎチヤンネル型に形成されて
いる。そして、MISFETQ₅とQ₆のゲートにはそ
れぞれチツプイネーブル信号が印加されて、
この信号によつて相補的にオン，オフされるよう
にされている。

上記波形成形回路の出力ノードすなわち
MISFETQ₄とQ₆との接続ノードN₃の電位は、グ
ランドラインと電源電圧−V_ssとの間であり、
CMOSインバータを構成するMISFETQ₇とQ₈の
ゲートに供給されている。

さらに、上記MISFETQ₇とQ₈とからなるイン
バータの出力ノードN₄には、第３の遅延回路R₃
の一端が接続され、この遅延抵抗R₃とグランド
との間には、第３の遅延容量C₃が接続されてい
る。上記遅延抵抗R₃と遅延容量C₃との接続ノー
ドN₅の電位は、ｐチヤンネル型MISFETQ₉のゲ
ート電極に供給されるようにされている。

上記MISFETQ₉は、グランドラインに接続さ
れたｐチヤンネル型MISFETQ₁₀と、電源電圧−
V_ssに接続されたｎチヤンネル型MISFETQ₁₁と
の間に、直列に接続されている。MISFETQ₁₀と
Q₁₁のゲートには、チツプイネーブル信号が印
加され、相補的にオン，オフされる。つまり、こ
れらのMISFETQ₉〜Q₁₁によつて、前記
MISFETQ₄〜Q₆からなる波形成形回路と同様の
第２の波形成形回路が構成されている。

さらに、この第２の波形成形回路の出力ノード
N₆の電位は、グランドラインと電源電圧−V_ssと
の間にあり、第のCMOSインバータを構成する
MISFETQ₁₂とQ₁₃のゲートに供給されるように
されている。

そして、この第２のCMOSインバータの出力
ノードN₇の電位は、前記第１の波形成形回路の
出力ノードN₃の電位と、チツプイネーブル信号
CEとともに、NAND回路５に入力されている。

次に、上記回路の動作を、第３図のタイミング
チヤートを用いて説明する。

初めに、チツプイネーブル信号がハイレベ
ル、CEがロウレベルの状態を考える。このとき、
スイツチMISFETQ₁はオン、またはMISFETQ₂
はオフされるため、ノードN₁はハイレベル（グ
ランドレベル）にされている。また、チツプイネ
ーブル信号CEのロウレベルによつて、
MISFETQ₃はオンされて、ノードN₂もハイレベ
ルにされている。さらに、２つの波形成形回路に
おいては、それぞれチツプイネーブル信号に
よつて、MISFETQ₅とQ₁₀とがオフされ、かつ
MISFETQ₆とQ₁₁とがオンされている。従つて、
ノードN₃とノードN₆は初めにロウレベル（−
V_ss）にされている。これによつて、NAND回路
５の出力はハイレベルにされている。

次に、チツプイネーブル信号がハイからロ
ウに、また、CEがロウからハイに変化すると、
スイツチMISFETQ₁がオフ、Q₂がオンされて、
遅延容量C₁が抵抗R₁を介して、C₁とR₁との時定
数によつて決定される速度で、−V_ssに向かつてデ
イスチヤージされる。また、チツプイネーブル信
号CEによつて、MISFETQ₃がオフされるため、
第２の遅延容量C₂が、抵抗R₁とR₂を介して−V_ss
に向かつてデイスチヤージされる。これによつ
て、ノードN₂の電位は、C₁，C₂およびR₁，R₂の
時定数によつて定まる速度で、第３図のごとく、
ノードN₁よりもゆつくりと−V_ssに向かつて降下
して行く。

そして、ノードN₂の電位がMISFETQ₄のしき
い値電圧よりも低くなると、MISFETQ₄がオン
される。しかして、このとき既に、チツプイネー
ブル信号のハイレベルによつて、MISFETQ₅
がオンされ、Q₆がオフされている。そのため、
上記MISFETQ₄がオンされると、ノードN₃の電
位は速やかにハイレベルにされる。このとき、
MISFETQ₅，Q₄，Q₆に貫通電流が流されること
はない。

つまり、MISFETQ₄〜Q₆からなる波形成形回
路が、仮に、CMOSインバータで構成されてい
る場合には、CMOSインバータの論理しきい値
電圧（ほぼ−V_ss／２）の近傍で、入力電圧の遷
移時に貫通電流が流される。そのため、入力電圧
たるノードN₂の電位が、第３図のごとく、ゆつ
くりと降下されると、それだけ貫通電流も多くさ
れてしまう。

これに対し、本実施例の回路では、波形成形回
路が、MISFETQ₄，Q₅，Q₆によつて構成されて
いるので、時定数回路の出力（N₂の電位）を受
けるMISFETQ₄と素子しきい値電圧によつて波
形成形が行なわれるようになる。そのため、出力
が変化するときに、MISFETQ₄〜Q₆に流される
貫通電流が減少される。

次に、この波形成形回路の出力ノードN₃の電
位は、CMOSインバータを構成するMISFETQ₇
とQ₈のゲートに供給される。すると、ノードN₄
に電位はハイレベルからロウレベルに向かつて変
化させられる。その結果、抵抗R₃を介して第３
の遅延容量C₃がデイスチヤージされ、ノードN₅
の電位がR₃とC₃の時定数によつて定まる速度で、
ゆつくりと−V_ssに向かつて降下される。

そして、ノードN₅の電位が、第２の波形成形
回路を構成するMISFETQ₉のしきい値電圧より
も下がるとMISFETQ₉がオンされる。このとき、
チツプイネーブル信号によつて既に、
MISFETQ₁₀がオンされ、Q₁₁がオフされている。
そのため、MISFETQ₉がノードN₅の電位によつ
てオンされると、ノードN₆電位がロウレベルか
らハイレベルに変化させられる。この場合にも、
前記第１の波形成形回路（Q₄〜Q₆）と同様に、
MISFETQ₉の素子しきい値電圧によつて波形成
形が行なわれるため、MISFETQ₁₀，Q₉，Q₁₁に
流される貫通電流が減少される。

上記第２の波形成形回路のノードN₆の電位は、
第２のCMOSインバータ（Q₁₂，Q₁₃）に供給さ
れる。その結果、出力ノードN₇の電位はハイレ
ベルからロウレベルに変化させられる。

上記第２のCMOSインバータ（Q₁₂，Q₁₃）の
出力ノードN₇の電位は、ノードN₆の電位によつ
てロウレベルに変化される前は、ずつとハイレベ
ルである。そのため、前記第１の波形成形回路
（Q₄〜Q₆）の出力ノードN₃の電位がロウレベル
からハイレベルに変化された時点において、
NAND回路５の３つの入力（N₇，N₃，CE）が
すべてハイレベルになつて、出力φ_putが第３図の
ごとく、ノードN₃の電位の立がりに同期してロ
ウレベルに変化させられている。

従つて、NAND回路５の出力は、ノードN₇の
電位がハイレベルからロウレベルに変化されるの
に同期してロウレベルからハイレベルに変化させ
られる。つまり、この実施例においては、チツプ
イネーブル信号の立下がりから、第１の時定
数回路（R₁，R₂，C₁，C₂）によつて決まる遅延
時間t_d後に、第２の時定数回路（R₃，C₃）によつ
て決まるパルス幅γを有するワンシヨツトパルス
が、NAND回路５から出力される。

なお、前記実施例では、時定数回路の出力
（N₃およびN₆の電位）を受けるMISFETQ₄およ
びQ₉が、それぞれMISFETQ₅，Q₁₀のドレインと
ノードN₃，N₆の間に接続されている。しかし、
このMISFETQ₄とQ₉は、それぞれMISFETQ₅と
Q₁₀のソースとグランドラインとの間に接続させ
ることも可可能である。

以上説明したごとくこの発明は、時定数回路の
出力を受けるCMOS構成の波形成形回路が、回
路を構成するMISFETの有する素子しきい値電
圧によつて動作されて波形成形を行なうようにさ
れている。そのため、時定数回路の出力がゆつく
りと変化しても、この出力を受ける波形成形回路
に貫通電流が流されなくなる。その結果、遅延回
路全体の消費電力が減少され、CMOS回路の特
徴とするロウパワー特性を充分に活かすことがで
きるようになる。

従つて、この発明は、特にCMOSマスクROM
のような装置に適用された場合に、その効果が大
きい。

【図面の簡単な説明】

第１図は本発明に係る遅延回路が適用されるマ
スクROMの構成を示すブロツク図、第２図は本
発明に係る遅延回路を含むパルス発生回路の一例
を示す回路図、第３図はそのタイミングチヤート
である。 ，CE…チツプイネーブル信号、A₀〜A_o…
アドレス信号、D_put…メモリデータ出力、Q₁〜
Q₁₃…MISFET、Ｒ，Ｃ…時定数回路、Ｎ〜N₇…
ノード、φ_put…出力。

Claims (1)

1. 【特許請求の範囲】 １ 遅延抵抗素子と遅延容量素子とを備え入力信
   号に対し遅延された信号を形成する回路手段と、 上記入力信号によつてスイツチ動作される第１
   導電型の第１のMISFETと、 上記回路手段の出力がゲートに供給されかつソ
   ース・ドレインが上記第1MISFETのソース・ド
   レインと直列接続されて電源の一方の端子と出力
   点との間に接続された第１導電型の第2MISFET
   と、 上記出力点と電源の他方の端子との間に接続さ
   れかつ上記入力信号によつて上記第１の
   MISFETに対し相補的にスイツチ動作される第
   ２導電型の第3MISFETと、 を備えてなり、上記入力信号に対し遅延された信
   号を上記出力点に得るようにしてなることを特徴
   とする遅延回路。