JPS58194422A

JPS58194422A - 遅延回路

Info

Publication number: JPS58194422A
Application number: JP57075298A
Authority: JP
Inventors: Tomohiro Okubo; 大久保　友寛
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-05-07
Filing date: 1982-05-07
Publication date: 1983-11-12
Also published as: JPH0322730B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、ＭＩＳ集積回路における遅延回路に関し、
特に、相補Ｉｌ！ＭＩｓ集積回路（０Ｍ０８回路）Ｋ適
した遅延回路′ＫＭする。

例えば、ＩＣ製造工程中に使用するマスクにデータを書
ま込んで記憶の固定が行なわれるマスクＲＯＭ（リード
・オンリ争メモリ）においては、第１図に示すように、
制御回路１から出力バッフ７２に対して適当な制御信号
を供給する。これＫよって、メモリ晦セル句アレイ３内
から読み出されたデータな出力バッファ２内にランチさ
せるようにされている。

つまり、ＲＯＭに供給されるアドレス信号Ａ０〜Ａｎを
デコーダ４によってデコードして、所望のメモリーセル
をメモリ・セル−アレイ３の中から選択してデータを読
み出す。この場合、アドレスが指定されてからデータが
出てくるまでに、ある時間だけ遅延が生じる。そのため
、この遅延時間をやり過ごしてから、出力バッファ２内
のラッチ回路にメ七〇・セルから読み出されたデータを
ラッチさせる必要がある。従って、制御回路１はチップ
イネーブル信号ＣＥを適当に遅延して、出力バッファ２
の動作タイミングを作り出してやらなければならなかっ
た。

この発明は、このようなマスク）ｔＯＭの制御回路に特
に適した遅延回路を提供することを目的とする。

以下図面に基づいてこの発明を説明する。

第２図は、−例として、マスクＲＯＭの制御回路に適し
た遅延回路を含むパルス発生回路を示す。

時定数回路を構成するｆｓｌの遅延抵抗Ｒ８は、チップ
イネーブル信号ＣＥと逆相信号ＣＥによってそれぞれオ
ン、オフされるスイッチＭＩＳＦＥＴＱ＋　とＱ、の関
に直列接続されている。このスイッチＭＩＳＦＥＴＱ、
およびＱ、は、特に制限されないが、ともにｎチャンネ
ル型に形成されている。そして、ＭＩＳＦＥＴＱｔ　の
ドレインはグランド９（ｙ（ＯＶ）Ｋ、ｔたＭ　Ｉ　Ｓ
　ＦＥＴＱｔのソースは電源電圧−ｖ８１Ｂに接続され
ている。

上記スイッチＭＩＳＦＥＴＱ、のソースと遅延抵抗Ｒ１
との接続ノードＮｔＫは、第１の遅延容量Ｃ，がグラン
ドとの間に接続されている。さらに、この遅延容量Ｃ１
と並列に、第２の遅延容量Ｃ１が抵抗Ｒ１を介して接続
されている。

この第２の遅延容量Ｃ１と遅延抵抗Ｒ，との接続ノード
Ｎ、と、グランドラインとの間には、チップイネーブル
信号ＣＥによってオン、オフされるスイッチＭＩＳＦＥ
ＴＱ、が接続されている。

そして、上記遅延抵抗Ｒ，，Ｒ，および遅延容量ｃｌ’
、ｃ、からなる時定数回路の出力ノードＮ。

の電位は、ｐチャンネル型ＭＩＳＦＥＴＱｉのゲート電
極に供給されるようにされている。このＭＩＳＦＥＴＱ
４は、グランドラインに接続されたＭＩＳＦＥＴＱＩ　
と、ｍｓ電圧−ｖａｓに接続されたＭｔｓＦｇＴＱｓ　
との間に、直列に接続されており、　Ｍ　Ｉ　Ｓ　Ｆ　
ＥＴＱ４　　、Ｑｓ　　、Ｑｓによって一種の波形成形
回路が構成されている。上記ＭＩＳＦＥＴＱ、はＭＩＳ
ＦＥＴＱ４と同一の導電型すなわちｐチャンネル型に、
また、上記ＭＩＳＦＥＴＱ、はＭＩＳＦＥＴＱ４と逆の
導電型すなわちｎチャンネル型に形成されている。そし
て、ＭｌｓＦＥＴＱｓ　とＱ、のゲートにはそれぞれチ
ップイネーブル信号ＣＥが印加されて、この信号によ１って相補的にオン、オフされるようにされて（・る。

上記波形成形回路の出力ノードすなわちＭＩＳＦＥＴＱ
、とＱ、との接続ノードＮ、の電位は、グランドライン
と電源電圧−ｖ０との間であり。

ＣＭＯＳインバータを構成するＭＩＳＦＥＴＱ。

とＱ、のゲートに供給されている。

さらに、上記ＭＩＳＦＥＴＱ、とＱ、とからなるインバ
ータの出力ノードＮ４には、槙３の遅延抵抗Ｒ１の一端
が接続され、この遅延抵抗Ｒ１とグランドとの間には、
第３の遅延容量Ｃ３が接続されている。上記遅延抵抗Ｒ
３と遅延容量Ｃ，との接続ノードＮ、の電位は、ｐチャ
ンネル型ＭＩＳＦＥＴＱ、のゲート電極に供給されるよ
うにされている。

上記ＭＩＳＦＢＴＱ、は、グランドラインに接続された
ｐチャンネルＷＭＩＳＦＥＴＱ、。と、電源電圧−ｖｓ
８に接続されたｎチャンネル型ＭＩＳＦ　Ｅ　Ｔ　Ｑ　
ｏとの間に、直列に接続されている。ＭＩＳＦＥＴＱｌ
。とＱｌ、のゲートには、チップイネーブル信号ＣＥが
印加され、相補的にオン、オフされる。つまり、これら
のＭＩＳＦＥＴＱ、〜Ｑ１１によって、前記ＭＩＳＦｇ
ＴＱａ〜Ｑ、からなる波形成形回路と同様の第２の波形
成形回路が構成されている。

さらに、このａｌｌＥ２の波形成形回路の出力ノードＮ
、の電位は、グランドラインと１１源電圧−ｖｔａｇと
の間にあり、第２の０ＭＯｓインバータを構成するＭ　
Ｉ　Ｓ　Ｆ　ＥＴＱ＋ｔとＱ４のゲートに供給されるよ
うにされている。

そして、この第２のＣＭＯＳインバータの出力ノードＮ
、の電位は、前記ｆｓｌの波形成形回路の出力ノードＮ
、の電位と、チップイネーブル信号ＣＥとともに、ＮＡ
ＮＤ回路５に入力されている。

次に、上記回路の動作を、第３図のタイミングチャート
を用いて説明する。

初めに、チップイネーブル信号ＣＢが）・イレベル、Ｃ
Ｅがロウレベルの状態を考える。このとき、スイッチＭ
ＩＳＦＥＴＱ、はオン、またはＭＩＳＦＥＴＱ、はオフ
されるため、ノードＮ、はノ・イレペル（グランドレベ
ル）にされている。また、チップイネーブル信号ＣＥの
ロウレベルによって。

ＭＩＳＦＥＴＱ、はオンされて、ノードＮ、もノ＼イレ
ペルにされている。さらに、２つの波形成形回路におい
ては、それぞれチップイネーブル信号ｃｇによって、Ｍ
　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱｓ　とＱｌ。とがオフされ、か
つＭＩＳＦＥＴＱｓ　とＱ□とがオンされている。従っ
て、ノードＮ、とノードＮ６は初めにロウレベル（−Ｖ
８．　）にされている。これ忙よって、ＮＡＮＤ回路５
の出力はハイレベルにされている。

次に、テップイネーブル信号ＣＥがハイからロタに、ま
た、ＣＥがロウからハイに変化すると、スイッチＭＩＳ
ＦＥＴＱ、がオフ、Ｑ、がオンされて、遅鷺婆量Ｃ３が
抵抗Ｒ８を介して、Ｃ８とＲ１どの時定数によって決定
される速度で、””ｓｓＫ向かってディスチャージされ
る。また、チップイネーブル信号ＣＥによって、ＭＩＳ
ＦＥＴＱ。

がオフされるため、第２の遅凰容腹Ｃ１が、抵抗Ｒ３と
Ｒ３を介して−ｖｓｔｔｔに向かってディスチャージさ
れる。これ罠よって、ノードＮ、の電位は、Ｃ，、Ｃ，
およびＲ，、Ｒ，の時定数によって定まる速度で、第３
図のごとく、ノードＮ１よりもゆっくりと−ｖ０に向か
って降下して行く。

そして、ノードＮ、の電位がＭＩＳＦＥＴＱ。

のしきい値電圧よりも低くなると、ＭＩＳＦＥＴＱ、が
オンされる。しかして、このとき既に、チップイネーブ
ル信号ＣＥのハイレベルによって。

ＭＩＳＦＥＴＱｓがオンされ、Ｑ・がオフされている。

そのため、上記ＭＩＳＦＥＴＱ４がオンされると、ノー
ドＮ、の電位は速やかにハイレベルにされる。このとき
、ＭＩＳＦＥＴＱＩ　　、Ｑ４　　。

Ｑ・に貫通（ｆｉが流されることはない。

つまり、ＭＩＳＦＥＴＱ、〜Ｑ６からなる波形成形回路
が、仮に、ＣＭＯＳインバータで構成されている場合に
は、ＣＭＯＳインバータの論理しきい値電圧（はぼ−Ｖ
、、／２）の近傍で、入力電圧の遷移時に貫通直流が流
される。そのため、入力電圧たるノードＮ、の電位が、
第３図のごとく、ゆっくりと降下されると、それだけ貫
通ｔｔＩｔも多くされてしまう。

これに対し、本実施例の回路では、波形成形回　　　　
　　　′路が、Ｍ　Ｉ　Ｓ　Ｆ　ＥＴＱ４　　、Ｑｓ　
　、Ｑｓによって構成されているので１時定数回路の出
力（Ｎ、の電位）を受けるＭＩＳＦＥＴＱ、の素子しき
い値電圧によって波形成形が行なわれるようになる。そ
のため、出力が変化するときに、ＭＩＳＦＥＴＱ。

〜Ｑ６に流される貫通電流が減少される。

次に、この波形成形回路の出力ノードＮ、の電位は、Ｃ
ＭＯＳインバータを構成するＭＩＳＦＥＴ　Ｑ　ｙとＱ
、のゲートに供給される。すると、ノー）’Ｎ４の電位
はハイレベルからロウレベルに向かって変化させられる
。その結果、抵抗Ｒ８を介して槙３の遅延容量Ｃ３がデ
ィスチャージされ。

ノードＮ、の電位がＲ１とＣｓの時定数によって定まる
速度で、ゆっくりと−ｖ、ｌＩに向かって降下される。

そして、ノードＮ、の電位が、第２の波形成形回路を構
成するＭＩＳＦＥＴＱ、のしきい値電圧よりも下がると
ＭＩＳＦＥＴＱ、がオンされる。

このとき、チップイネーブル信号ＣＥによって既［、Ｍ
ＩＳＦＥＴＱ、、がオンされ、Ｑｌｌがオフされている
。そのため１Ｍｌ５ＦＥＴＱ、がノードＮ、の電位によ
ってオンされると、出力ノードＮ。

の電位がロウレベルからハイレベルに変化させられる。

この場合にも、前記！１の波形成形回路（Ｑ、〜Ｑ、　
　）と同様に、ＭＩＳＦＥＴＱ・の素子し舞い値電圧に
よって波形成形が行なわれるため、　Ｍ　Ｉ　Ｓ　Ｆ　
Ｅ　ＴＱ＋ｅ　、Ｑｅ　　、　Ｑｕに流される貫通電流
が減少される。

上記第２の波形成形回路の出力ノードＮ６の電位は、第
２のＣＭＯＳインバータ（Ｑ、、　、　Ｑ、、）に供給
される。その結果、出力ノードＮ、の電位はハイレベル
からロウレベルに変化させられる。

上記第２のＣＭＯＳインバータ（Ｑ、、、Ｑ、、　）の
出力ノードＮ、の電位は、ノードＮ、の電位によってロ
ウレベルに変化される前は、ずっとハイレベルである。

そのため、前記第１の波形成形回路（Ｑ、〜Ｑ、　　）
の出力ノードＮ、の電位がロウレベルからハイレベルに
変化された時点において、ＮＡＮＤ回路５０３つの入力
（Ｎ、、Ｎ、、ＣＥ）がすべてハイレベルになって、出
力φ。ｕｔが第３図のごとく、ノードＮ１の１位の立が
りに同期してロウレベルに変化させられている。

従って、ＮＡＮＤ回路５の出力は、ノードＮマの電位が
ハイレベルからロウレベルに変化されるのに同期してロ
ウレベルからハイレベルに変化させられる。つまり、こ
の実施例においては、チップイネーブル信号Ｃεの立下
がりから、第１の時定数回路（Ｒ，、Ｒ，、Ｃ，、Ｃ，
）によって決まる遅延時間ｔｄ　後に、第２の時定数回
路（Ｒ８゜Ｃｍ　　）によって決まるパルス幅「を有す
るワンシ１．トバルスが、ＮＡＮＤ回路５から出力され
る。

なお、前記実施例では、時定数回路の出力ＣＮｓおよび
Ｎ、の電位）を受けるＭＩＳＦＥＴＱ４およびＱ、が、
それぞれＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ＠　　、Ｑ＋ｏの
ドレインとノードＮ、、Ｎ、の関に接続されている。し
かし、このＭＩＳＦＥＴＱ４　とＱ、は、それぞれＭＩ
ＳＦＥＴＱ、とＱ、。のソースとグランドラインとの関
に接続させることも可能である。

以上説明したごとくこの発明は、時定数回路の出力を受
けるＣＭＯ８＃Ｉ成の波形成形回路が１回路を構成する
ＭＩＳＦＥＴの有する素子しきい値電圧によって動作さ
れ℃波形成形を行なうようにされている。そのため１時
定数回路の出力がゆっくっと変化しても、この出力を受
ける波形成形回路に貫通電流が流されなくなる。その結
果、遅延回路全体の消費電力が減少され、ＣＭＯ８回路
の％徴とするロウパワー特性を充分に活かすことができ
るようになる。

従って、この発明は、特にＣＭＯＳマスクＲＯＭのよう
な装置に適用された場合に、その効果が大きい。

【図面の簡単な説明】

１ＩＩ４１図は本発明に係る遅延回路が適用されるマス
クＲＯＭの構成を示すブロック図。第２図は本発明に係る遅延回路を含むパルス発生回路の
一例を示す回路図。第３図はそのタイミングチャートである。ＣＥ　、　ＣＥ　、、、チップイネーブル信号、Ａｏ−
Ａｎ・・アドレス信号、Ｄｏｕｔ　・・・メモリデータ
出力、Ｑ。〜Ｑ、、　、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ、　Ｒ、Ｃ、ＩＪ
！数回路、Ｎ、　　　　　ｉｌ〜Ｎ、・・・ノード、φ
。、・・・出力。代理人　弁理士　　薄　１）利　、＊　、’第　　１ｒ
２１／第　　２　　図第　　３　　図

Claims

【特許請求の範囲】時定数回路とこの時定数回路の出力を波形成形する０Ｍ
０８回路とを有する遅延回路であって。上記０Ｍ０８回路が、２つの電源端子の関に少くなくと
も３つのＭＩＳＦＥＴが直列接続され、そのうち２つは
同じ導［１１で１つは相補的に異なる導電型を有し、こ
の１つは直接一方のｔ源に接続され、導電型の異なるＭ
ＩＳＦＥＴ間の接続点は出力となっており、他方はもう
一方のｔ＃に接続され、同じ導電型の２つのＭＩＳＦＥ
Ｔのどちらか一方は上記時定数回路の出力を受けるよう
にされていることを特徴とする遅延回路。