JPH06112781A - Ｃｍｏｓ遅延回路 - Google Patents
Ｃｍｏｓ遅延回路Info
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- JPH06112781A JPH06112781A JP4283507A JP28350792A JPH06112781A JP H06112781 A JPH06112781 A JP H06112781A JP 4283507 A JP4283507 A JP 4283507A JP 28350792 A JP28350792 A JP 28350792A JP H06112781 A JPH06112781 A JP H06112781A
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- mos transistor
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Abstract
(57)【要約】
【目的】 少ない素子で所望の遅延時間が得られるよう
にしたＣＭＯＳ遅延回路を提供する。 【構成】 最終段のＰチャネルＭＯＳトランジスタ１
と、ＮチャネルＭＯＳトランジスタ２と、入力信号を入
力しＰチャネルＭＯＳトランジスタ１のゲートを制御す
るＰチャネルＭＯＳトランジスタゲート充電回路４と、
入力信号を入力しＮチャネルＭＯＳトランジスタ２のゲ
ートを制御するＮチャネルＭＯＳトランジスタゲート放
電回路５と、入力信号を反転論理素子３を介して入力し
ＰチャネルＭＯＳトランジスタ１のゲートを制御するＰ
チャネルＭＯＳトランジスタゲート放電回路６と、入力
信号を反転論理素子３を介して入力しＮチャネルＭＯＳ
トランジスタ２のゲートを制御するＮチャネルＭＯＳト
ランジスタゲート充電回路７とでＣＭＯＳ遅延回路を構
成する。
にしたＣＭＯＳ遅延回路を提供する。 【構成】 最終段のＰチャネルＭＯＳトランジスタ１
と、ＮチャネルＭＯＳトランジスタ２と、入力信号を入
力しＰチャネルＭＯＳトランジスタ１のゲートを制御す
るＰチャネルＭＯＳトランジスタゲート充電回路４と、
入力信号を入力しＮチャネルＭＯＳトランジスタ２のゲ
ートを制御するＮチャネルＭＯＳトランジスタゲート放
電回路５と、入力信号を反転論理素子３を介して入力し
ＰチャネルＭＯＳトランジスタ１のゲートを制御するＰ
チャネルＭＯＳトランジスタゲート放電回路６と、入力
信号を反転論理素子３を介して入力しＮチャネルＭＯＳ
トランジスタ２のゲートを制御するＮチャネルＭＯＳト
ランジスタゲート充電回路７とでＣＭＯＳ遅延回路を構
成する。
Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳ集積回路に
おける遅延回路に関する。
おける遅延回路に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ集積回路に構成される最
も一般的な遅延回路としては、図５に示すような構成の
ものが知られている。この遅延回路は、ＰチャネルＭＯ
Ｓトランジスタ101 とＮチャネルＭＯＳトランジスタ10
2 の各ゲートと各ドレインとをそれぞれ共通に接続して
入力端及び出力端とし、ＰチャネルＭＯＳトランジスタ
101 のソースを電源に、ＮチャネルＭＯＳトランジスタ
102 のソースを接地にそれぞれ接続してなる反転論理素
子103 を、Ｎ個縦続接続して構成し、反転論理素子103
のＮ倍の遅延時間を得るようにしたものである。
も一般的な遅延回路としては、図５に示すような構成の
ものが知られている。この遅延回路は、ＰチャネルＭＯ
Ｓトランジスタ101 とＮチャネルＭＯＳトランジスタ10
2 の各ゲートと各ドレインとをそれぞれ共通に接続して
入力端及び出力端とし、ＰチャネルＭＯＳトランジスタ
101 のソースを電源に、ＮチャネルＭＯＳトランジスタ
102 のソースを接地にそれぞれ接続してなる反転論理素
子103 を、Ｎ個縦続接続して構成し、反転論理素子103
のＮ倍の遅延時間を得るようにしたものである。
【０００３】また図６に示すような構成の遅延回路も知
られている。この遅延回路は、縦続接続した２つの反転
論理素子201 ，202 の接続点に、複数のＭＯＳトランジ
スタ203-1 ，203-2 ，203-3 ，・・・ の各ゲートを共通に
接続して容量として用い、反転論理素子201 により、そ
の容量を充放電する時間を利用するようにしたものであ
る。なお、この遅延回路において、反転論理素子202 は
波形成形用回路として作用している。
られている。この遅延回路は、縦続接続した２つの反転
論理素子201 ，202 の接続点に、複数のＭＯＳトランジ
スタ203-1 ，203-2 ，203-3 ，・・・ の各ゲートを共通に
接続して容量として用い、反転論理素子201 により、そ
の容量を充放電する時間を利用するようにしたものであ
る。なお、この遅延回路において、反転論理素子202 は
波形成形用回路として作用している。
【０００４】そして上記図５及び図６に示した各遅延回
路においては、入力端子ＩＮに信号を印加すると、一定
時間後に出力端子ＯＵＴに所望の信号が現れるようにな
っている。
路においては、入力端子ＩＮに信号を印加すると、一定
時間後に出力端子ＯＵＴに所望の信号が現れるようにな
っている。
【０００５】
【発明が解決しようとする課題】ところで、前記従来の
構成の遅延回路においては、デバイスの微細化により素
子が高速化されていくと、より多くの段数の反転論理素
子を縦続接続するか、あるいはより多くのＭＯＳトラン
ジスタのゲートを接続することにより容量を大きくしな
いと、従前と同等の遅延時間を得ることができなくな
る。したがってデバイスが微細化されても、遅延回路部
分の面積は殆ど変化しない。そして素子の高速化により
フリップフロップ等、入力信号の変化のタイミングが微
妙になってくる場合には、遅延回路によりタイミングを
調整する必要があるが、遅延回路部分の面積の縮小化が
計れないので、集積規模の増大や面積の増大の要因とな
る。
構成の遅延回路においては、デバイスの微細化により素
子が高速化されていくと、より多くの段数の反転論理素
子を縦続接続するか、あるいはより多くのＭＯＳトラン
ジスタのゲートを接続することにより容量を大きくしな
いと、従前と同等の遅延時間を得ることができなくな
る。したがってデバイスが微細化されても、遅延回路部
分の面積は殆ど変化しない。そして素子の高速化により
フリップフロップ等、入力信号の変化のタイミングが微
妙になってくる場合には、遅延回路によりタイミングを
調整する必要があるが、遅延回路部分の面積の縮小化が
計れないので、集積規模の増大や面積の増大の要因とな
る。
【０００６】本発明は、従来の遅延回路における上記問
題点を解消するためになされたもので、少ない素子で所
望の遅延時間が得られるようにしたＣＭＯＳ遅延回路を
提供することを目的とする。
題点を解消するためになされたもので、少ない素子で所
望の遅延時間が得られるようにしたＣＭＯＳ遅延回路を
提供することを目的とする。
【０００７】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、図１の概念図に示すように、ソ
ースを電源にドレインを出力端子ＯＵＴに接続したＰチ
ャネルＭＯＳトランジスタ１と、ソースを接地にドレイ
ンを出力端子ＯＵＴに接続したＮチャネルＭＯＳトラン
ジスタ２と、入力端子ＩＮに入力側を接続した反転論理
素子３と、入力端子ＩＮに印加される入力信号を入力し
ＰチャネルＭＯＳトランジスタ１のゲート制御信号を出
力するＰチャネルＭＯＳトランジスタゲート充電回路４
と、入力端子ＩＮに印加される入力信号を入力しＮチャ
ネルＭＯＳトランジスタ２のゲート制御信号を出力する
ＮチャネルＭＯＳトランジスタゲート放電回路５と、反
転論理素子３の出力信号を入力しＰチャネルＭＯＳトラ
ンジスタ１のゲート制御信号を出力するＰチャネルＭＯ
Ｓトランジスタゲート放電回路６と、反転論理素子３の
出力信号を入力しＮチャネルＭＯＳトランジスタ２のゲ
ート制御信号を出力するＮチャネルＭＯＳトランジスタ
ゲート充電回路７とでＣＭＯＳ遅延回路を構成する。な
お、図１において、８，９は、それぞれＰチャネルＭＯ
Ｓトランジスタ１及びＮチャネルＭＯＳトランジスタ２
のゲート容量を示している。
決するため、本発明は、図１の概念図に示すように、ソ
ースを電源にドレインを出力端子ＯＵＴに接続したＰチ
ャネルＭＯＳトランジスタ１と、ソースを接地にドレイ
ンを出力端子ＯＵＴに接続したＮチャネルＭＯＳトラン
ジスタ２と、入力端子ＩＮに入力側を接続した反転論理
素子３と、入力端子ＩＮに印加される入力信号を入力し
ＰチャネルＭＯＳトランジスタ１のゲート制御信号を出
力するＰチャネルＭＯＳトランジスタゲート充電回路４
と、入力端子ＩＮに印加される入力信号を入力しＮチャ
ネルＭＯＳトランジスタ２のゲート制御信号を出力する
ＮチャネルＭＯＳトランジスタゲート放電回路５と、反
転論理素子３の出力信号を入力しＰチャネルＭＯＳトラ
ンジスタ１のゲート制御信号を出力するＰチャネルＭＯ
Ｓトランジスタゲート放電回路６と、反転論理素子３の
出力信号を入力しＮチャネルＭＯＳトランジスタ２のゲ
ート制御信号を出力するＮチャネルＭＯＳトランジスタ
ゲート充電回路７とでＣＭＯＳ遅延回路を構成する。な
お、図１において、８，９は、それぞれＰチャネルＭＯ
Ｓトランジスタ１及びＮチャネルＭＯＳトランジスタ２
のゲート容量を示している。
【０００８】このように構成したＣＭＯＳ遅延回路にお
いて、入力端子ＩＮに印加される入力信号が、例えばＨ
レベルからＬレベルへ変化すると、ＰチャネルＭＯＳト
ランジスタゲート充電回路４がＯＮし、ＰチャネルＭＯ
Ｓトランジスタ１のゲートを充電することにより該トラ
ンジスタ１をＯＦＦ状態にする。この後、反転論理素子
３により入力信号レベルが反転され、一定時間遅れてＮ
チャネルＭＯＳトランジスタゲート充電回路７がＯＮ
し、ＮチャネルＭＯＳトランジスタ２のゲートを充電す
ることにより、該トランジスタ２をＯＮ状態にして、出
力端子ＯＵＴへ入力信号の変化を伝播させるように動作
する。一方、入力信号レベルがＬレベルからＨレベルへ
変化した場合は、ＮチャネルＭＯＳトランジスタゲート
放電回路５がＯＮし、ＮチャネルＭＯＳトランジスタ２
をＯＦＦ状態にした後、反転論理素子３により入力信号
レベルが反転し、一定時間遅れてＰチャネルＭＯＳトラ
ンジスタゲート放電回路６がＯＮし、ＰチャネルＭＯＳ
トランジスタ１のゲートを放電することにより、該トラ
ンジスタ１をＯＮ状態として出力端子ＯＵＴへ入力信号
の変化を伝播させる。
いて、入力端子ＩＮに印加される入力信号が、例えばＨ
レベルからＬレベルへ変化すると、ＰチャネルＭＯＳト
ランジスタゲート充電回路４がＯＮし、ＰチャネルＭＯ
Ｓトランジスタ１のゲートを充電することにより該トラ
ンジスタ１をＯＦＦ状態にする。この後、反転論理素子
３により入力信号レベルが反転され、一定時間遅れてＮ
チャネルＭＯＳトランジスタゲート充電回路７がＯＮ
し、ＮチャネルＭＯＳトランジスタ２のゲートを充電す
ることにより、該トランジスタ２をＯＮ状態にして、出
力端子ＯＵＴへ入力信号の変化を伝播させるように動作
する。一方、入力信号レベルがＬレベルからＨレベルへ
変化した場合は、ＮチャネルＭＯＳトランジスタゲート
放電回路５がＯＮし、ＮチャネルＭＯＳトランジスタ２
をＯＦＦ状態にした後、反転論理素子３により入力信号
レベルが反転し、一定時間遅れてＰチャネルＭＯＳトラ
ンジスタゲート放電回路６がＯＮし、ＰチャネルＭＯＳ
トランジスタ１のゲートを放電することにより、該トラ
ンジスタ１をＯＮ状態として出力端子ＯＵＴへ入力信号
の変化を伝播させる。
【０００９】このように最終段のＰチャネルＭＯＳトラ
ンジスタ１及びＮチャネルＭＯＳトランジスタ２のゲー
トを独立に充電又は放電する回路を設け、ＰチャネルＭ
ＯＳトランジスタにおいては放電時間を、ＮチャネルＭ
ＯＳトランジスタにおいては充電時間を制御することに
より、少ない素子で所望の遅延時間を得ることができ
る。
ンジスタ１及びＮチャネルＭＯＳトランジスタ２のゲー
トを独立に充電又は放電する回路を設け、ＰチャネルＭ
ＯＳトランジスタにおいては放電時間を、ＮチャネルＭ
ＯＳトランジスタにおいては充電時間を制御することに
より、少ない素子で所望の遅延時間を得ることができ
る。
【００１０】
【実施例】次に実施例について説明する。図２は、本発
明に係るＣＭＯＳ遅延回路の第１実施例を示す回路構成
図である。図において、11は信号入力端子、12は信号出
力端子であり、13〜17はＮチャネルＭＯＳトランジス
タ、18〜22はＰチャネルＭＯＳトランジスタである。入
力端子11は、ＮチャネルＭＯＳトランジスタ13及び16、
ＰチャネルＭＯＳトランジスタ18及び21の各ゲートに接
続され、ＰチャネルＭＯＳトランジスタ18のドレインは
ＮチャネルＭＯＳトランジスタ13のドレインと共通に接
続され、ＰチャネルＭＯＳトランジスタ18のソースは電
源に、ＮチャネルＭＯＳトランジスタ13のソースは接地
にそれぞれ接続して、ＰチャネルＭＯＳトランジスタ18
とＮチャネルＭＯＳトランジスタ13とで反転論理素子を
構成している。更に反転論理素子の出力であるＰチャネ
ルＭＯＳトランジスタ18及びＮチャネルＭＯＳトランジ
スタ13の各ドレインは、ＮチャネルＭＯＳトランジスタ
14，15及びＰチャネルＭＯＳトランジスタ19，20の各ド
レイン、並びにＮチャネルＭＯＳトランジスタ14及びＰ
チャネルＭＯＳトランジスタ19の各ゲートへ接続し、Ｎ
チャネルＭＯＳトランジスタ14及びＰチャネルＭＯＳト
ランジスタ19の各ソースは共通に接続されて、Ｎチャネ
ルＭＯＳトランジスタ15及びＰチャネルＭＯＳトランジ
スタ20のゲートに接続されている。そしてＮチャネルＭ
ＯＳトランジスタ14，15はＮチャネルＭＯＳトランジス
タゲート充電回路を構成し、ＰチャネルＭＯＳトランジ
スタ19，20はＰチャネルＭＯＳトランジスタゲート放電
回路を構成している。
明に係るＣＭＯＳ遅延回路の第１実施例を示す回路構成
図である。図において、11は信号入力端子、12は信号出
力端子であり、13〜17はＮチャネルＭＯＳトランジス
タ、18〜22はＰチャネルＭＯＳトランジスタである。入
力端子11は、ＮチャネルＭＯＳトランジスタ13及び16、
ＰチャネルＭＯＳトランジスタ18及び21の各ゲートに接
続され、ＰチャネルＭＯＳトランジスタ18のドレインは
ＮチャネルＭＯＳトランジスタ13のドレインと共通に接
続され、ＰチャネルＭＯＳトランジスタ18のソースは電
源に、ＮチャネルＭＯＳトランジスタ13のソースは接地
にそれぞれ接続して、ＰチャネルＭＯＳトランジスタ18
とＮチャネルＭＯＳトランジスタ13とで反転論理素子を
構成している。更に反転論理素子の出力であるＰチャネ
ルＭＯＳトランジスタ18及びＮチャネルＭＯＳトランジ
スタ13の各ドレインは、ＮチャネルＭＯＳトランジスタ
14，15及びＰチャネルＭＯＳトランジスタ19，20の各ド
レイン、並びにＮチャネルＭＯＳトランジスタ14及びＰ
チャネルＭＯＳトランジスタ19の各ゲートへ接続し、Ｎ
チャネルＭＯＳトランジスタ14及びＰチャネルＭＯＳト
ランジスタ19の各ソースは共通に接続されて、Ｎチャネ
ルＭＯＳトランジスタ15及びＰチャネルＭＯＳトランジ
スタ20のゲートに接続されている。そしてＮチャネルＭ
ＯＳトランジスタ14，15はＮチャネルＭＯＳトランジス
タゲート充電回路を構成し、ＰチャネルＭＯＳトランジ
スタ19，20はＰチャネルＭＯＳトランジスタゲート放電
回路を構成している。
【００１１】またＮチャネルＭＯＳトランジスタ15のソ
ースは、ＮチャネルＭＯＳトランジスタ16のドレイン及
び最終段のＮチャネルＭＯＳトランジスタ17のゲートに
接続し、ＰチャネルＭＯＳトランジスタ20のソースは、
ＰチャネルＭＯＳトランジスタ21のドレイン及び最終段
のＰチャネルＭＯＳトランジスタ22のゲートに接続し、
ＮチャネルＭＯＳトランジスタ17のドレイン及びＰチャ
ネルＭＯＳトランジスタ22のドレインは共通に出力端子
12へ接続する。更にＮチャネルＭＯＳトランジスタ16，
17のソースは接地に、ＰチャネルＭＯＳトランジスタ2
1，22のソースは電源へ接続され、ＮチャネルＭＯＳト
ランジスタ16はＮチャネルＭＯＳトランジスタゲート放
電回路を、ＰチャネルＭＯＳトランジスタ21はＰチャネ
ルＭＯＳトランジスタゲート充電回路を構成している。
ースは、ＮチャネルＭＯＳトランジスタ16のドレイン及
び最終段のＮチャネルＭＯＳトランジスタ17のゲートに
接続し、ＰチャネルＭＯＳトランジスタ20のソースは、
ＰチャネルＭＯＳトランジスタ21のドレイン及び最終段
のＰチャネルＭＯＳトランジスタ22のゲートに接続し、
ＮチャネルＭＯＳトランジスタ17のドレイン及びＰチャ
ネルＭＯＳトランジスタ22のドレインは共通に出力端子
12へ接続する。更にＮチャネルＭＯＳトランジスタ16，
17のソースは接地に、ＰチャネルＭＯＳトランジスタ2
1，22のソースは電源へ接続され、ＮチャネルＭＯＳト
ランジスタ16はＮチャネルＭＯＳトランジスタゲート放
電回路を、ＰチャネルＭＯＳトランジスタ21はＰチャネ
ルＭＯＳトランジスタゲート充電回路を構成している。
【００１２】次に、このように構成されたＣＭＯＳ遅延
回路の動作を、入力端子及び出力端子の信号レベル、及
び各ノードの状態を示す図３のタイミングチャートを基
に説明する。まず、初期状態として、入力端子11の信号
レベルはＬレベル、出力端子12の信号レベルもＬレベル
として説明する。入力信号ＩＮがＬレベルであることか
ら、反転論理素子の出力ノードａはＨレベルとなる。ま
たＰチャネルＭＯＳトランジスタ21はＯＮ状態となり、
これによりノードｄはＨレベルとなってＰチャネルＭＯ
Ｓトランジスタ22はＯＦＦ状態となる。一方、ノードａ
がＨレベルのため、ＰチャネルＭＯＳトランジスタ19は
ＯＦＦとなるが、ＮチャネルＭＯＳトランジスタ14はＯ
Ｎし、ノードｂの信号はＨレベルとなる。ところが、ノ
ードｂの電位は、ＮチャネルＭＯＳトランジスタ14のス
レシホールド電圧分だけ下がる。これにより、Ｐチャネ
ルＭＯＳトランジスタ20はＯＦＦ状態となり、ノードｄ
はＨレベルを保持する。またＮチャネルＭＯＳトランジ
スタ15はＯＮ状態となり、ノードｃはＨレベルとなる
が、ノードｃの電位はノードｂの電位より、Ｎチャネル
ＭＯＳトランジスタ15のスレシホールド電圧分だけ下が
る。一方、ＮチャネルＭＯＳトランジスタ16はＯＦＦ状
態であるので、ノードｃの電位は保持され、出力端子12
はＬレベルとなっている。
回路の動作を、入力端子及び出力端子の信号レベル、及
び各ノードの状態を示す図３のタイミングチャートを基
に説明する。まず、初期状態として、入力端子11の信号
レベルはＬレベル、出力端子12の信号レベルもＬレベル
として説明する。入力信号ＩＮがＬレベルであることか
ら、反転論理素子の出力ノードａはＨレベルとなる。ま
たＰチャネルＭＯＳトランジスタ21はＯＮ状態となり、
これによりノードｄはＨレベルとなってＰチャネルＭＯ
Ｓトランジスタ22はＯＦＦ状態となる。一方、ノードａ
がＨレベルのため、ＰチャネルＭＯＳトランジスタ19は
ＯＦＦとなるが、ＮチャネルＭＯＳトランジスタ14はＯ
Ｎし、ノードｂの信号はＨレベルとなる。ところが、ノ
ードｂの電位は、ＮチャネルＭＯＳトランジスタ14のス
レシホールド電圧分だけ下がる。これにより、Ｐチャネ
ルＭＯＳトランジスタ20はＯＦＦ状態となり、ノードｄ
はＨレベルを保持する。またＮチャネルＭＯＳトランジ
スタ15はＯＮ状態となり、ノードｃはＨレベルとなる
が、ノードｃの電位はノードｂの電位より、Ｎチャネル
ＭＯＳトランジスタ15のスレシホールド電圧分だけ下が
る。一方、ＮチャネルＭＯＳトランジスタ16はＯＦＦ状
態であるので、ノードｃの電位は保持され、出力端子12
はＬレベルとなっている。
【００１３】この状態で、入力信号ＩＮがＬレベルから
Ｈレベルへ変化した場合について説明する。この場合、
ＰチャネルＭＯＳトランジスタ21はＯＦＦ状態となり、
ＰチャネルＭＯＳトランジスタ20がＯＮするまでノード
ｄの電位（Ｈレベル）は保持される。一方、Ｎチャネル
ＭＯＳトランジスタ16はＯＮし、ノードｃはノードａ，
ｂが変化するまでは、ＰチャネルＭＯＳトランジスタ1
8，ＮチャネルＭＯＳトランジスタ15，ＮチャネルＭＯ
Ｓトランジスタ16の抵抗分で発生する電位降下によりＬ
レベルへと向かう。ところが、反転論理素子の出力ノー
ドａは、反転論理素子の分だけ遅れてＬレベルとなり、
ノードｃはＬレベルとなりＮチャネルＭＯＳトランジス
タ17はＯＦＦ状態となり、またノードａの信号によりＮ
チャネルＭＯＳトランジスタ14はＯＦＦし、Ｐチャネル
ＭＯＳトランジスタ19はＯＮし、ノードｂは更に遅れて
Ｌレベルとなる。ところがノードｂの電位はＰチャネル
ＭＯＳトランジスタ19のスレシホールド電圧分だけ上昇
した電位となる。
Ｈレベルへ変化した場合について説明する。この場合、
ＰチャネルＭＯＳトランジスタ21はＯＦＦ状態となり、
ＰチャネルＭＯＳトランジスタ20がＯＮするまでノード
ｄの電位（Ｈレベル）は保持される。一方、Ｎチャネル
ＭＯＳトランジスタ16はＯＮし、ノードｃはノードａ，
ｂが変化するまでは、ＰチャネルＭＯＳトランジスタ1
8，ＮチャネルＭＯＳトランジスタ15，ＮチャネルＭＯ
Ｓトランジスタ16の抵抗分で発生する電位降下によりＬ
レベルへと向かう。ところが、反転論理素子の出力ノー
ドａは、反転論理素子の分だけ遅れてＬレベルとなり、
ノードｃはＬレベルとなりＮチャネルＭＯＳトランジス
タ17はＯＦＦ状態となり、またノードａの信号によりＮ
チャネルＭＯＳトランジスタ14はＯＦＦし、Ｐチャネル
ＭＯＳトランジスタ19はＯＮし、ノードｂは更に遅れて
Ｌレベルとなる。ところがノードｂの電位はＰチャネル
ＭＯＳトランジスタ19のスレシホールド電圧分だけ上昇
した電位となる。
【００１４】この後、ＮチャネルＭＯＳトランジスタ15
をＯＦＦし、一方ＰチャネルＭＯＳトランジスタ20はＯ
Ｎし、ノードｄの放電を開始する。ところが、Ｐチャネ
ルＭＯＳトランジスタ20のゲート対ソース間電圧はノー
ドｂの電圧上昇分だけ小さく、ＰチャネルＭＯＳトラン
ジスタ20を流れる電流は、その分小さくなる。またノー
ドｄの放電も、ＰチャネルＭＯＳトランジスタ20及びＮ
チャネルＭＯＳトランジスタ13の直列抵抗を通して行わ
れるため、時間がかかり、ノードｄの信号レベルは、そ
の分遅れてＬレベルとなる。ところがノードｄの電位
は、ノードｂの電位に比べＰチャネルＭＯＳトランジス
タ20のスレシホールド電圧分だけ上昇する。このため、
出力端子12はＨレベルとなるが、ＰチャネルＭＯＳトラ
ンジスタ22のゲート対ソース間電圧がＰチャネルＭＯＳ
トランジスタ20のスレシホールド電圧の約２倍分小さ
く、次段に接続される負荷容量を充電するのにも時間が
かかり、遅延量は外部負荷により大きく変化する。
をＯＦＦし、一方ＰチャネルＭＯＳトランジスタ20はＯ
Ｎし、ノードｄの放電を開始する。ところが、Ｐチャネ
ルＭＯＳトランジスタ20のゲート対ソース間電圧はノー
ドｂの電圧上昇分だけ小さく、ＰチャネルＭＯＳトラン
ジスタ20を流れる電流は、その分小さくなる。またノー
ドｄの放電も、ＰチャネルＭＯＳトランジスタ20及びＮ
チャネルＭＯＳトランジスタ13の直列抵抗を通して行わ
れるため、時間がかかり、ノードｄの信号レベルは、そ
の分遅れてＬレベルとなる。ところがノードｄの電位
は、ノードｂの電位に比べＰチャネルＭＯＳトランジス
タ20のスレシホールド電圧分だけ上昇する。このため、
出力端子12はＨレベルとなるが、ＰチャネルＭＯＳトラ
ンジスタ22のゲート対ソース間電圧がＰチャネルＭＯＳ
トランジスタ20のスレシホールド電圧の約２倍分小さ
く、次段に接続される負荷容量を充電するのにも時間が
かかり、遅延量は外部負荷により大きく変化する。
【００１５】次に入力信号ＩＮがＨレベルからＬレベル
へ変化した場合について説明する。入力信号がＨレベル
からＬレベルへ変化へ変化すると、ＮチャネルＭＯＳト
ランジスタ16はＯＦＦし、ノードｃはその電位を保持す
る。一方、ＰチャネルＭＯＳトランジスタ21はＯＮし、
ノードｄは、ノードａ，ｂの電位が変化するまでは、Ｐ
チャネルＭＯＳトランジスタ21及び20と、ＮチャネルＭ
ＯＳトランジスタ13のＯＮ抵抗分によりＨレベルへと変
化する。次に、反転論理素子の出力ノードａが遅れてＨ
レベルとなると、ノードｄはＨレベルとなり、Ｐチャネ
ルＭＯＳトランジスタ22はＯＦＦ状態となる。またＰチ
ャネルＭＯＳトランジスタ19ＯＦＦし、ＮチャネルＭＯ
Ｓトランジスタ14がＯＮし、更に遅れてノードｂがＨレ
ベルとなる。
へ変化した場合について説明する。入力信号がＨレベル
からＬレベルへ変化へ変化すると、ＮチャネルＭＯＳト
ランジスタ16はＯＦＦし、ノードｃはその電位を保持す
る。一方、ＰチャネルＭＯＳトランジスタ21はＯＮし、
ノードｄは、ノードａ，ｂの電位が変化するまでは、Ｐ
チャネルＭＯＳトランジスタ21及び20と、ＮチャネルＭ
ＯＳトランジスタ13のＯＮ抵抗分によりＨレベルへと変
化する。次に、反転論理素子の出力ノードａが遅れてＨ
レベルとなると、ノードｄはＨレベルとなり、Ｐチャネ
ルＭＯＳトランジスタ22はＯＦＦ状態となる。またＰチ
ャネルＭＯＳトランジスタ19ＯＦＦし、ＮチャネルＭＯ
Ｓトランジスタ14がＯＮし、更に遅れてノードｂがＨレ
ベルとなる。
【００１６】ノードｂの電位は、先に説明したように、
ＮチャネルＭＯＳトランジスタ14のスレシホールド電圧
分だけ下がった電位となる。ノードｂの電位変化によ
り、ＰチャネルＭＯＳトランジスタ20はＯＦＦし、Ｎチ
ャネルＭＯＳトランジスタ15がＯＮとなり、ノードｃは
Ｈレベルへと充電されるが、ＮチャネルＭＯＳトランジ
スタ15は、ゲート対ソース間電圧がＮチャネルＭＯＳト
ランジスタ14のスレシホールド電圧分だけ小さいので、
充電電流は小さく、またこれと直列につながるＰチャネ
ルＭＯＳトランジスタ18のＯＮ抵抗分により、ゆっくり
と充電される。ノードｃの電位は、ノードｂの電位に比
べＮチャネルＭＯＳトランジスタ15のスレシホールド電
圧分だけ下がった電位となるため、ＰチャネルＭＯＳト
ランジスタ22と同様、ＮチャネルＭＯＳトランジスタ17
は、次段に接続される負荷容量の放電には時間がかか
り、遅延量が変化する。
ＮチャネルＭＯＳトランジスタ14のスレシホールド電圧
分だけ下がった電位となる。ノードｂの電位変化によ
り、ＰチャネルＭＯＳトランジスタ20はＯＦＦし、Ｎチ
ャネルＭＯＳトランジスタ15がＯＮとなり、ノードｃは
Ｈレベルへと充電されるが、ＮチャネルＭＯＳトランジ
スタ15は、ゲート対ソース間電圧がＮチャネルＭＯＳト
ランジスタ14のスレシホールド電圧分だけ小さいので、
充電電流は小さく、またこれと直列につながるＰチャネ
ルＭＯＳトランジスタ18のＯＮ抵抗分により、ゆっくり
と充電される。ノードｃの電位は、ノードｂの電位に比
べＮチャネルＭＯＳトランジスタ15のスレシホールド電
圧分だけ下がった電位となるため、ＰチャネルＭＯＳト
ランジスタ22と同様、ＮチャネルＭＯＳトランジスタ17
は、次段に接続される負荷容量の放電には時間がかか
り、遅延量が変化する。
【００１７】図４は、本発明の第２実施例を示す回路構
成図で、図２に示した第１実施例と同一又は対応する部
材には同一符号を付して示している。この実施例は、反
転論理素子を、直列接続した２つのＰチャネルＭＯＳト
ランジスタ18，18′と同じく直列接続した２つのＮチャ
ネルＭＯＳトランジスタ13，13′とで構成したもので、
ノードｄの放電及びノードｃの充電を、これらの直列接
続したＭＯＳトランジスタのＯＮ抵抗により制限し、遅
延時間を変化させるようにしたものである。
成図で、図２に示した第１実施例と同一又は対応する部
材には同一符号を付して示している。この実施例は、反
転論理素子を、直列接続した２つのＰチャネルＭＯＳト
ランジスタ18，18′と同じく直列接続した２つのＮチャ
ネルＭＯＳトランジスタ13，13′とで構成したもので、
ノードｄの放電及びノードｃの充電を、これらの直列接
続したＭＯＳトランジスタのＯＮ抵抗により制限し、遅
延時間を変化させるようにしたものである。
【００１８】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、最終段のＰチャネルＭＯＳトランジス
タ及びＮチャネルＭＯＳトランジスタのゲートを独立に
充放電する回路を設けたので、その充放電電流を小さく
すると共に、充放電のための抵抗値を大きくすることに
より、少ない素子で所定の遅延量を容易に得ることがで
きる。
本発明によれば、最終段のＰチャネルＭＯＳトランジス
タ及びＮチャネルＭＯＳトランジスタのゲートを独立に
充放電する回路を設けたので、その充放電電流を小さく
すると共に、充放電のための抵抗値を大きくすることに
より、少ない素子で所定の遅延量を容易に得ることがで
きる。
【図１】本発明に係るＣＭＯＳ遅延回路を説明するため
の概念図である。
の概念図である。
【図２】本発明の第１実施例を示す回路構成図である。
【図３】図２に示した第１実施例の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図４】本発明の第２実施例を示す回路構成図である。
【図５】従来の遅延回路の構成例を示す図である。
【図６】従来の遅延回路の他の構成例を示す図である。
１ ＰチャネルＭＯＳトランジスタ ２ ＮチャネルＭＯＳトランジスタ ３ 反転論理素子 ４ ＰチャネルＭＯＳトランジスタゲート充電回路 ５ ＮチャネルＭＯＳトランジスタゲート放電回路 ６ ＰチャネルＭＯＳトランジスタゲート放電回路 ７ ＮチャネルＭＯＳトランジスタゲート充電回路
Claims (4)
- 【請求項１】 ソースを電源にドレインを出力端子に接
続したＰチャネルＭＯＳトランジスタと、ソースを接地
にドレインを出力端子に接続したＮチャネルＭＯＳトラ
ンジスタと、入力端子に入力側を接続した反転論理素子
と、入力端子に印加される入力信号を入力しＰチャネル
ＭＯＳトランジスタのゲート制御信号を出力するＰチャ
ネルＭＯＳトランジスタゲート充電回路と、入力端子に
印加される入力信号を入力しＮチャネルＭＯＳトランジ
スタのゲート制御信号を出力するＮチャネルＭＯＳトラ
ンジスタゲート放電回路と、反転論理素子の出力信号を
入力しＰチャネルＭＯＳトランジスタのゲート制御信号
を出力するＰチャネルＭＯＳトランジスタゲート放電回
路と、反転論理素子の出力信号を入力しＮチャネルＭＯ
Ｓトランジスタのゲート制御信号を出力するＮチャネル
ＭＯＳトランジスタゲート充電回路とを備えたことを特
徴とするＣＭＯＳ遅延回路。 - 【請求項２】 前記ＰチャネルＭＯＳトランジスタゲー
ト充電回路は、ゲートを入力端子にソースを電源にドレ
インを前記ＰチャネルＭＯＳトランジスタのゲートに接
続した第２のＰチャネルＭＯＳトランジスタで構成し、
前記ＰチャネルＭＯＳトランジスタゲート放電回路は、
ゲートとドレインを反転論理素子の出力側に接続した第
３のＰチャネルＭＯＳトランジスタと、ゲートを該第３
のＰチャネルＭＯＳトランジスタのソースにソースを前
記ＰチャネルＭＯＳトランジスタのゲートにドレインを
反転論理素子の出力側に接続した第４のＰチャネルＭＯ
Ｓトランジスタとで構成し、前記ＮチャネルＭＯＳトラ
ンジスタゲート放電回路は、ゲートを入力端子にソース
を接地にドレインを前記ＮチャネルＭＯＳトランジスタ
のゲートに接続した第２のＮチャネルＭＯＳトランジス
タで構成し、前記ＮチャネルＭＯＳトランジスタゲート
充電回路は、ゲートとドレインを反転論理素子の出力側
にソースを前記ＰチャネルＭＯＳトランジスタゲート放
電回路を構成する第２のＰチャネルＭＯＳトランジスタ
のソースと共通に接続した第３のＮチャネルＭＯＳトラ
ンジスタと、ゲートを該第３のＮチャネルＭＯＳトラン
ジスタのソースにソースを前記ＮチャネルＭＯＳトラン
ジスタのゲートにドレインを反転論理素子の出力側に接
続した第４のＮチャネルＭＯＳトランジスタとで構成し
たことを特徴とする請求項１記載のＣＭＯＳ遅延回路。 - 【請求項３】 前記反転論理素子は、ソースを電源にド
レインを出力側にゲートを入力側に接続したＰチャネル
ＭＯＳトランジスタと、ソースを接地にドレインを出力
側にゲートを入力側に接続したＮチャネルＭＯＳトラン
ジスタとで構成されていることを特徴とする請求項１又
は２記載のＣＭＯＳ遅延回路。 - 【請求項４】 前記反転論理素子は、一端のソースを電
源に他端のドレインを出力側に各ゲートを入力側に共通
接続した複数の直列接続のＰチャネルＭＯＳトランジス
タと、一端のソースを接地に他端のドレインを出力側に
各ゲートを入力側に共通接続した複数の直列接続のＮチ
ャネルＭＯＳトランジスタとで構成されていることを特
徴とする請求項１又は２記載のＣＭＯＳ遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283507A JPH06112781A (ja) | 1992-09-30 | 1992-09-30 | Ｃｍｏｓ遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4283507A JPH06112781A (ja) | 1992-09-30 | 1992-09-30 | Ｃｍｏｓ遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112781A true JPH06112781A (ja) | 1994-04-22 |
Family
ID=17666441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4283507A Withdrawn JPH06112781A (ja) | 1992-09-30 | 1992-09-30 | Ｃｍｏｓ遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112781A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191630B1 (en) | 1998-06-18 | 2001-02-20 | Fujitsu Limited | Delay circuit and oscillator circuit using same |
-
1992
- 1992-09-30 JP JP4283507A patent/JPH06112781A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191630B1 (en) | 1998-06-18 | 2001-02-20 | Fujitsu Limited | Delay circuit and oscillator circuit using same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |