JPH02200006A - 半導体集積回路の遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は半導体集積回路の遅延回路に関する。

［従来の技術］ 従来から自動車電装用ＩＣの入力回路等に使用される遅
延回路として、数マイクロ秒の遅延時間を有するものが
使用されている。

第２図は従来のこの種の遅延回路の一例を示す回路図で
ある。

電源ＶＤＤと接地Ｖｓｓとの間に直列に接続されたＰチ
ャネルＭｏＳトランジスタＰ。１及びＮチャネルＭＯＳ
トランジスタＮＯＩは、ＣＭＯＳインバータＩ。、を構
成している。このＣＭＯＳインバータＩＱＩは、入力端
子Ｔ＋を介して入力された信号を反転させて出力部Ａに
出力する。このＣＭＯＳインバータＩＯＩの出力部Ａと
接地との間には容量Ｃが接続されている。この容量Ｃと
ＰチャネルＭＯＳトランジスタＰＯＩ及びＮチャネルＭ
ＯＳトランジスタｆ’Ｊｏｉのオン抵抗とは、これらに
より決定される時定数でＣＭＯＳインバータＩＯＩの出
力信号を遅延させる。また、電源ＶＤ＋）と接地Ｖ５５
との間に直列に接続されたＰチャネルＭＯＳトランジス
タＰＯ４及びＮチャネルＭＯＳトランジスタＮ。４は、
ＣＭＯＳインバータＩ。２を構成している。このＣＭＯ
ＳインバータＩＯ２は、出力部Ａを介してＣＭＯＳイン
バータＩ旧の出力を入力し、これを反転させた後、出力
端子Ｔｏを介して出力する。更に、電源ＶＤＤと出力部
Ａとの間には、ＰチャネルＭＯＳトランジスタＰＯ２及
びＰＯ３がそのドレインとソースとを相互に接続して直
列に接続されている。

これらＰチャネルＭＯＳトランジスタＰＯ２及びＰＯ３
のゲートは、夫々入力端子ＴＩ及び出力端子Ｔｏに接続
されている。また、出力部Ａと接地Ｖ５５との間にはＮ
チャネルＭＯＳトランジスタＮＯ２及びＮＯ３が接続さ
れている。これらＮチャネルＭＯＳトランジスタＮＯ２
及びＮＯ３のゲートは、夫々入力端子ＴＩ及び出力端子
Ｔｏに接続されている。

このように構成された従来の遅延回路では、Ｐチャネル
ＭＯＳトランジスタｐｏｔ及びＮチャネルＭＯＳトラン
ジスタＮＯＩのオン抵抗がいずれも数１００にΩと大き
なものに設計されている。入力端子ＴＩを介して入力さ
れる信号がＬレベル（接地電位Ｖｓｓ）又はＨレベル（
電源Ｖｏｏ）に変化すると、大きな抵抗値を有するＰチ
ャネルＭＯＳトランジスタＰＯＩ又はＮチャネルＭＯＳ
トランジスタＮ。１を介して容量Ｃが充電又は放電され
る。トランジスタＰＯＩ又はＮＯＩのオン抵抗と容量Ｃ
とから決定される時定数は大きいので、ＣＭＯＳインバ
ータＩＯＩの出力信号の時間的変化は少ない。これによ
り、入力端子Ｔ＋へ信号が入力された時点からＣＭＯＳ
インバータエ。２の出力が反転するまでの時間を遅らせ
ている。また、ＣＭＯＳインバータ１０１の出力の時間
的変化が少ないため、ＣＭＯＳインバータＩＯ２の出力
の変化も遅れる。しかしながら、ＣＭＯＳインバータＩ
Ｏ２とＰチャネルＭＯＳトランジスタＰＯ３又はＮチャ
ネルＭＯＳトランジスタＮＯ３とは正帰還ループを形成
しているので、ＣＭＯＳインバータエ。２の出力変化に
よってＰチャネルＭＯＳトランジスタＰ。、又はＮチャ
ネルＭＯＳトランジスタＮＯ３が導通しだすと、出力部
Ａの電位は急速に変化し、この結果、ＣＭＯＳインバー
タＩＯ２の出力が反転する。

このように、従来の遅延回路では、ＭＯＳトランジスタ
ＰＯＩ及びＩ’Ｊｏｔのオン抵抗と容量Ｃとによる時定
数及び出力端子Ｔ。から出力部Ａへのフィードバックに
より所望の遅延回路を得ている。

［発明が解決しようとする課題］ しかしながら、上述した従来の遅延回路は、大電流領域
で動作するＰチャネルＭＯＳトランジスタＰ。１及びＮ
チャネルＭＯＳトランジスタＮＯＩのオン抵抗と容量Ｃ
とによる時定数を利用しているため、大きな遅延量を得
ようとすると、容量Ｃを形成するコンデンサの電極面積
を増加させるか、又はＰチャネルＭＯＳトランジスタＰ
ＯＩ及びＮチャネルＭＯＳトランジスタＮＯＩのゲート
長を長くして相互コンダクタンスｇ、を小さくする必要
がある。この結果、素子面積が極めて大きくなるという
問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
素子面積の増加を招来することなく、大きな遅延量を得
ることができる半導体集積回路の遅延回路を提供するこ
とを目的とする。

［課題を解決するための手段］ 本発明に係る半導体集積回路の遅延回路は、入力線及び
出力線を備えた単位遅延回路を前記入力線及び出力線を
介して縦続接続して構成され、前記単位遅延回路は、ゲ
ートが前記入力線に共通接続されソースが出力部に共通
接続されドレインが夫々正電源及び負電源に接続された
第１のＮチャネルＭＯＳトランジスタ及び第１のＰチャ
ネルＭＯＳトランジスタと、前記出力部と前記正電源又
は負電源との間に接続された容量と、ゲートが前記出力
部に共通接続されドレインが前記出力線に共通接続され
ソースが夫々正電源及び負電源に接続された第２のＰチ
ャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳ
トランジスタとを具備したことを特徴とする。

［作用］ 本発明によれば、入力信号がＨレベルになると、第１の
ＮチャネルＭｏＳトランジスタがオンするので、この第
１のＮチャネルＭＯＳトランジスタを通じて容量が充電
される。この容量の充電に伴い、第１のＮチャネルＭＯ
Ｓトランジスタのソース電位が上昇するため、ソース・
ゲート間電圧が小さくなる。従って、第１のＮチャネル
ＭＯＳトランジスタは弱電流領域で動作することになり
、そのオン抵抗が増加することとなる。

また、入力信号がＬレベルになると、第１のＰチャネル
ＭｏＳトランジスタがオンになるので、この第１のＰチ
ャネルＭＯＳトランジスタを通じて容量の放電が行われ
る。この容量の放電に伴い、第１のＰチャネルＭＯＳト
ランジスタのソース電位が低下するため、ソース・ゲー
ト間電圧が小さくなる。従って、第１のＰチャネルＭＯ
Ｓトランジスタは弱電流領域で動作することになり、そ
のオン抵抗が増加することとなる。

これらの結果、容量の充放電が進む程、その充放電を担
うＭＯＳトランジスタのオン抵抗は大きくなり、充放電
が妨げられることとなる。このため、出力部の電圧の変
化は極めて遅くなる。そして、この出力部の電圧によっ
て第２のＰチャネルＭＯＳトランジスタ及び第２のＮチ
ャネルＭＯＳトランジスタは相補的に導通制御されて、
出力線に正電源又は負電源のレベルを出力する、更に、
このような単位遅延回路を少なくとも２段接続すること
によって、正転遅延出力を得ることができる。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の実施例に係る半導体集積回路の遅延回
路を示す回路図である。この遅延回路は２つの単位遅延
回路り、及びＤ２を縦続接続して構成されている。

単位遅延回路Ｄ１は次のように構成されている。

即ち、入力端子ＴＩからの信号を入力する初段部にはノ
ン・インバーテイングバッファＮ１１が設けられている
。このノン・インバーテイングバッファＮ１．は、電源
ＶＤＤにＮチャネルＭＯＳトランジスタＮ１のドレイン
を接続すると共に、接地ＶＳＳにＰチャネルＭＯＳトラ
ンジスタＰｌのドレインを接続し、これらのソースを出
力部Ａ１に共通接続し、更に、これらのゲートを入力端
子ＴＩに共通接続して構成されている。ＮチャネルＭＯ
ＳトランジスタＮ１及びＰチャネルＭＯＳトランジスタ
Ｐ１のバックゲートは、夫々のソース、即ち出力部Ａ、
に接続されるか又は接地■ｓｓ及び電源ＶＤＤに夫々接
続されている。このノン・インバーテイングバッファＮ
１１の出力部Ａ、と接地Ｖ５５との間には、容量Ｃ１が
接続されている。

また、出力部ＡｌはＣＭＯＳインバータエ、の入力端に
も接続されている。このＣＭＯＳインバータ１１は、電
源ＶＤＤにＰチャネルＭＯＳトランジスタＰ２のソース
を接続すると共に、接地ＶＳＳにＮチャネルＭＯＳトラ
ンジスタＮ２のソースを接続し、これらのドレインを共
通接続して次段回路への出力部とし、更にこれらのゲー
トをノン・インバーテイングバッファＮ１．の出力部Ａ
１に共通接続して構成されている。

また、単位遅延回路Ｄ２も上記単位遅延回路り、と同様
の構成を有している。即ち、ＰチャネルＭＯＳトランジ
スタレ１及びＮチャネルＭＯＳトランジスタＮ１に夫々
対応するＰチャネルＭＯＳトランジスタＰ３及びＮチャ
ネルＭＯＳトランジスタＮ３によってノン・インバーテ
イングバッファＮＩ２が構成され、またＰチャネルＭＯ
Ｓ）−ランジスタＰ２及びＮチャネルＭＯＳトランジス
タＮ２に夫々対応するＰチャネルＭＯＳトランジスタＰ
４及びＮチャネルＭＯＳトランジスタＮ４によってＣＭ
ＯＳインバータＩ２が構成され、更に、その出力部がこ
の遅延回路の出力部として出力端子Ｔｏに接続されてい
る。そして、容量Ｃ１に対応して容量Ｃ２がノン・イン
バーテイングバッファＮ　Ｉ　２の出力部Ａ２と接地Ｖ
ＳＳとの間に接続されている。

次に、このように構成された本実施例の回路の動作につ
いて説明する。

先ず、ノン・インバーテイングバッファＮ１１の動作に
ついて説明する。ノン・インバーテイングバッファＮ１
．は通常のＣＭＯＳインバータにおけるＰチャネルＭＯ
Ｓ）−ランジスタとＮチャネルＭＯＳトランジスタとを
入れ換えた構成となっている。このため、容量Ｃ１の充
電はＮチャネルＭＯＳトランジスタＮ１によって、また
その放電はＰチャネルＭＯＳトランジスタＰ１によって
行われる。いま、出力部Ａ１の電位が接地電位の状態で
入力端子ＴＩに与えられる信号がＬレベルからＨレベル
に変化した場合、ＮチャネルＭｏＳトランジスタＮ１が
導通ずる。その直後のトランジスタＮ１のソースに対す
るゲート電圧■ｏｓは電源ＶＤＤの電圧に略等しく、Ｎ
チャネルＭＯＳトランジスタＮ、は大電流領域で動作し
、容量Ｃ１の充電が開始される。この結果、Ｎチャネル
ＭＯＳトランジスタＮ１のソース電位は、容量Ｃ１の充
電と共に上昇し、そのソースに対するゲート電圧■Ｇｓ
は小さくなる。従って、ＮチャネルＭＯＳトランジスタ
Ｎ１の動作領域は大電流領域から弱電流領域に移行し、
見かけ上そのオン抵抗は増大することとなる。

また、ＰチャネルＭＯＳトランジスタＰ１により容量Ｃ
１を放電する場合も、同様にして説明され、容量Ｃ１の
放電が進むにつれ、ＰチャネルＭＯＳトランジスタＰ、
の見かけ上のオン抵抗は増大することとなる。このよう
にして、ノン・インバーテイングバッファＮＩｌは入力
端子ＴＩを介して入力した信号をＮチャネルＭｏＳトラ
ンジスタＮ１及びＰチャネルＭＯＳトランジスタＰ１の
オン抵抗と容量Ｃ１との時定数によって規定される遅延
量を有する出力信号として次段のＣＭＯＳインバータエ
、の入力に与える。

ところで、ＣＭＯＳインバータ■１の入力に与えられる
ノン・インバーテイングバッファＮＩ。

の出力信号は、その遅延量が大きい程、変化分が小さく
なる。しかも、その振幅はノン・インバーテイングバッ
ファＮ１．の１段でＰチャネルＭＯＳトランジスタのス
レッショルド電圧ＶＴＰとＮチャネルＭＯＳトランジス
タのスレショルド電圧Ｖ丁Ｎとの和だけ小さくなり、ノ
ン・インバーテイングバッファＮ１．のみを連続して接
続すると、後段側で信号の振幅がとれなくなる。このた
め、振幅再生と出力の波形整形の目的でＣＭＯＳインバ
ータ１．をノン・インバーテイングバッファＮ１１の次
段として接続している。

このように単位遅延回路Ｄ１で遅延された信号は、更に
単位遅延回路Ｄ２で上述した作用と同様の作用により遅
延される。これにより、更に遅延量を増すことができる
と共に、正転遅延出力を得ることができる。

なお、本実施例におけるＰチャネルＭＯＳトランジスタ
Ｐ、　、Ｐ２及びＮチャネルＭＯＳトランジスタＮ、　
、Ｎ２並びに容量Ｃ１により構成される単位遅延回路Ｄ
１を必要な段数だけ接続することによって遅延量を調整
することも可能である。

また、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタの電流駆動能力の違いによって信号の立
上り又は立下り時間に差が生ずる場合には、この単位遅
延回路を偶数段接続することによって、入力端子Ｔ＋を
介して入力される信号り及びＨの遅延量の差を小さくす
ること゛もできる。

更に、本実施例におけるＰチャネルＭＯＳトランジスタ
Ｐ、　　ｐ、及びＮチャネルＭＯＳトランジスタＮ１、
Ｎ、のバックゲートバイアスを夫々のソースに接続する
ことにより、遅延量の電源ＶＤＤの電圧依存性や周囲温
度依存性を小さくすることができる。

［発明の効果コ 以上説明したように本発明によれば、容量の充放電を行
うＭＯＳトランジスタの動作領域は、充放電が進むのに
伴い、大電流領域から弱電流領域へ移行する。このため
、容量の充放電を行うＭＯＳトランジスタのオン抵抗を
、素子面積の増加を招来することなく大きくすることが
でき、大きな遅延量を得ることができるという効果を有
する。

【図面の簡単な説明】

第１図は本発明の実施例に係る遅延回路を示す回路図、
第２図は従来の遅延回路の一例を示す回路図である。 Ａ、ＡＩ　、Ａ２　：出力部、Ｃ，Ｃ，、Ｃ２；容量、
ＩＱ！、１０２．Ｉｔ　、Ｉ２　　：ＣＭＯＳインバー
タ、ＮＯＩ・Ｎ０２１　ＮＯ３・ＮＯ４・Ｎ１・Ｎ２・
Ｎ３゜Ｎ４　；ＮチャネルＭＯＳトランジスタ、Ｎ１１
ＮＩ２；ノン・インバーテイングバッファ、ＰＯＩ。

Claims (1)

【特許請求の範囲】
1. （１）入力線及び出力線を備えた単位遅延回路を前記入
   力線及び出力線を介して縦続接続して構成され、前記単
   位遅延回路は、ゲートが前記入力線に共通接続されソー
   スが出力部に共通接続されドレインが夫々正電源及び負
   電源に接続された第１のＮチャネルＭＯＳトランジスタ
   及び第１のＰチャネルＭＯＳトランジスタと、前記出力
   部と前記正電源又は負電源との間に接続された容量と、
   ゲートが前記出力部に共通接続されドレインが前記出力
   線に共通接続されソースが夫々正電源及び負電源に接続
   された第２のＰチャネルＭＯＳトランジスタ及び第２の
   ＮチャネルＭＯＳトランジスタとを具備したことを特徴
   とする半導体集積回路の遅延回路。