KR100775942B1 - Ｄ급 출력단 증폭기 복수개가 캐스캐이드로 연결되는증폭장치 - Google Patents

Abstract

본 발명에 따른 증폭장치는, 입력과 출력이 저항을 매개로 연결되는 D급 출력단 증폭기 복수개가 커패시터를 매개로 하여 캐스캐이드로 연결되는 것을 특징으로 한다. 상기 D급 출력단 증폭기는 NMOS와 PMOS를 포함하여 이루어지는 것이거나, NPN형 BJT와 PNP형 BJT를 포함하여 이루어지는 것일 수 있다. 본 발명에 의하면, D급 출력단 증폭기가 연속적으로 캐스캐이드 연결되는 경우에 이득특성이 열화되는 것을 방지할 수 있게 된다.

커패시터, 저항, 캐스캐이드, 이득, 증폭기, D급 출력단

Description

Ｄ급 출력단 증폭기 복수개가 캐스캐이드로 연결되는 증폭장치{Amplifier having class-D chain structure}

도 1은 무선통신 시스템용 전력증폭기에 사용되는 D급 출력단 증폭기의 일반적인 회로도;

도 2는 도 1의 전력증폭기의 입력 대비 출력 그래프;

도 3은 도 1의 D급 출력단 증폭기(100) 복수개가 캐스캐이드로 연결되는 증폭장치를 설명하기 위한 도면;

도 4는 도 3의 문제점을 해결하기 위한 종래의 D급 출력단 증폭기(200)을 설명하기 위한 회로도;

도 5는 도 4의 D급 출력단 증폭기(200) 복수개가 캐스캐이드로 연결되는 증폭장치를 설명하기 위한 도면;

도 6은 본 발명에 따른 증폭장치를 설명하기 위한 도면이다.

<도면의 주요부분에 대한 참조부호의 설명>

100, 200: D급 출력단 증폭기 101: NMOS

102: PMOS 103: 저항

104: 커패시터

본 발명은 증폭장치에 관한 것으로서, 특히 D급 출력단 증폭기 복수개가 캐스캐이드로 연결되는 증폭장치에 관한 것이다.

무선통신 시스템용 전력증폭기에 사용되는 D급 출력단 증폭기의 일반적인 회로구성이 도 1에 도시되었다. 도 1에 도시된 바와 같이 D급 출력단 증폭기(100)는 NMOS(101)와 PMOS(102)로 구성된 CMOS 구조를 가지며 도 2와 같은 입력 대비 출력 그래프를 갖는다.

D급 출력단 증폭기(100)가 가장 큰 이득을 가지기 위해서는 참조번호 A로 표시한 지점에 바이어스 포인트가 위치하여야 한다. 참조번호 A로 표시한 지점에 바이어스 포인트가 위치하기 위해서는 입력 바이어스를 VDD와 GND의 중간인 Vm에 위치하도록 정해주어야 하고 NMOS(101)와 PMOS(102)의 크기의 비를 잘 조정하여 입력 바이어스가 VDD와 GND의 중심에 위치할 때 출력 바이어스도 VDD와 GND의 중간에 위치하도록 하여야 한다.

일반적으로 D급 출력단 증폭기(100)는 입력 대비 출력 그래프의 기울기가 매우 가파르기 때문에 NMOS(101)와 PMOS(102)의 크기나 입력 바이어스 포인트의 미세한 변화에 따라 출력 바이어스 포인트가 매우 민감하게 움직이는 단점이 있다.

도 3은 도 1의 D급 출력단 증폭기(100) 복수개가 캐스캐이드로 연결되는 증폭장치를 설명하기 위한 도면이다. 각 D급 출력단 증폭기(100) 단의 출력 바이어스 포인트는 다음 단의 입력 바이어스 포인트의 역할을 한다. 따라서 첫 단의 입력 바이어스 포인트가 조금만 움직여도 다음 단의 입력 바이어스 포인트가 크게 변화하게 되고, 이는 그 다음 단의 바이어스 포인트에 더 크게 영향을 주게 된다.

또한 실제 반도체 제조공정에서는 설계시 정한 능동소자(101, 102)의 크기를 정확하게 만들지 못할 수 있다. 이로 인해 첫 단의 입력 바이어스가 VDD와 GND의 중간에 위치하도록 고정되어도 출력 바이어스가 VDD와 GND의 중간에 위치하지 않게 된다. 따라서 연속적인 구조로 D급 출력단 증폭기(100)를 연결하였을 때 뒷단으로 갈수록 바이어스 포인트를 원하는 위치에 존재하지 않게 하는 원인이 된다.

도 2의 참조부호 A로 표시한 바와 같이 VDD와 GND의 중심에 바이어스 포인트가 위치하지 않으면, 입력의 크기가 GND에서 VDD까지 흔들리지 않는 경우 출력에 변화가 거의 없게 된다. 이는 결국 이득의 감소로 나타나게 되어 더 큰 이득을 얻기 위해 증폭기를 연속적인 구조로 연결한 보람이 없게 된다.

도 4는 도 3의 문제점을 해결하기 위한 종래의 D급 출력단 증폭기(200)를 설명하기 위한 회로도이다. 도 4에 도시된 바와 같이, 저항(103)이 D급 출력단 증폭기(100)의 입력과 출력 사이에 연결된다. 그러면 저항(103)이 부귀환의 역할을 하여 입력 바이어스와 출력 바이어스가 동일한 지점(도 2의 참조부호 A)에 존재하게 된다. 즉, D급 출력단 증폭기(100)의 출력신호를 저항(103)을 매개로 검출하여 동일한 D급 출력단 증폭기(100)의 입력으로 부귀환 시켜주는 과정을 통하여 D급 출력 단 증폭기(100)의 입력과 출력의 바이어스가 안정화 되도록 한다.

그러나 도 5와 같이 D급 출력단 증폭기(100)를 연속적으로 캐스캐이드 연결시킬 경우에는 각 D급 출력단 증폭기(100)의 입력 바이어스와 출력 바이어스가 VDD와 GND의 중심에 위치하게 하지 못한다. 왜냐하면 D급 출력단 증폭기(200)가 캐스캐이드로 연결될 때에는 하나의 D급 출력단 증폭기(200) 내에서 부귀환이 발생할 뿐만 아니라 각 D급 출력단 증폭기(200) 사이에서도 부귀환이 발생하기 때문이다. 따라서 회로 설계시 의도한 바이어스 지점과는 다른 바이어스 지점을 가질 위험성이 매우 놓다.

따라서 본 발명이 이루고자 하는 기술적 과제는, D급 출력단 증폭기 복수개가 캐스캐이드로 연결되는 경우에 각 D급 출력단 증폭기의 바이어스 지점이 정중앙에 위치하여 연속된 구조에서 이득의 감소가 발생하지 않고 PMOS와 NMOS의 크기 비율에 대해 바이어스 포인트의 변화가 둔감한 증폭장치를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 증폭장치는, 입력과 출력이 저항을 매개로 연결되는 D급 출력단 증폭기 복수개가 커패시터를 매개로 하여 캐스캐이드로 연결되는 것을 특징으로 한다.

상기 D급 출력단 증폭기는 NMOS와 PMOS를 포함하여 이루어지는 것이거나, NPN형 BJT와 PNP형 BJT를 포함하여 이루어지는 것일 수 있다.

이하에서, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 아래의 실시예는 본 발명의 내용을 이해하기 위해 제시된 것일 뿐이며 당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상 내에서 많은 변형이 가능할 것이다. 따라서, 본 발명의 권리범위가 이러한 실시예들에 한정되는 것으로 해석돼서는 안 된다.

도 6은 본 발명에 따른 증폭장치를 설명하기 위한 도면이다. 도 6을 참조하면, D급 출력단 증폭기(200)는 도 4와 같이 입력과 출력이 저항(103)을 매개로 연결되며 각 D급 출력단 증폭기(200)들은 커패시터(104)를 매개로 하여 캐스캐이드 연결된다. 커패시터(104)는 각 D급 출력단 증폭기(200)의 DC경로를 차단시켜서 입력과 출력에 연결된 저항(103)에서 앞단의 D급 출력단 증폭기(200)와 뒷단의 D급 출력단 증폭기(200)가 보이는 것을 방지함으로써 각 D급 출력단 증폭기(200)가 저항(103)에 의해 독립적으로 바이어스 포인트가 설정되도록 하는 역할을 한다.

따라서 도 5와 같이 저항(103)만 있는 경우에 비해 안정된 바이어스 포인트를 유지할 수 있으며, 높은 이득을 얻을 수 있는 곳에 바이어스 포인트가 위치하게 할 수 있어서 이득의 감소를 방지할 수 있게 된다.

도 6의 구성에서는 각 D급 출력단 증폭기(200)의 입력과 출력 사이에 연결된 저항(103)이 자동으로 바이어스 포인트를 VDD와 GND의 중앙에 위치하도록 해주기 때문에 도 3과 같은 종래의 일반적인 경우에 비해 입력 바이어스를 넣어줄 필요가 없으며, 이는 집적회로 상에서 입력 바이어스를 위한 패드를 형성할 필요가 없음을 의미하므로 소자의 구성을 간단하게 할 수 있다. D급 출력단 증폭기(200)는 NMOS(101)와 PMOS(102) 대신에 NPN형 BJT와 PNP형 BJT로 구성될 수도 있다.

상술한 바와 같이 본 발명에 의하면, D급 출력단 증폭기(200)가 연속적으로 캐스캐이드 연결되는 경우에 이득특성이 열화되는 것을 방지할 수 있게 된다.

Claims (3)

1. 입력과 출력이 저항을 매개로 연결되는 D급 출력단 증폭기 복수개가 커패시터를 매개로 하여 캐스캐이드로 연결되는 것을 특징으로 하는 증폭장치.
2. 제1항에 있어서, 상기 D급 출력단 증폭기가 NMOS와 PMOS를 포함하여 이루어지는 것을 특징으로 하는 증폭장치.
3. 제1항에 있어서, 상기 D급 출력단 증폭기가 NPN형 BJT와 PNP형 BJT를 포함하여 이루어지는 것을 특징으로 하는 증폭장치.

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