JP2006115255A - 演算増幅器 - Google Patents

Abstract

【課題】 高い耐圧を得ることができる演算増幅器を提供する。
【解決手段】 演算増幅器１００は、入力段に設けられた差動増幅回路１０と、後段の増幅回路２０を含む。差動増幅回路１０において、第１、第３バイポーラトランジスタＱ１、Ｑ３は、いずれもＰＮＰ型バイポーラトランジスタであって、ダーリントン接続されており、第１バイポーラトランジスタＱ１のベース端子には、反転入力端子１０２が接続されている。第１、第３バイポーラトランジスタＱ１、Ｑ３と、第２、第４バイポーラトランジスタＱ２、Ｑ４は、差動入力対を構成している。その差動入力対を構成する第１、第２バイポーラトランジスタＱ１、Ｑ２のベース端子と接地電位間には、それぞれ第１保護ダイオードＤ１、第２保護ダイオードＤ２が接続されている。これらの保護ダイオードは、カソード端子がバイポーラトランジスタのベース端子側に、カソード端子が接地電位側となるように接続される。
【選択図】 図１

Description

本発明は、演算増幅器に関し、特にその回路保護技術に関する。

演算増幅器は、電子回路を構成する基本回路としてあらゆる用途において広く用いられている。このような演算増幅器は、ＬＳＩの一部に集積化されて使用される場合の他、プリント基板上などに実装される単体のパッケージ商品としても多くの用途で必要とされている。

このような回路部品のパッケージ品では、特にサージ、静電気などに対する信頼性が強く要求されている。演算増幅器を単体のパッケージ品として構成した場合、反転、非反転入力端子は外部電極として引き出されることになるため、これらの入力端子に対して保護回路を設ける必要性がある。

演算増幅器の反転、非反転入力端子は、差動入力対を構成するトランジスタに接続されており、静電気放電（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ、以下ＥＳＤと略す）などに対して保護を行う必要がある。こうした演算増幅器の保護に関しては例えば特許文献１に記載されている。

特開平１１−７４７４２号公報

上記文献に記載の技術においては、差動入力対を構成するトランジスタをバイポーラトランジスタにすることによって耐圧を向上させる手法がとられている。しかしながら、バイポーラトランジスタであっても、ベースエミッタ間、あるいはベースコレクタ間に数百Ｖから数ｋＶ近い高い電圧が印加されるとその信頼性に影響を受ける場合がある。

本発明はこうした課題に鑑みてなされたものであり、その目的は、高耐圧性を備えた演算増幅器の提供にある。

本発明のある態様は演算増幅器に関する。この演算増幅器は、反転入力端子および非反転入力端子に接続される入力差動対を構成する少なくとも一方のトランジスタの制御端子にカソード端子が接続され、接地電位端子にアノード端子が接続される保護ダイオードを備える。

「制御端子」とは、バイポーラトランジスタではベース端子を、電界効果トランジスタ（以下ＦＥＴと略す）ではゲート端子をいう。
この態様によれば、保護ダイオードを反転、非反転入力端子と固定電位である接地電位間に設けることによって、差動対を構成するトランジスタにサージ電流が流れる前に保護ダイオードが逆方向にオンし、トランジスタに印加される電圧がクランプされるため、耐圧を高めることができる。
なお、本明細書における「演算増幅器」は、入力差動対を備えるコンパレータも含む広い概念である。

入力差動対を構成するトランジスタはＰＮＰ型バイポーラトランジスタであって、保護ダイオードのサイズは、カソード端子からアノード端子に向かって流れる逆方向電流がトランジスタのベース電流と略等しくなるように設定されてもよい。

バイポーラトランジスタを用いることによってＦＥＴよりも高耐圧とすることができ、さらに、ダイオードの逆方向電流を利用して、バイポーラトランジスタのベース電流を接地に逃がすことによって、演算増幅器の入力端子に接続される回路にベース電流が与える影響を低減することができる。

本発明の別の態様もまた、演算増幅器である。この演算増幅器は、反転入力端子および非反転入力端子に接続される入力差動対を構成する少なくとも一方のトランジスタの制御端子にアノード端子が接続され、固定電位である電源電圧端子にカソード端子が接続される保護ダイオードを備える。

この態様によれば、電源電圧端子あるいは反転、非反転入力端子にサージが入力された場合においても、トランジスタを保護することができる。

入力差動対を構成するトランジスタはＮＰＮ型バイポーラトランジスタであって、保護ダイオードのサイズは、カソード端子からアノード端子に向かって流れる逆方向電流がトランジスタのベース電流と略等しくなるように設定されてもよい。

バイポーラトランジスタを用いることによってＦＥＴよりも高耐圧とすることができ、さらに、保護ダイオードの逆方向電流を利用して、バイポーラトランジスタのベース電流を保護ダイオードを介して供給することによって、演算増幅器の入力端子に接続される回路にベース電流が与える影響を低減することができる。

保護ダイオードは、複数個並列に接続されてもよい。
複数のダイオードを並列にトリミングによって面積が調節できるように形成することによって、半導体製造プロセスなどのばらつきによってトランジスタの耐圧が変化した場合に、保護ダイオードのサイズをトランジスタの耐圧に応じて調節することができる。さらに、半導体製造プロセスのばらつきなどによってトランジスタの電流増幅率がばらついた場合には演算増幅器のバイアス電流、すなわち差動入力対を構成するトランジスタのベース電流がばらつくことになるため、このベース電流に応じて保護ダイオードのサイズを調節することにより、入力端子に接続される回路に及ぼす影響を低減することができる。

演算増幅器は一体集積化されており、保護ダイオードは、該保護ダイオードが接続される反転入力端子あるいは非反転入力端子に対応する電極パッドと隣接して設けられてもよい。

なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明に係る演算増幅器によれば、高い耐圧を得ることができる。

図１は、実施の形態に係る演算増幅器１００の構成を示す回路図である。この演算増幅器１００は、入力段に設けられた差動増幅回路１０と、後段の増幅回路２０を含んでおり、反転入力端子１０２および非反転入力端子１０４に入力される信号を差動増幅して出力端子１０６から出力する。以降の図において、同一の構成要素には同一の符号を付し、重複した説明を省略する。

差動増幅回路１０は、第１から第６バイポーラトランジスタＱ１〜Ｑ６と、定電流源１２、第１、第２保護ダイオードＤ１、Ｄ２を含む。
第１バイポーラトランジスタＱ１、第３バイポーラトランジスタＱ３は、いずれもＰＮＰ型バイポーラトランジスタであって、ダーリントン接続されており、第１バイポーラトランジスタＱ１のベース端子には、反転入力端子１０２が接続されている。
同様に、第２バイポーラトランジスタＱ２、第４バイポーラトランジスタＱ４も、いずれもＰＮＰ型バイポーラトランジスタでありダーリントン接続され、第２バイポーラトランジスタＱ２のベース端子には、非反転入力端子１０４が接続されている。

第１、第３バイポーラトランジスタＱ１、Ｑ３と、第２、第４バイポーラトランジスタＱ２、Ｑ４は、差動増幅回路１０において差動入力対を構成している。第３バイポーラトランジスタＱ３および第４バイポーラトランジスタＱ４のエミッタ端子は互いに共通に、定電流源１２に接続されている。
第５バイポーラトランジスタＱ５および第６バイポーラトランジスタＱ６はＮＰＮ型バイポーラトランジスタであって、ベース、エミッタ端子が共通に接続されてカレントミラー回路を形成している。この第５、第６バイポーラトランジスタＱ５、Ｑ６は、差動入力対を構成する第１、第３バイポーラトランジスタＱ１、Ｑ３および第２、第４バイポーラトランジスタＱ２、Ｑ４に対して定電流負荷として機能する。

本実施の形態に係る演算増幅器１００において、その差動入力対を構成する第１、第２バイポーラトランジスタＱ１、Ｑ２のベース端子と接地電位間には、それぞれ第１保護ダイオードＤ１、第２保護ダイオードＤ２が接続されている。これらの保護ダイオードは、カソード端子がバイポーラトランジスタのベース端子側に、アノード端子が接地電位側となるように接続される。

第４バイポーラトランジスタＱ４および第６バイポーラトランジスタＱ６の接続点は増幅回路２０に接続されている。この増幅回路２０は、一般的な演算増幅器の出力段の構成するものであればよく、その回路形式は何であってもよい。

以上のように構成された演算増幅器１００の回路保護について説明する。反転入力端子１０２あるいは非反転入力端子１０４から数百Ｖから数ｋＶのサージ電圧が入力されると、第１保護ダイオードＤ１、第２保護ダイオードＤ２が逆方向にオンすることになる。このとき、第１保護ダイオードＤ１、第２保護ダイオードＤ２には逆方向に大電流が流れ、アノードカソード間の電位差は、ツェナー電圧Ｖｚでクランプされる。その結果、第１バイポーラトランジスタＱ１、第２バイポーラトランジスタＱ２のベースエミッタ間には、ツェナー電圧Ｖｚ以上の電圧が印加されることはないため、保護ダイオードのツェナー電圧Ｖｚを、バイポーラトランジスタのベースエミッタ間あるいはベースコレクタ間耐電圧よりも低く設定することによって、バイポーラトランジスタの信頼性に影響を及ぼす高電圧が印加されるのを未然に防ぐことができる。

つぎに、本実施の形態に係る演算増幅器１００における保護ダイオードのサイズについて説明する。
差動増幅回路１０において差動対を構成する第３バイポーラトランジスタＱ３、第４バイポーラトランジスタＱ４には、定電流源１２によってバイアス電流が流れている。ここで、バイポーラトランジスタのベース電流Ｉｂとコレクタ電流Ｉｃには、電流増幅率βを用いてＩｃ＝Ｉｂ×βの関係が成り立っている。
いま、定電流源１２によって、２×Ｉｘの電流が生成されているとすると、第３バイポーラトランジスタＱ３および第４バイポーラトランジスタＱ４には平衡時においてそれぞれＩｘのコレクタ電流が流れることになる。したがって、第３、第４バイポーラトランジスタＱ３、Ｑ４のベース電流はそれぞれＩｘ／βの電流が流れることになる。

差動対を構成する第１から第４トランジスタＱ１〜Ｑ４は、一つの集積回路内に近接して形成されるため、その電流増幅率βはいずれも等しいと考えられる。第３バイポーラトランジスタＱ３、第４バイポーラトランジスタＱ４のベース電流は、それぞれにダーリントン接続されている第１バイポーラトランジスタＱ１、第２バイポーラトランジスタＱ２のコレクタ電流に相当するから、第１バイポーラトランジスタＱ１および第２バイポーラトランジスタＱ２のベース電流は、Ｉｘ／（β×β）で与えられることになる。

この第１、第２バイポーラトランジスタＱ１、Ｑ２のベース電流はそれぞれ、反転入力端子１０２、非反転入力端子１０４からこの演算増幅器１００の外部へと流れ出ることになる。一般的には、演算増幅器１００の入力インピーダンスに対して、演算増幅器１００の反転入力端子１０２、非反転入力端子１０４に接続される回路の出力インピーダンスは十分に低いため、上記のベース電流が回路動作に及ぼす影響はそれほど問題となることはない。ところが、演算増幅器１００の反転入力端子１０２、あるいは非反転入力端子１０４に、フォトダイオードなどのように、入力信号に対応する検出電流を出力するような素子が接続される場合において、その検出電流が微弱であるような場合には、第１バイポーラトランジスタＱ１、第２バイポーラトランジスタＱ２に流れるベース電流が、回路動作に及ぼす影響が無視できない場合がある。

そこで、このような場合には、本実施の形態に係る演算増幅器１００の保護ダイオードのサイズを以下のようにして決定することが望ましい。
第１保護ダイオードＤ１、第２保護ダイオードＤ２として設けられているダイオードに逆方向に印加される電圧がツェナー電圧Ｖｚよりも小さい場合には、これらのダイオードにはカソード端子からアノード端子に向かって微少な逆方向電流が流れている。この保護ダイオードに流れる逆方向電流は、ダイオードのサイズに比例する。

そこで、このダイオードのサイズを調節し、保護ダイオードに流れる逆方向電流と、平衡時に第１バイポーラトランジスタＱ１、第２バイポーラトランジスタＱ２に流れるベース電流と実質的に等しくなるようにすることによって、第１、第２バイポーラトランジスタＱ１、Ｑ２に流れるベース電流は、第１、第２保護ダイオードＤ１、Ｄ２を介して接地へと流れることになる。その結果、反転入力端子１０２および非反転入力端子１０４から外部へと電流が流れなくなるため、外部に接続される回路に及ぼす影響を低減することができる。ここでバイポーラトランジスタのベース電流と保護ダイオードの逆方向電流をどの程度等しくすればよいかは、外部に接続される回路に応じて決めればよいが、少なくとも１／２から２倍以内とすることが望ましい。

第１保護ダイオードＤ１、第２保護ダイオードＤ２は、複数のダイオードを並列に接続して形成してもよい。図２は、図１の演算増幅器１００における反転入力端子１０２の周辺回路を示している。

図２において、第１保護ダイオードＤ１は、ダイオード３０が４つ並列に接続されて形成されており、それぞれのダイオード３０は配線によって接続されている。このダイオード間を接続する配線をレーザトリミングにより切断し、並列に接続されるダイオードの数を変更することによって、第１保護ダイオードＤ１のサイズを調節することができる。

保護ダイオードのサイズは、たとえば次のような事情によって調節する必要がある。まず、保護対象となっているバイポーラトランジスタの耐圧は、演算増幅器１００を製造する半導体製造プロセスなどのばらつきによって変化することになる。一方で、保護ダイオードの保護能力はダイオードのツェナー電圧Ｖｚの他、そのサイズによっても決まる。そこで、バイポーラトランジスタの耐圧に応じてダイオード３０を接続する配線をトリミングし、所望のサイズとすることによって保護対象のバイポーラトランジスタを適切に保護することが可能となる。

また、半導体製造プロセスのばらつきなどによってバイポーラトランジスタの電流増幅率βがばらついた場合には演算増幅器１００のバイアス電流、すなわち差動入力対を構成する第１、第２バイポーラトランジスタＱ１、Ｑ２のベース電流もばらつくことになる。したがって、演算増幅器１００の反転入力端子１０２、非反転入力端子１０４に接続される回路にベース電流が与える影響を低減する必要がある場合には、ベース電流と逆方向電流が等しくなるように第１保護ダイオードＤ１、第２保護ダイオードＤ２のサイズをトリミングによって調節することができる。

また、半導体集積回路の設計においては、同一のマスクを複数の製品で共通して用いたい場合もある。たとえば演算増幅器１００に要求されるスルーレートなどの特性が製品ごとに異なる場合には、それに応じてバイアス電流、すなわち第１、第２バイポーラトランジスタＱ１、Ｑ２のベース電流も変更される場合がある。このときにダイオードサイズをトリミングによって調整可能に形成することによって、大幅に設計変更することなく複数の製品に対応させることができる。

図３（ａ）、（ｂ）は、図１の演算増幅器１００の反転入力端子１０２、非反転入力端子１０４の電極パッド、第１保護ダイオードＤ１、第２保護ダイオードＤ２の半導体チップ上の配置を示す図である。図３（ａ）、（ｂ）に示すように、演算増幅器１００を構成するバイポーラトランジスタは、半導体チップ上の中心の領域２００に形成される。
半導体チップの外周には、この領域２００を囲うようにして反転入力端子１０２、非反転入力端子１０４、接地端子ＧＮＤ、電源電圧端子Ｖｃｃなどの電極パッドが配置される。

保護ダイオードのサイズは、電極パッドのサイズと同程度となる。そこで、保護ダイオードを半導体チップの外周部に電極パッドと並べて配置している。すなわち、第１、第２保護ダイオードＤ１、Ｄ２はそれぞれ、反転入力端子１０２、非反転入力端子１０４に対応する電極パッドと隣接して設けられている。

反転入力端子１０２、非反転入力端子１０４にサージ電圧が入力されて保護ダイオードが逆方向にオンすると、保護ダイオードには大電流が流れる。そのため、保護ダイオードのアノード端子が接続される接地電位は、図３（ａ）、（ｂ）に示すように太い接地配線４０によって接地端子ＧＮＤと接続されている。この接地配線４０は、領域２００を囲うようにして敷設されている。接地配線４０によって演算増幅器１００を構成する回路素子の周辺を囲うことによって、外部からのノイズなどが除去されることになるため、演算増幅器１００の動作をより安定化させることができる。

図３（ａ）のように反転入力端子１０２、非反転入力端子１０４を隣り合わせて配置した場合、差動対を構成する第１〜第４バイポーラトランジスタＱ１〜Ｑ４は、近接して配置されるため、配線の引き回しを最短とすることができる。
また、図３（ｂ）のように配置した場合には、第１保護ダイオードＤ１、第２保護ダイオードＤ２が隣接することになるため、ダイオードの特性を均一にそろえることが可能となる。また、反転入力端子１０２、非反転入力端子１０４間の信号の干渉を低減することができる。

このように、本実施の形態に係る演算増幅器１００によれば、保護ダイオードによって差動入力対を構成する第１、第２バイポーラトランジスタＱ１、Ｑ２を保護することが可能となる。さらに保護ダイオードのサイズを調節することによって、第１、第２バイポーラトランジスタＱ１、Ｑ２に流れるベース電流が演算増幅器１００の外部へ及ぼす影響を低減することが可能となる。

差動増幅回路１０における保護ダイオードの接続態様には様々な変形例が考えられる。図４は、こうした差動増幅回路１０の構成の変形例を示す。図４に示す差動増幅回路１０ｂは、図１に示す差動増幅回路１０と同一の回路素子によって構成されているが、保護ダイオードの接続が異なっている。

すなわち、図４の差動増幅回路１０ｂにおいては、差動増幅対を構成する第１バイポーラトランジスタＱ１、第２バイポーラトランジスタＱ２は、それぞれのベース端子と電源電圧端子Ｖｃｃ間に、第３保護ダイオードＤ３、第４保護ダイオードＤ４を備えている。

バイポーラトランジスタのベース端子および電源電圧間にも第３、第４保護ダイオードＤ３、Ｄ４を設けることによって、電源電圧端子Ｖｃｃにサージ電圧が印加された場合や、反転入力端子１０２、非反転入力端子１０４に負のサージ電圧が印加された場合などにおいても、これらの保護ダイオードが逆方向にオンし、ツェナー電圧Ｖｚにクランプされるため、第１〜第４バイポーラトランジスタＱ１〜Ｑ４に耐圧以上の電圧が印加されることを防止することができ、回路の信頼性をさらに高めることができる。

また、図４の差動増幅回路１０ｂが通常動作をする際に、第１保護ダイオードＤ１には、カソード端子からアノード端子に向かって、すなわち反転入力端子１０２から接地端子ＧＮＤに向かって微少な逆方向電流Ｉｒ１が流れている。同様に、第３保護ダイオードＤ３にも、電源電圧端子Ｖｃｃから反転入力端子１０２に向かって微少な逆方向電流Ｉｒ３が流れている。各保護ダイオードの逆方向電流の大きさは、それぞれのダイオードサイズにほぼ比例した値となる。

したがって、第１バイポーラトランジスタＱ１のベース電流をＩｂとすると、第１、第３保護ダイオードＤ１、Ｄ３のサイズを、Ｉｂ＝Ｉｒ１−Ｉｒ３が成り立つように設定した場合、演算増幅器１００の反転入力端子１０２に接続される回路にバイアス電流が与える影響を低減することができる。非反転入力端子１０４側についても同様である。

図５は、差動増幅回路および保護ダイオードの接続形態の別の変形例を示す。図１、図４の差動増幅回路１０はいずれもＰＮＰ型のバイポーラトランジスタによって入力差動対が形成されていたが、図５の差動増幅回路１０ｃにおいては、ＮＰＮ型バイポーラトランジスタによって入力差動対が形成されている。ＮＰＮ型のバイポーラトランジスタでは、ベース電流Ｉｂは、トランジスタに流れ込む方向に流れる。そこで、第３保護ダイオードＤ３を、反転入力端子１０２および電源電圧端子Ｖｃｃ間に設けている。なお、入力差動対を構成するバイポーラトランジスタは必ずしもダーリントン接続されている必要はなく、図５に示すように１段構成であってもよい。

その結果、電源電圧端子Ｖｃｃにサージ電圧が印加された場合や、反転入力端子１０２、非反転入力端子１０４に負のサージ電圧が印加された場合などにおいて、第３、第４保護ダイオードＤ３、Ｄ４が逆方向にオンし、ツェナー電圧Ｖｚにクランプされるため、第１、第２バイポーラトランジスタＱ１、Ｑ２に耐圧以上の電圧が印加されることを防止することができ、回路の信頼性をさらに高めることができる。
また、このとき第３保護ダイオードＤ３のサイズを調節し、第３保護ダイオードＤ３に流れる逆方向電流Ｉｒ３と、第１バイポーラトランジスタＱ１のベース電流Ｉｂを略等しく設定することにより、演算増幅器１００の反転入力端子１０２に接続される回路にバイアス電流が与える影響を低減することができる。非反転入力端子１０４側についても同様である。

上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。

実施の形態では、演算増幅器１００を構成するトランジスタ素子がバイポーラトランジスタの場合を例に説明したが、ＦＥＴであってもよい。いずれのトランジスタを用いるかについては、半導体の製造プロセスや要求される特性、コストなどに応じて選択すればよい。

図１、図４、図５に示す以外にも差動増幅回路１０の回路構成およびダイオードの接続形式については様々な変形例が考えられる。たとえば、必ずしも反転入力端子１０２および非反転入力端子１０４の両方に保護ダイオードを設ける必要はなく、いずれか一方の入力端子にのみ保護ダイオードを設けてもよく、図４において、第１、第３保護ダイオードＤ１、Ｄ３のみを備える構成としてもよい。
そのほか、図５において第１、第２バイポーラトランジスタＱ１、Ｑ２は更にそれぞれのベース端子と接地端子間にも保護ダイオードを備えていても良い。また、図５の第１、第２バイポーラトランジスタＱ１、Ｑ２には別のトランジスタがダーリントン接続されていても良く、それぞれのベース端子と接地端子間に保護ダイオードを設け、あるいは更にベース端子と電源電圧端子間にも保護ダイオードを設けても良い。逆に図１、図４の入力差動対をダーリントン形式ではなく、一段構成とし、第３、第４バイポーラトランジスタＱ３，Ｑ４のベースと固定電位間に保護ダイオードを設けても良い。

また、保護ダイオードとしては、ショットキーダイオードやツェナーダイオードなどのダイオードのうち、保護対象となるバイポーラトランジスタの耐圧とツェナー電圧の関係から適切なものを選択すればよい。

また、本実施の形態で説明した演算増幅器には、一般的に演算増幅器として製品化される汎用ＩＣの他、単体でＩＣ化される汎用のコンパレータなども含まれ、コンパレータにおいても、差動入力対に保護ダイオードを設けることにより本発明を適用することができる。

実施の形態に係る演算増幅器の構成を示す回路図である。 図１の演算増幅器における反転入力端子の周辺回路を示す図である。 図３（ａ）、（ｂ）は、図１の演算増幅器の反転、非反転入力端子の電極パッドおよび第１、第２保護ダイオードの半導体チップ上の配置を示す図である。 差動増幅回路の構成の変形例を示す図である。 差動増幅回路の変形例および保護ダイオードの接続形態を示す図である。

符号の説明

Ｑ１ 第１バイポーラトランジスタ、 Ｑ２ 第２バイポーラトランジスタ、 Ｑ３ 第３バイポーラトランジスタ、 Ｑ４ 第４バイポーラトランジスタ、 Ｑ５ 第５バイポーラトランジスタ、 Ｑ６ 第６バイポーラトランジスタ、 Ｄ１ 第１保護ダイオード、 Ｄ２ 第２保護ダイオード、 Ｄ３ 第３保護ダイオード、 Ｄ４ 第４保護ダイオード、 １０ 差動増幅回路、 １２ 定電流源、 ２０ 増幅回路、 １００ 演算増幅器、 １０２ 反転入力端子、 １０４ 非反転入力端子、 １０６ 出力端子。

Claims (6)

1. 反転入力端子および非反転入力端子に接続される入力差動対を構成する少なくとも一方のトランジスタの制御端子にカソード端子が接続され、接地電位端子にアノード端子が接続される保護ダイオードを備えることを特徴とする演算増幅器。
2. 前記入力差動対を構成するトランジスタはＰＮＰ型バイポーラトランジスタであって、前記保護ダイオードのサイズは、カソード端子からアノード端子に向かって流れる逆方向電流が前記トランジスタのベース電流と略等しくなるように設定されたことを特徴とする請求項１に記載の演算増幅器。
3. 反転入力端子および非反転入力端子に接続される入力差動対を構成する少なくとも一方のトランジスタの制御端子にアノード端子が接続され、電源電圧端子にカソード端子が接続される保護ダイオードを備えることを特徴とする演算増幅器。
4. 前記入力差動対を構成するトランジスタはＮＰＮ型バイポーラトランジスタであって、前記保護ダイオードのサイズは、カソード端子からアノード端子に向かって流れる逆方向電流が前記トランジスタのベース電流と略等しくなるように設定されたことを特徴とする請求項３に記載の演算増幅器。
5. 前記保護ダイオードは、複数個並列に接続されることを特徴とする請求項１から４のいずれかに記載の演算増幅器。
6. 前記演算増幅器は一体集積化されており、前記保護ダイオードは、該保護ダイオードが接続される前記反転入力端子あるいは前記非反転入力端子に対応する電極パッドと隣接して設けられることを特徴とする請求項１から４のいずれかに記載の演算増幅器。

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