JPH05137233A - サージ保護回路 - Google Patents

Abstract

(57)【要約】 【構成】 本発明サージ保護回路５は２個のｎｐｎ形ト
ランジスタＱ1 ，Ｑ2 からなる。Ｑ1 は、コレクタが最
高電位の電源端子１に接続され、ベース、エミッタは共
通接続され、コレクタ・ベース間に逆バイアス電圧が印
加される状態に接続されている。Ｑ1 のベース、エミッ
タは共通にＱ2 のベースに接続されている。Ｑ2 のコレ
クタも電源端子１に接続され、同エミッタは最低電位の
電源端子３に接続されている。この構成において、電源
端子１，３間のサージ電圧がＱ1 のコレクタ・ベース間
耐圧以上になると、Ｑ1 のコレクタから同ベースへ降伏
電流が流れる。この電流がＱ2 のベース電流となってＱ
2 が導通し、ベース電流の電流増幅率倍の電流がＱ2 の
コレクタ・エミッタ間を流れることとなる。 【効果】 電源端子１，３間に正のサージが加わった際
に、Ｑ2 は電源端子１から電源端子３へ向けてサージ電
流を急速に流すこととなるため、内部回路４の破壊を防
止することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積回路をサージ電流に
よる破壊から防護するサージ保護回路に関するものであ
る。

【０００２】

【従来の技術】従来、集積回路においては、最高電位の
電源端子と最低電位の電源端子との間にそれぞれ通常動
作状態で逆バイアスとなるようにダイオードが接続され
ている。これは、集積回路をサージ電流から保護するた
めである。

【０００３】図３はこの種の回路の一例を示すもので、
ここでは最高電位の電源端子１と信号入出力端子２との
間に係るダイオードＤ1 が、信号入出力端子２と最低電
位の電源端子３との間に係るダイオードＤ2 が接続され
ている。Ｄ3 は内部回路４の電源入力端間の寄生ダイオ
ード、Ｄ4 は電源端子１，３間の寄生ダイオード、Ｄ5
は信号入出力端子２と電源端子３との間の寄生ダイオー
ドを示している。これら寄生ダイオードもサージ保護に
寄与している。

【０００４】この構成において、ダイオードＤ1 ，Ｄ2
は入出力端子２と電源端子３との間あるいは電源端子
２，３間にサージが加わったときに次のような保護作用
を発揮する。 ｉ） 電源端子３から見て負電圧となるサージが入出力
端子２に加わったときには、ダイオードＤ2 がそのサー
ジ電圧に対して順方向となり、サージ電流を吸収するこ
ととなって、内部回路４に影響はない。 ii） 電源端子３から見て負電圧となるサージが電源端
子１に加わったときには、ダイオードＤ1 ，Ｄ2 がその
サージ電圧に対して順方向となり、サージ電流を吸収す
ることとなるので、この場合も内部回路４に影響を与え
ることがないのである。

【０００５】

【発明が解決しようとする課題】しかしながら、この従
来の回路にあっては、ダイオードＤ1 ，Ｄ2 に逆方向電
圧が印加されるサージが加わったとき、これらダイオー
ドＤ1 ，Ｄ2 及び内部回路４のうち耐圧の弱い方にサー
ジ電流が流れることになり、これが内部回路４となった
際には、内部回路４が破壊されるという問題がある。

【０００６】これには次のような２つのケースがある。 電源端子３から見て正電圧となるサージが入出力端
子２に加わった場合、ダイオードＤ2 ，Ｄ3 が逆方向と
なり、ダイオードＤ1 の順方向電圧を無視できるとき、
ダイオードＤ2 ，Ｄ3 ，Ｄ4 ，Ｄ5 には逆方向に同電圧
が加わり、耐圧の弱い所にサージ電流が流れる。このた
め、内部回路４が破壊される場合がある。 電源端子３から見て正電圧となるサージが電源端子
１に加わった場合、ダイオードＤ1 ，Ｄ2 は直列に逆方
向となり、１個あたりにかかる電圧はサージ電圧の１／
２となるが、ダイオードＤ3 ，Ｄ4 にはサージ電圧がそ
のままかかるため、内部回路４を破壊される危険性が高
い。

【０００７】すなわち、電源端子１に正のサージ電圧が
加わった場合、内部回路４が破壊される虞がある。

【０００８】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところは最高圧電
源端子１に正のサージ電圧が加わった場合であってもサ
ージ電流による内部回路の破壊を防ぐことができるサー
ジ保護回路を提供することにある。

【０００９】

【課題を解決するための手段】請求項１記載のサージ保
護回路は、最高電位側電源端子に逆バイアス状態で接続
され、その逆バイアスに対する耐圧が保護対象回路より
も低いＰＮ接合素子と、最高電位側電源端子と最低電位
側電源端子との間に電流路を形成するように接続され上
記ＰＮ接合素子に流れる降伏電流を増幅制御電流として
受ける増幅素子とを備えている。

【００１０】請求項２記載のサージ保護回路は、ＰＮ接
合素子としてベースとエミッタとが共通に接続されたバ
イポーラトランジスタを備えている。

【００１１】請求項３記載のサージ保護回路は、ＰＮ接
合素子として定電圧ダイオードを備えている。

【００１２】請求項４記載のサージ保護回路は、増幅素
子として、そのベースにＰＮ接合素子の降伏電流が供給
され、エミッタおよびコレクタがこれらより形成される
電流流路が順方向となるように各電源端子に接続された
バイポーラトランジスタを備えている。

【００１３】

【作用】本発明によれば、最高電位側電源端子にＰＮ接
合素子の耐圧を越える正電圧のサージが加わると、ＰＮ
接合素子が降伏し、降伏電流が増幅素子に流れ込み、サ
ージ電流はその増幅素子の増幅度により最高電位側電源
端子から最低電位側電源端子へ急速に流されるため、保
護対象回路を確実に保護することができる。

【００１４】

【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。

【００１５】図１は本発明の一実施例に係るサージ保護
回路を示すもので、この図において、符号５で示すもの
が本発明に係るサージ保護回路であり、この回路５は２
個のｎｐｎ形トランジスタＱ1 ，Ｑ2 からなっている。
トランジスタＱ1 は、コレクタが最高電位の電源端子１
に接続され、ベースとエミッタとは共通に接続され、コ
レクタ・ベース間に逆バイアス電圧が印加される状態に
接続されている。このコレクタ・ベース間の逆バイアス
に対する耐圧は保護対象回路となる内部回路４よりも低
いものである。このトランジスタＱ1のベースとエミッ
タとは共通にトランジスタＱ2 のベースに接続されてい
る。このトランジスタＱ2 のコレクタも最高電位の電源
端子１に接続され、同エミッタは最低電位の電源端子３
に接続されている。

【００１６】以上のように構成された回路において、電
源端子１，３間に正のサージが加わり、そのサージ電圧
がトランジスタＱ1 のコレクタ・ベース間耐圧以上にな
ると、トランジスタＱ1 のコレクタから同ベースへ降伏
電流が流れる。この電流がトランジスタＱ2 のベース電
流となってトランジスタＱ2 が導通し、ベース電流の電
流増幅率倍の電流がトランジスタＱ2のコレクタ・エミ
ッタ間を流れることとなる。よって、トランジスタＱ2
は電源端子１から電源端子３へ向けてサージ電流を急速
に流すこととなる。これにより、電源端子１，３間に正
のサージが加わったとしても内部回路４の破壊を防止す
ることができる。

【００１７】図２は本発明の他の実施例に係るサージ保
護回路を示すものである。

【００１８】この図に示すサージ保護回路は、２個のｎ
ｐｎ型トランジスタＱ3 ，Ｑ4 と抵抗Ｒ1 〜Ｒ4 とから
なっている。トランジスタＱ3 は図１に示すトランジス
タＱ1 に相当し、サージ検出用のＰＮ接合素子として機
能する。トランジスタＱ4 は図１に示すトランジスタＱ
2 に相当し、増幅素子として機能するものである。

【００１９】抵抗Ｒ1 はトランジスタＱ3 のコレクタに
挿入されており、通常動作時にトランジスタＱ3 を保護
するものである。抵抗Ｒ2はトランジスタＱ4 のコレク
タに挿入され、このトランジスタＱ4 を保護するものと
なっている。抵抗Ｒ4 はトランジスタＱ3 のベース・エ
ミッタ間に挿入され、このトランジスタＱ3 のエミッタ
に流れる電流をベースに流れる電流に比べて大きくす
る。抵抗Ｒ4 はトランジスタＱ4 のベースと最低電位側
電源端子との間に挿入され、トランジスタＱ4 のベース
電流を調整すると共に、非動作時におけるトランジスタ
Ｑ4 のベース・エミッタ間電圧を“０”にするためのも
のである。

【００２０】この図に示す回路によれば、図１に示す回
路と同等の作用効果を発揮することができる。

【００２１】上記実施例においては、降伏によりサージ
を検出するＰＮ接合素子としてバイポーラトランジスタ
を使用しているが、それに限定されることはない。例え
ば、逆バイアスに対する耐圧が保護対象回路となる内部
回路４よりも低い定電圧ダイオードを逆バイアス状態で
電源端子１とトランジスタＱ2 あるいはＱ4 のベースと
の間に挿入するようにしても良い。

【００２２】

【発明の効果】以上説明したように本発明によれば、最
高電位側電源端子にＰＮ接合素子の耐圧を越える正電圧
のサージが加わった場合、ＰＮ接合素子が降伏し、降伏
電流が増幅素子に流れ込み、サージ電流はその増幅素子
の増幅度により最高電位側電源端子から最低電位側電源
端子へ急速に流されるため、保護対象回路を確実に保護
することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るサージ保護回路の構
成を示す回路図。

【図２】本発明の第２実施例に係るサージ保護回路の構
成を示す回路図。

【図３】従来のサージ保護回路の構成を示す回路図。

【符号の説明】

１ 最高電位側電源端子 ２ 入出力端子 ３ 最低電位側電源端子 ４ 内部回路（保護対象回路） ５ サージ保護回路 Ｑ1 ，Ｑ3 サージ検出用ＰＮ接合素子としてのｎｐｎ
型トランジスタ Ｑ2 ，Ｑ4 増幅素子としてのｎｐｎ型トランジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】最高電位側電源端子に逆バイアス状態で接
   続され該逆バイアスに対する耐圧が保護対象回路よりも
   低いＰＮ接合素子と、 前記最高電位側電源端子と最低電位側電源端子との間に
   電流路を形成するように接続され該ＰＮ接合素子に流れ
   る降伏電流を増幅制御電流として受ける増幅素子とを備
   えているサージ保護回路。
2. 【請求項２】ＰＮ接合素子はベースとエミッタとが共通
   に接続されたバイポーラトランジスタからなっている請
   求項１記載のサージ保護回路。
3. 【請求項３】ＰＮ接合素子は定電圧ダイオードからなっ
   ている請求項１記載のサージ保護回路。
4. 【請求項４】増幅素子は、そのベースにＰＮ接合素子の
   降伏電流が供給され、エミッタおよびコレクタがこれら
   より形成される電流流路が順方向となるように各電源端
   子に接続されたバイポーラトランジスタからなっている
   請求項１〜３のうちいずれか１項記載のサージ保護回
   路。