JPH06237124A - 差動増幅器の入力保護回路 - Google Patents
差動増幅器の入力保護回路Info
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- JPH06237124A JPH06237124A JP5041810A JP4181093A JPH06237124A JP H06237124 A JPH06237124 A JP H06237124A JP 5041810 A JP5041810 A JP 5041810A JP 4181093 A JP4181093 A JP 4181093A JP H06237124 A JPH06237124 A JP H06237124A
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- input terminal
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Abstract
(57)【要約】
【目的】 差動増幅器の入力を過大電圧から保護し、か
つ、信号遅延が小さい高速な入力保護回路を実現する。 【構成】 差動増幅回路３の入力端子にＭＯＳＦＥＴ
１，２の各ソース電極Ｓを接続し、各ドレイン電極Ｄを
外部回路に対する各入力端子４，５にそれぞれ接続し、
ゲート電極Ｇを第１の電圧源である電源端子６に接続し
たことを特徴としている。
つ、信号遅延が小さい高速な入力保護回路を実現する。 【構成】 差動増幅回路３の入力端子にＭＯＳＦＥＴ
１，２の各ソース電極Ｓを接続し、各ドレイン電極Ｄを
外部回路に対する各入力端子４，５にそれぞれ接続し、
ゲート電極Ｇを第１の電圧源である電源端子６に接続し
たことを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、高速で広帯域な差動増
幅器の入力保護回路に関するものである。
幅器の入力保護回路に関するものである。
【０００２】
【従来の技術】入力インピーダンスが高い差動増幅器
は、回路組立時や回路動作時に静電気や高電圧が印加さ
れ、入力回路が損傷することがある。このような障害を
防止するため、従来は図４に示したような抵抗器とダイ
オードで構成した保護回路が使用される。ここで、３は
差動増幅器、４は非反転入力端子、５は反転入力端子、
６は電源端子、７，８，１０，１１はダイイオード、９
は接地端子、１２，１３は抵抗器である。
は、回路組立時や回路動作時に静電気や高電圧が印加さ
れ、入力回路が損傷することがある。このような障害を
防止するため、従来は図４に示したような抵抗器とダイ
オードで構成した保護回路が使用される。ここで、３は
差動増幅器、４は非反転入力端子、５は反転入力端子、
６は電源端子、７，８，１０，１１はダイイオード、９
は接地端子、１２，１３は抵抗器である。
【０００３】
【発明が解決しようとする課題】上記図４の入力保護回
路では、非反転および反転入力端子４，５に電源端子６
の電位よりも高い電圧が印加されると、ダイオード７ま
たは８が順方向にバイアスされるため、電流は抵抗器１
２とダイオード７または抵抗器１３とダイオード８を経
て電源端子６に流れるから、差動増幅器３の非反転入力
端子および反転入力端子に印加される電圧が電源端子６
の電圧と、ダイオード７または８の順方向電圧（約０．
７Ｖ）の和の電圧以上にはならない。一方、負の高電圧
が印加されると、ダイオード１０または１１が順方向に
バイアスされるため、電流はダイオード１０と抵抗器１
２またはダイオード１１と抵抗器１３を経て非反転，反
転入力端子４または５に流れるから、差動増幅器３の非
反転入力端子および反転入力端子に印加される電圧はダ
イオード１０または１１の負極性の順方向電圧（約０．
７Ｖ）以下にはならない。このようにして、差動増幅器
３の各入力端子に過大な電圧が印加されることを防止し
ている。
路では、非反転および反転入力端子４，５に電源端子６
の電位よりも高い電圧が印加されると、ダイオード７ま
たは８が順方向にバイアスされるため、電流は抵抗器１
２とダイオード７または抵抗器１３とダイオード８を経
て電源端子６に流れるから、差動増幅器３の非反転入力
端子および反転入力端子に印加される電圧が電源端子６
の電圧と、ダイオード７または８の順方向電圧（約０．
７Ｖ）の和の電圧以上にはならない。一方、負の高電圧
が印加されると、ダイオード１０または１１が順方向に
バイアスされるため、電流はダイオード１０と抵抗器１
２またはダイオード１１と抵抗器１３を経て非反転，反
転入力端子４または５に流れるから、差動増幅器３の非
反転入力端子および反転入力端子に印加される電圧はダ
イオード１０または１１の負極性の順方向電圧（約０．
７Ｖ）以下にはならない。このようにして、差動増幅器
３の各入力端子に過大な電圧が印加されることを防止し
ている。
【０００４】しかし、上記図４の入力保護回路では、抵
抗器１２とダイオード７および１０の接合容量と差動増
幅器３の入力容量、または抵抗器１３とダイオード８お
よび１１の接合容量と差動増幅器３の入力容量によって
ＣＲ形の積分器を形成するために、入力信号に遅延が発
生し、高速な回路動作を行わせる上で問題となってい
る。例えば、抵抗器１２の抵抗値が１０ｋΩ、ダイオー
ド７および１０の接合容量と差動増幅器３の入力容量と
の和の値が１０ｐＦとすると、１０ｋΩと１０ｐＦの積
である時定数は１００ｎｓとなり、大きな信号遅延が発
生する。抵抗器１３とダイオード８および１１について
も、同様の信号遅延が発生する。
抗器１２とダイオード７および１０の接合容量と差動増
幅器３の入力容量、または抵抗器１３とダイオード８お
よび１１の接合容量と差動増幅器３の入力容量によって
ＣＲ形の積分器を形成するために、入力信号に遅延が発
生し、高速な回路動作を行わせる上で問題となってい
る。例えば、抵抗器１２の抵抗値が１０ｋΩ、ダイオー
ド７および１０の接合容量と差動増幅器３の入力容量と
の和の値が１０ｐＦとすると、１０ｋΩと１０ｐＦの積
である時定数は１００ｎｓとなり、大きな信号遅延が発
生する。抵抗器１３とダイオード８および１１について
も、同様の信号遅延が発生する。
【０００５】本発明の目的は、上記に示した、従来の図
４の入力保護回路における欠点を克服し、差動増幅器の
入力を過大電圧から保護し、かつ信号遅延が小さい高速
な入力保護回路を実現することにある。
４の入力保護回路における欠点を克服し、差動増幅器の
入力を過大電圧から保護し、かつ信号遅延が小さい高速
な入力保護回路を実現することにある。
【０００６】
【課題を解決するための手段】本発明にかかる請求項１
に記載の発明は、差動増幅器の入力端子にＭＯＳＦＥＴ
のソース電極を接続し、該ＭＯＳＦＥＴのドレイン電極
を外部回路に対する入力端子に接続し、該ＭＯＳＦＥＴ
のゲート電極を第１の電圧源に接続したことを特徴とす
る。
に記載の発明は、差動増幅器の入力端子にＭＯＳＦＥＴ
のソース電極を接続し、該ＭＯＳＦＥＴのドレイン電極
を外部回路に対する入力端子に接続し、該ＭＯＳＦＥＴ
のゲート電極を第１の電圧源に接続したことを特徴とす
る。
【０００７】同じく請求項２に記載の発明は、請求項１
に記載の発明のＭＯＳＦＥＴのソース電極とゲート電極
との間にダイオードを接続したものである。
に記載の発明のＭＯＳＦＥＴのソース電極とゲート電極
との間にダイオードを接続したものである。
【０００８】さらに請求項３に記載の発明は、請求項１
または２に記載の発明のＭＯＳＦＥＴのソース電極と第
２の電圧源、または、回路の接地電位との間にダイオー
ドを接続したことを特徴とする。
または２に記載の発明のＭＯＳＦＥＴのソース電極と第
２の電圧源、または、回路の接地電位との間にダイオー
ドを接続したことを特徴とする。
【０００９】
【作用】請求項１記載の発明は、通常の動作範囲では、
該ＭＯＳＦＥＴのドレイン・ソース間が導通状態であ
り、該外部回路に対する入力端子と、該差動増幅器の入
力端子が接続され、該外部回路に対する入力端子に過電
圧が印加された場合に、該ＭＯＳＦＥＴが非導通状態と
なり、該差動増幅器の入力端子を保護する。
該ＭＯＳＦＥＴのドレイン・ソース間が導通状態であ
り、該外部回路に対する入力端子と、該差動増幅器の入
力端子が接続され、該外部回路に対する入力端子に過電
圧が印加された場合に、該ＭＯＳＦＥＴが非導通状態と
なり、該差動増幅器の入力端子を保護する。
【００１０】ＭＯＳＦＥＴのドレイン・ソース間にリー
ク電流が流れる場合でも、リークで入が該ダイオードを
経て流れ、該差動増幅器の入力端子を保護する。
ク電流が流れる場合でも、リークで入が該ダイオードを
経て流れ、該差動増幅器の入力端子を保護する。
【００１１】また、請求項２に記載の発明は、ＭＯＳＦ
ＥＴのドレイン・ソース間にリーク電流が流れる場合で
も、リーク電流がダイオードを経て流れ、差動増幅器の
入力端子を保護する。
ＥＴのドレイン・ソース間にリーク電流が流れる場合で
も、リーク電流がダイオードを経て流れ、差動増幅器の
入力端子を保護する。
【００１２】さらに、請求項３に記載の発明は、入力電
圧が該第２の電圧源または該接地電位よりも低くなる場
合、該ダイオードを経て電流を流し、該差動増幅器の入
力電圧を保護する。
圧が該第２の電圧源または該接地電位よりも低くなる場
合、該ダイオードを経て電流を流し、該差動増幅器の入
力電圧を保護する。
【００１３】
【実施例】図１は本発明の第１の実施例を示した回路図
である。ここでは、ｎチャネル形ＭＯＳＦＥＴを用いた
場合について説明する。
である。ここでは、ｎチャネル形ＭＯＳＦＥＴを用いた
場合について説明する。
【００１４】１，２はＭＯＳＦＥＴであり、Ｄ，Ｓ，Ｇ
はいずれもドレイン電極，ソース電極およびゲート電極
を示す。３は差動増幅器、４は外部回路に対する非反転
入力端子、５は同じく反転入力端子（なお、非反転入力
端子４および反転入力端子５はまとめていうときは単に
入力端子という）、６は第１の電圧源としての電源端子
である。
はいずれもドレイン電極，ソース電極およびゲート電極
を示す。３は差動増幅器、４は外部回路に対する非反転
入力端子、５は同じく反転入力端子（なお、非反転入力
端子４および反転入力端子５はまとめていうときは単に
入力端子という）、６は第１の電圧源としての電源端子
である。
【００１５】非反転入力端子４または反転入力端子５の
電圧が、電源端子６の電圧よりもＭＯＳＦＥＴ１または
２のしきい値電圧だけ低い電圧範囲では、ＭＯＳＦＥＴ
１または２がオン状態に保たれ、入力電圧はそのまま差
動増幅器３へ入力される。しかし、非反転入力端子４ま
たは反転入力端子５の電圧が、電源端子６の電圧からＭ
ＯＳＦＥＴ１または２のしきい値電圧だけ低い電圧より
も高くなると、ＭＯＳＦＥＴ１または２がオフ状態とな
り、高電圧が印加されても、ＭＯＳＦＥＴ１または２に
よって阻止され、差動増幅器３の入力に過電圧が印加さ
れることがない。
電圧が、電源端子６の電圧よりもＭＯＳＦＥＴ１または
２のしきい値電圧だけ低い電圧範囲では、ＭＯＳＦＥＴ
１または２がオン状態に保たれ、入力電圧はそのまま差
動増幅器３へ入力される。しかし、非反転入力端子４ま
たは反転入力端子５の電圧が、電源端子６の電圧からＭ
ＯＳＦＥＴ１または２のしきい値電圧だけ低い電圧より
も高くなると、ＭＯＳＦＥＴ１または２がオフ状態とな
り、高電圧が印加されても、ＭＯＳＦＥＴ１または２に
よって阻止され、差動増幅器３の入力に過電圧が印加さ
れることがない。
【００１６】ここで、もし、ＭＯＳＦＥＴ１または２の
ドレイン・ソース間にリーク電流が存在するような場合
には、ソースの電圧がドレインの電圧と共に上昇し、差
動増幅器３の入力に過電圧が印加されることが考えられ
る。これを避けるための発明を第２の実施例として図２
に示す。図２で、７，８はダイオードである。ＭＯＳＦ
ＥＴ１または２のソース電圧が、電源端子６の電圧とダ
イオード７または８の順方向電圧との和の電圧に達する
と、ダイオード７または８が順バイアスされ、ＭＯＳＦ
ＥＴ１または２のリーク電流はダイオード７または８を
経て電源端子６へ流れ、差動増幅器３の入力端子に、電
源端子６の電圧とダイオード７または８の順方向電圧と
の和以上の電圧が印加されることがない。
ドレイン・ソース間にリーク電流が存在するような場合
には、ソースの電圧がドレインの電圧と共に上昇し、差
動増幅器３の入力に過電圧が印加されることが考えられ
る。これを避けるための発明を第２の実施例として図２
に示す。図２で、７，８はダイオードである。ＭＯＳＦ
ＥＴ１または２のソース電圧が、電源端子６の電圧とダ
イオード７または８の順方向電圧との和の電圧に達する
と、ダイオード７または８が順バイアスされ、ＭＯＳＦ
ＥＴ１または２のリーク電流はダイオード７または８を
経て電源端子６へ流れ、差動増幅器３の入力端子に、電
源端子６の電圧とダイオード７または８の順方向電圧と
の和以上の電圧が印加されることがない。
【００１７】また、非反転入力端子４または反転入力端
子５の電圧が負電圧になるような場合、ＭＯＳＦＥＴ１
または２はオン状態であり、非反転入力端子４または反
転入力端子５の負電圧がそのまま差動増幅器３に印加さ
れる。これを避けるための第３の実施例を図３に示す。
図３で１０，１１はダイオードである。ＭＯＳＦＥＴ１
または２のソース電圧が、接地端子９よりもダイオード
１０または１１の順方向電圧だけ低い負電圧に達する
と、ダイオード１０または１１が順バイアスされ、電流
が接地端子９からダイオード１０とＭＯＳＦＥＴ１また
はダイオード１１とＭＯＳＦＥＴ２を経て非反転入力端
子４または反転入力端子５へ流れ、差動増幅器３の入力
端子に、接地端子９よりもダイオード１０または１１の
順方向電圧だけ低い負電圧よりも低い電圧が印加される
ことがない。
子５の電圧が負電圧になるような場合、ＭＯＳＦＥＴ１
または２はオン状態であり、非反転入力端子４または反
転入力端子５の負電圧がそのまま差動増幅器３に印加さ
れる。これを避けるための第３の実施例を図３に示す。
図３で１０，１１はダイオードである。ＭＯＳＦＥＴ１
または２のソース電圧が、接地端子９よりもダイオード
１０または１１の順方向電圧だけ低い負電圧に達する
と、ダイオード１０または１１が順バイアスされ、電流
が接地端子９からダイオード１０とＭＯＳＦＥＴ１また
はダイオード１１とＭＯＳＦＥＴ２を経て非反転入力端
子４または反転入力端子５へ流れ、差動増幅器３の入力
端子に、接地端子９よりもダイオード１０または１１の
順方向電圧だけ低い負電圧よりも低い電圧が印加される
ことがない。
【００１８】上記した各発明では、上記のような差動増
幅器３の入力保護回路の働きを持つ一方で、図４に示す
従来の入力保護回路の抵抗器１２や１３といった抵抗は
なく、ＭＯＳＦＥＴ１または２のオン抵抗成分のみとな
るので、ダイオードの接合容量および差動増幅器３の入
力容量と抵抗成分による時定数が小さくでき、高速で広
帯域な差動増幅器３を構成することができる。例えば、
ＭＯＳＦＥＴ１のオン抵抗を１０Ω、ダイオード７およ
び１０の接合容量と差動増幅器３の入力容量との和を１
０ｐＦとすると、１０Ωと１０ｐＦの積である時定数は
０．１ｎｓとなり、従来例よりも時定数が１／１０００
に小さくなって、信号遅延を大幅に短縮することができ
る。ＭＯＳＦＥＴ２とダイオード８および１１について
も、同様に従来よりも大幅に信号遅延を短縮することが
できる。
幅器３の入力保護回路の働きを持つ一方で、図４に示す
従来の入力保護回路の抵抗器１２や１３といった抵抗は
なく、ＭＯＳＦＥＴ１または２のオン抵抗成分のみとな
るので、ダイオードの接合容量および差動増幅器３の入
力容量と抵抗成分による時定数が小さくでき、高速で広
帯域な差動増幅器３を構成することができる。例えば、
ＭＯＳＦＥＴ１のオン抵抗を１０Ω、ダイオード７およ
び１０の接合容量と差動増幅器３の入力容量との和を１
０ｐＦとすると、１０Ωと１０ｐＦの積である時定数は
０．１ｎｓとなり、従来例よりも時定数が１／１０００
に小さくなって、信号遅延を大幅に短縮することができ
る。ＭＯＳＦＥＴ２とダイオード８および１１について
も、同様に従来よりも大幅に信号遅延を短縮することが
できる。
【００１９】以上述べたことは、ｎチャネル形ＭＯＳＦ
ＥＴをｐチャネル形とし、ダイオードの向きおよび電源
の極性を逆にしても、同様の効果を上げることができ
る。
ＥＴをｐチャネル形とし、ダイオードの向きおよび電源
の極性を逆にしても、同様の効果を上げることができ
る。
【００２０】
【発明の効果】以上説明したように、本発明は、差動増
幅器の入力端子にＭＯＳＦＥＴのソース電極を接続し、
該ＭＯＳＦＥＴのドレイン電極を外部回路に対する入力
端子に接続し、該ＭＯＳＦＥＴのゲート電極を第１の電
圧源に接続したので、従来の抵抗とダイオードを用いた
保護回路よりも、信号遅延が少なく、差動増幅器の入力
を保護し、かつ、高速な回路を構成できる。
幅器の入力端子にＭＯＳＦＥＴのソース電極を接続し、
該ＭＯＳＦＥＴのドレイン電極を外部回路に対する入力
端子に接続し、該ＭＯＳＦＥＴのゲート電極を第１の電
圧源に接続したので、従来の抵抗とダイオードを用いた
保護回路よりも、信号遅延が少なく、差動増幅器の入力
を保護し、かつ、高速な回路を構成できる。
【００２１】また、ＭＯＳＦＥＴのソース電極とゲート
電極の間にダイオードを接続したので、ドレイン・ソー
ス間にリーク電流が流れる場合でも、リーク電流がダイ
オードを経て流れ、差動増幅器の入力端子を保護する。
電極の間にダイオードを接続したので、ドレイン・ソー
ス間にリーク電流が流れる場合でも、リーク電流がダイ
オードを経て流れ、差動増幅器の入力端子を保護する。
【００２２】さらに、ＭＯＳＦＥＴのソース電極と第２
の電圧源、または回路の接地電位との間にダイオードを
接続したので、入力電圧が第２の電圧源の電圧源、また
は接地電位より低くなる場合でも差動増幅回路の入力端
子を保護する利点がある。
の電圧源、または回路の接地電位との間にダイオードを
接続したので、入力電圧が第２の電圧源の電圧源、また
は接地電位より低くなる場合でも差動増幅回路の入力端
子を保護する利点がある。
【図１】本発明の第１の実施例による差動増幅器の入力
保護回路を示す図である。
保護回路を示す図である。
【図２】本発明の第２の実施例による差動増幅器の入力
保護回路を示す図である。
保護回路を示す図である。
【図３】本発明の第３の実施例による差動増幅器の入力
保護回路を示す図である。
保護回路を示す図である。
【図４】従来の差動増幅器の入力保護回路を示す図であ
る。
る。
１ ＭＯＳＦＥＴ ２ ＭＯＳＦＥＴ ３ 差動増幅器 ４ 非反転入力端子 ５ 反転入力端子 ６ 電源端子（第１の電圧源） ７ ダイオード ８ ダイオード ９ 接地端子（第２の電圧源） １０ ダイオード １１ ダイオード １２ 抵抗器 １３ 抵抗器
Claims (3)
- 【請求項１】 差動増幅器の入力端子にＭＯＳＦＥＴの
ソース電極を接続し、該ＭＯＳＦＥＴのドレイン電極を
外部回路に対する入力端子に接続し、該ＭＯＳＦＥＴの
ゲート電極を第１の電圧源に接続したことを特徴とする
差動増幅器の入力保護回路。 - 【請求項２】 ＭＯＳＦＥＴのソース電極と該ＭＯＳＦ
ＥＴのゲート電極との間にダイオードを接続したことを
特徴とする請求項１に記載の差動増幅器の入力保護回
路。 - 【請求項３】 ＭＯＳＦＥＴのソース電極と第２の電圧
源、または、回路の接地電位との間にダイオードを接続
したことを特徴とする請求項１または請求項２に記載の
差動増幅器の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5041810A JPH06237124A (ja) | 1993-02-08 | 1993-02-08 | 差動増幅器の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5041810A JPH06237124A (ja) | 1993-02-08 | 1993-02-08 | 差動増幅器の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06237124A true JPH06237124A (ja) | 1994-08-23 |
Family
ID=12618674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5041810A Pending JPH06237124A (ja) | 1993-02-08 | 1993-02-08 | 差動増幅器の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06237124A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005204297A (ja) * | 2003-12-18 | 2005-07-28 | Matsushita Electric Ind Co Ltd | バイアス回路を搭載した増幅装置 |
| WO2006040935A1 (ja) * | 2004-10-15 | 2006-04-20 | Rohm Co., Ltd | 演算増幅器 |
| JP2007324787A (ja) * | 2006-05-31 | 2007-12-13 | New Japan Radio Co Ltd | 信号処理回路 |
| US7457090B2 (en) * | 2004-11-12 | 2008-11-25 | Lsi Corporation | Use of a known common-mode voltage for input overvoltage protection in pseudo-differential receivers |
| JP2009253454A (ja) * | 2008-04-02 | 2009-10-29 | Nec Electronics Corp | 半導体集積回路装置 |
| CN106877302A (zh) * | 2015-12-11 | 2017-06-20 | 德尔格制造股份两合公司 | 用于测量放大器的主动式保护电路 |
-
1993
- 1993-02-08 JP JP5041810A patent/JPH06237124A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2005204297A (ja) * | 2003-12-18 | 2005-07-28 | Matsushita Electric Ind Co Ltd | バイアス回路を搭載した増幅装置 |
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