KR910013535A - 반도체 집적회로 - Google Patents

반도체 집적회로 Download PDF

Info

Publication number
KR910013535A
KR910013535A KR1019900020570A KR900020570A KR910013535A KR 910013535 A KR910013535 A KR 910013535A KR 1019900020570 A KR1019900020570 A KR 1019900020570A KR 900020570 A KR900020570 A KR 900020570A KR 910013535 A KR910013535 A KR 910013535A
Authority
KR
South Korea
Prior art keywords
transistor
channel
output
transistors
semiconductor integrated
Prior art date
Application number
KR1019900020570A
Other languages
English (en)
Other versions
KR950001087B1 (ko
Inventor
준지 야노
츠카사 미야와키
마사미 아토
마사카즈 고토우
마사카즈 이와시타
미치오 가지
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
다케다이 마사다카
도시바 마이크로 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아오이 죠이치, 가부시키가이샤 도시바, 다케다이 마사다카, 도시바 마이크로 일렉트로닉스 가부시키가이샤 filed Critical 아오이 죠이치
Publication of KR910013535A publication Critical patent/KR910013535A/ko
Application granted granted Critical
Publication of KR950001087B1 publication Critical patent/KR950001087B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/108—Wide data ports

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

내용 없음.

Description

반도체 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제15도는 본 실시예의 회로도.

Claims (12)

  1. 입력단에 가해진 데이터격납수단으로 부터의 데이터에 따른 2개의 신호를 2개의 전원단자간에 직렬로 접속시킨 제1 및 제2의 2개의 스위치 수단(Tr1,Tr2)의 각각의 제어단자에 인가해서 그들 스위치 수단의 한쪽을 온시키고 다른 쪽을 오프시켜 상기 데이터에 따른 신호를 상기 2개의 스위치 수단의 접속중점으로부터 외부로 출력시키는 출력버퍼(OB)를 갖춘 반도체집적회로에 있어서, 상기 데이터의 레벨 변화시에 먼저 상기 2개의 스위치 수단(Tr1, Tr2)의 양쪽을 함께 오프상태로 하는 제어신호를 상기 2개의 스위치 수단(Tr1,Tr2)의 각각의 제어단자에 인가하고, 그 후 상기 데이터에 따른 출력을 얻기 위한 제어신호를 상기 각각의 제어단자에 인가하는 관통전류방지회로(10,20,30,40)를 구비하여 구성된 것을 특징으로 하는 반도체집적회로.
  2. 제1항에 있어서, 상기 제1 및 제2의 스위치 수단은, 각각 P챈널 제1출력트랜지스터(Tr1) 및 N챈널 제2출력 트랜지스터(Tr2)인 것을 특징으로 하는 반도체집적회로.
  3. 제2항에 있어서, 상기 관통전류방지회로는 한 쌍의 전원단자간에 접속된 P챈널 제1트랜지스터(Tr21)와 N챈널 제2트랜지스터(Tr22) 및 N챈널 제3트랜지스터(Tr23)의 제1트랜지스터군과, 한 쌍의 전원단자간에 접속된 P챈널 제4트랜지스터(Tr24)와 P챈널 제5트랜지스터(Tr25) 및 N챈널 제6트랜지스터(Tr26)의 제2트랜지스터군 및, 지연회로(DL2)를 구비하고서, 상기 입력단(IN)을 상기 P챈널 제1트랜지스터(Tr21)와 상기 N챈널 제2트랜지스터(Tr22), 상기 P챈널 제5트랜지스터(Tr25) 및 상기 N챈널 제6트랜지스터(Tr26)의 각각의 게이트에 직접 접속시키고, 상기 입력단(IN)을 상기 지연회로(DL2)를 매개해서 N챈널 제3트랜지스터(Tr23)와 P챈널 제4트랜지스터(Tr24)에 접속시키며, 상기 P챈널 제1트랜지스터(Tr21)와 상기 N챈널 제2트랜지스터(Tr23)의 접속중점을 상기 제1트랜지스터(Tr1)의 게이트에 접속시키고, 상기 P챈널 제5트랜지스터(Tr25)와 상기 N챈널 제6트랜지스터(Tr26)의 접속중점을 상기 제2출력트랜지스터(Tr2)의 게이트에 접속시킨 것을 특징으로 하는 반도체집적회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 출력버퍼(OB)를 복수개 갖추고 있고, 각 출력버퍼는 데이터 격납수단으로부터의 복수의 데이터의 각각에 대해 동시에 외부로의 데이터출력동작을 행하도록 된 것을 특징으로 하는 반도체집적회로.
  5. 입력단에 가해진 데이터격납수단으로 부터의 데이터에 따른 2개의 신호를 2개의 전원단자간에 직렬로 접속시킨 제1 및 제2의 2개의 스위치 수단(Tr1,Tr2)의 각각의 제어단자에 인가해서 그들 스위치 수단(Tr1,Tr2)의 한쪽을 온시키고 다른 쪽을 오프시켜 상기 데이터에 따른 출력신호를 상기 2개의 스위치 수단(Tr1,Tr2)의 접속중점으로부터 외부로 출력시키는 출력버퍼(OB)를 갖추고 있고, 그들 출력버퍼가 타이밍신호(T)에 동기해서 동시에 외부로 상기 출력신호를 출력시키도록 된 반도체집적회로에 있어서, 상기 각 출력버퍼에서의 입력단(IN)과 상기 제1 및 제2의 2개의 스위치 수단(Tr1,Tr2) 사이에 상기 타이밍신호에 의해 온되는 타이밍스위치 수단(tr41)을 갖추고, 그 타이밍스위치 수단(Tr41)과 상기 제1 및 제2의 2개의 스위치 수단(Tr1,Tr2) 사이에는 지연회로(D1∼Dn)가 접속되며, 또한 상기 출력버퍼의 소정의 것에서의 상기 지연회로의 지연시간과 그 이외의 것에서의 상기 지연회로의 지연시간이 다르게 되어 있는 것을 특징으로 하는 반도체집적회로.
  6. 제5항에 있어서, 상기 각 지연회로((D1∼Dn)의 지연시간이 모두 다르게 되어 있는 것을 특징으로 하는 반도체집적회로.
  7. 제5항에 있어서, 상기 지연회로는 복수의 그룹으로 나뉘어지고, 각 그룹중의 복수의 지연회로는 동일의 지연시간을 가지며, 각 그룹간에 있어서는 지연시간이 서로 다르게 되어 있는 것을 특징으로 하는 반도체집적회로.
  8. 한 쌍의 전원단자간에 1개의 제1챈널형의 제1트랜지스터(Tr21; Tr26)와 2개의 제2챈널형의 제2, 제3트랜지스터(Tr22, Tr23; Tr24, Tr25)를 직렬로 접속시키고, 상기 제1트랜지스터의 게이트와 상기 제2, 제3트랜지스터의 어느 한쪽의 트랜지스터의 게이트를 각각 입력단(IN)에 접속시키며, 상기 제2, 제3트랜지스터의 다른쪽의트랜지스터의 게이트와 상기 입력단 (IN)을 지연회로(DL2)를 매개하여 접속시키고, 상기 제1트랜지스터와 상기제2트랜지스터의 접속중점을 출력단에 접속시킨 것을 특징으로 하는 반도체집적회로.
  9. 제8항에 있어서, 상기 제1트랜지스터(Tr21)는 P챈널 트랜지스터이고, 상기 제2, 제3트랜지스터(Tr22, Tr23)는 N챈널 트랜지스터인 것을 특징으로 하는 반도체집적회로.
  10. 제9항에 있어서, 상기 제1트랜지스터(Tr21)는 상기 한 쌍의 전원단자 중 고압측단자에 접속되고, 상기 제3트랜지스터(Tr23)는 상기 한 쌍의 전원단자 중 저압측단자에 접속되어 있는 것을 특징으로 하는 반도체집적회로.
  11. 제8항에 있어서, 상기 제1트랜지스터(Tr26)는 N챈널 트랜지스터이고, 상기 제2, 제3트랜지스터(Tr24, Tr25)는 P챈널 트랜지스터인 것을 특징으로 하는 반도체집적회로.
  12. 제11항에 있어서, 상기 제1트랜지스터(Tr26)는 상기 한 쌍의 전원단자중 저압측단자에 접속되고, 상기 제3트랜지스터(Tr24)는 상기 한 쌍의 전원단자중 고압측단자에 접속되어 있는 것을 특징으로 하는 반도체집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900020570A 1989-12-14 1990-12-14 반도체 집적회로 KR950001087B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP01-324754 1989-12-14
JP1-324754 1989-12-14
JP1324754A JPH03185921A (ja) 1989-12-14 1989-12-14 半導体集積回路

Publications (2)

Publication Number Publication Date
KR910013535A true KR910013535A (ko) 1991-08-08
KR950001087B1 KR950001087B1 (ko) 1995-02-08

Family

ID=18169307

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900020570A KR950001087B1 (ko) 1989-12-14 1990-12-14 반도체 집적회로

Country Status (5)

Country Link
US (1) US5194764A (ko)
EP (2) EP0432790B1 (ko)
JP (1) JPH03185921A (ko)
KR (1) KR950001087B1 (ko)
DE (1) DE69028903D1 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5334889A (en) * 1990-06-20 1994-08-02 Oki Electric Industry, Co., Ltd. CMOS output buffer circuit with less noise
US5491432A (en) * 1992-08-07 1996-02-13 Lsi Logic Corporation CMOS Differential driver circuit for high offset ground
EP0587938B1 (de) * 1992-09-18 1996-03-13 Siemens Aktiengesellschaft Integrierte Pufferschaltung
DE59207548D1 (de) * 1992-09-18 1997-01-02 Siemens Ag Integrierte Pufferschaltung
US5604453A (en) * 1993-04-23 1997-02-18 Altera Corporation Circuit for reducing ground bounce
JPH07129538A (ja) * 1993-10-29 1995-05-19 Mitsubishi Denki Semiconductor Software Kk 半導体集積回路
DE4447546C2 (de) * 1993-10-29 1996-06-27 Mitsubishi Electric Corp Integrierte Halbleiterschaltung
US5721875A (en) * 1993-11-12 1998-02-24 Intel Corporation I/O transceiver having a pulsed latch receiver circuit
JPH07182864A (ja) * 1993-12-21 1995-07-21 Mitsubishi Electric Corp 半導体記憶装置
JP2671787B2 (ja) * 1993-12-24 1997-10-29 日本電気株式会社 出力バッファ回路
DE4422784C2 (de) * 1994-06-29 1999-05-27 Texas Instruments Deutschland Schaltungsanordnung mit wenigstens einer Schaltungseinheit wie einem Register, einer Speicherzelle, einer Speicheranordnung oder dergleichen
KR970005570B1 (ko) * 1994-07-14 1997-04-17 현대전자산업 주식회사 데이타 출력버퍼
KR0129592B1 (ko) * 1994-09-09 1998-10-01 김주용 저잡음 출력 버퍼
US5434519A (en) * 1994-10-11 1995-07-18 International Business Machines Corporation Self-resetting CMOS off-chip driver
US5596284A (en) * 1994-11-10 1997-01-21 Brooktree Corporation System for, and method of, minimizing noise in an integrated circuit chip
JPH08228141A (ja) * 1995-02-21 1996-09-03 Kawasaki Steel Corp 出力バッファ回路
US5539336A (en) * 1995-05-01 1996-07-23 Lsi Logic Corporation High speed driver circuit with improved off transition feedback
US5825206A (en) * 1996-08-14 1998-10-20 Intel Corporation Five volt safe output buffer circuit that controls the substrate and gates of the pull-up devices
US6097220A (en) 1997-06-11 2000-08-01 Intel Corporation Method and circuit for recycling charge
KR100475046B1 (ko) * 1998-07-20 2005-05-27 삼성전자주식회사 출력버퍼 및 그의 버퍼링 방법
US6459313B1 (en) 1998-09-18 2002-10-01 Lsi Logic Corporation IO power management: synchronously regulated output skew
US20030189448A1 (en) * 2002-04-08 2003-10-09 Silicon Video, Inc. MOSFET inverter with controlled slopes and a method of making
US6724224B1 (en) * 2003-04-07 2004-04-20 Pericom Semiconductor Corp. Bus relay and voltage shifter without direction control input
KR100842743B1 (ko) * 2006-10-27 2008-07-01 주식회사 하이닉스반도체 고집적 반도체 장치
JP5151413B2 (ja) 2007-11-20 2013-02-27 富士通セミコンダクター株式会社 データ保持回路
WO2015098017A1 (ja) 2013-12-27 2015-07-02 パナソニックＩｐマネジメント株式会社 半導体集積回路、ラッチ回路およびフリップフロップ回路
KR102290384B1 (ko) * 2015-02-16 2021-08-17 삼성전자주식회사 누설 전류 기반의 지연 회로
CN105162442B (zh) * 2015-10-08 2018-12-21 重庆中科芯亿达电子有限公司 一种功率管驱动集成电路

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3737673A (en) * 1970-04-27 1973-06-05 Tokyo Shibaura Electric Co Logic circuit using complementary type insulated gate field effect transistors
JPS5787620A (en) * 1980-11-20 1982-06-01 Fujitsu Ltd Clock generating circuit
JPS57168319A (en) * 1981-04-09 1982-10-16 Fujitsu Ltd Parallel output buffer circuit
US4883986A (en) * 1981-05-19 1989-11-28 Tokyo Shibaura Denki Kabushiki Kaisha High density semiconductor circuit using CMOS transistors
US4556961A (en) * 1981-05-26 1985-12-03 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor memory with delay means to reduce peak currents
JPS5838032A (ja) * 1981-08-13 1983-03-05 Fujitsu Ltd Ｃ―ｍｏｓインバータ駆動用バッファ回路
JPS59148426A (ja) * 1983-02-15 1984-08-25 Nec Corp 同時動作タイミング制御回路
JPS60130920A (ja) * 1983-12-20 1985-07-12 Nec Corp 半導体集積論理回路
US4786824A (en) * 1984-05-24 1988-11-22 Kabushiki Kaisha Toshiba Input signal level detecting circuit
EP0194939B1 (en) * 1985-03-14 1992-02-05 Fujitsu Limited Semiconductor memory device
JPS61214817A (ja) * 1985-03-20 1986-09-24 Toshiba Corp Ｃｍｏｓ集積回路
JPH07107978B2 (ja) * 1985-11-07 1995-11-15 ロ−ム株式会社 Ｃ−ｍｏｓ回路
US4882507B1 (en) * 1987-07-31 1993-03-16 Output circuit of semiconductor integrated circuit device
US4857765A (en) * 1987-11-17 1989-08-15 International Business Machines Corporation Noise control in an integrated circuit chip
US4992677A (en) * 1988-03-23 1991-02-12 Hitachi, Ltd. High speed MOSFET output buffer with low noise
US4959563A (en) * 1988-06-29 1990-09-25 Texas Instruments Incorporated Adjustable low noise output circuit
US4924120A (en) * 1988-06-29 1990-05-08 Texas Instruments Incorporated Low noise output circuit
KR910004735B1 (ko) * 1988-07-18 1991-07-10 삼성전자 주식회사 데이타 출력용 버퍼회로
JPH0289292A (ja) * 1988-09-26 1990-03-29 Toshiba Corp 半導体メモリ
US4975599A (en) * 1989-07-26 1990-12-04 International Business Machines Corporation Method and resulting devices for compensating for process variables in a CMOS device driver circuit

Also Published As

Publication number Publication date
EP0686975A1 (en) 1995-12-13
EP0432790A3 (en) 1992-09-30
EP0432790A2 (en) 1991-06-19
DE69028903D1 (de) 1996-11-21
US5194764A (en) 1993-03-16
EP0432790B1 (en) 1996-10-16
KR950001087B1 (ko) 1995-02-08
JPH03185921A (ja) 1991-08-13

Similar Documents

Publication Publication Date Title
KR910013535A (ko) 반도체 집적회로
KR880011799A (ko) 데이터출력 버퍼회로 및 전위변동 감축방법
KR870011616A (ko) 센스 앰프
KR870009391A (ko) 출력버퍼회로
KR930008859A (ko) 직류 전류를 제거한 데이타 출력 버퍼
KR920007138A (ko) 프로세스 모니터 회로 및 그 방법
KR930003540A (ko) 노이즈가 억제되는 데이타 출력 버퍼
KR940008091A (ko) 개량된 소프트 에러 저항을 갖는 모스 에스램(mos sram), 고전위 전원 전압강하 검출회로, 상보 신호 천이 검출회로 및 개량된 내부신호 시간마진을 갖는 반도체 장치
KR930005371A (ko) 반도체 집적회로의 출력회로
KR900001042A (ko) Cmos 인버터를 구비한 반도체 집적회로
KR890010906A (ko) 스태틱 ram의 출력회로
KR19980039608A (ko) 레벨 시프터(level shifter)
KR19980024776A (ko) 동기형 반도체논리회로
US4801819A (en) Clocked CMOS circuit with at least one CMOS switch
KR880002325A (ko) Cmost 입력 버퍼
KR100263785B1 (ko) 상보형 금속 산화막 반도체 회로
JPH11191727A (ja) パルス整形回路
KR970017149A (ko) 다치 전압 출력 회로 및 액정 구동 회로
KR940020690A (ko) 저전력소모 및 고속 노아게이트 집적회로
KR880008545A (ko) 디코딩회로
US4808857A (en) Sense amplifier circuit for switching plural inputs at low power
KR850004690A (ko) 펄스 발신 회로
US4649290A (en) Pulse generating circuit
KR930005367A (ko) 잡음제거회로
JPH10150358A (ja) 同期型半導体論理回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee