JPS6096022A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6096022A JPS6096022A JP58203999A JP20399983A JPS6096022A JP S6096022 A JPS6096022 A JP S6096022A JP 58203999 A JP58203999 A JP 58203999A JP 20399983 A JP20399983 A JP 20399983A JP S6096022 A JPS6096022 A JP S6096022A
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- JP
- Japan
- Prior art keywords
- potential
- output
- node
- increased
- resistor
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果トランジスタ（以下ＭＯ８
ＦＥＴと略記する）により構成される半導体集積回路に
関し、特にトランスシアーゲートで構成される出力ラッ
チとプルアップあるいはプルダウン抵抗とドライバｍ−
トランジスタとで構成される出力バッファーからなる出
力回路に関する。
ＦＥＴと略記する）により構成される半導体集積回路に
関し、特にトランスシアーゲートで構成される出力ラッ
チとプルアップあるいはプルダウン抵抗とドライバｍ−
トランジスタとで構成される出力バッファーからなる出
力回路に関する。
従来のこの種の回路の一例である入出力回路図を第１図
に示す。この様な入出力回路は回路構成が簡単であり、
素子数も少ないため広く用いられているが、電源投入時
に外部端子にヒゲ状のパルスが発生し、この外部端子に
接続されている周辺のＩＣ等が誤動作する欠点があった
。
に示す。この様な入出力回路は回路構成が簡単であり、
素子数も少ないため広く用いられているが、電源投入時
に外部端子にヒゲ状のパルスが発生し、この外部端子に
接続されている周辺のＩＣ等が誤動作する欠点があった
。
以下に第１図と第２図に依り、従来技術につい℃説明す
る。
る。
第１図において、９，１０，１１．１８．２０，２２，
２２４，２６，２８．３０はエンハンスメントタイプの
ＭＯＳＦＥＴ １７，１９，２１．’２５，２７．２９
はデプレッシ目ンのＭＯＳＦＥＴ、２３Ｍ０８ＦＥＴ等
に依り作られる抵抗であり、１２．１３，１４，１５，
１６゜３１は前記各トランジスタに依り構成されるイン
バータ回路である。７，３２，３３，３４，３５．３６
゜３７は説明のために使用する各インバータ回路の出力
等の節点を示し、Ｃ３は、節点３２と基板間に製造時に
生ずる容量、Ｃ８は同様にして生ずる節点３２と基板間
の抵抗を示す。
２２４，２６，２８．３０はエンハンスメントタイプの
ＭＯＳＦＥＴ １７，１９，２１．’２５，２７．２９
はデプレッシ目ンのＭＯＳＦＥＴ、２３Ｍ０８ＦＥＴ等
に依り作られる抵抗であり、１２．１３，１４，１５，
１６゜３１は前記各トランジスタに依り構成されるイン
バータ回路である。７，３２，３３，３４，３５．３６
゜３７は説明のために使用する各インバータ回路の出力
等の節点を示し、Ｃ３は、節点３２と基板間に製造時に
生ずる容量、Ｃ８は同様にして生ずる節点３２と基板間
の抵抗を示す。
また、１は双方向データバス、２は出力ラッチ、３は出
力バッファ、５は入力バッファ、４は入出力外部端子、
９は出力ラッチ２の書き込み用トランスファーゲート、
６がその書き込み制御信号、１０は出力ラッチ２の保持
用トランスファーゲート、７がその制御信号、１１は入
カバソファからの読み出し用トランスファーゲート、８
がその読み出し制御信号である。
力バッファ、５は入力バッファ、４は入出力外部端子、
９は出力ラッチ２の書き込み用トランスファーゲート、
６がその書き込み制御信号、１０は出力ラッチ２の保持
用トランスファーゲート、７がその制御信号、１１は入
カバソファからの読み出し用トランスファーゲート、８
がその読み出し制御信号である。
前記回路に電いを投入すると、電源電圧ＶＣＣは第２図
の様に除々に上昇するがその初期には９゜１００トラン
スフアゲートは何れもオフ状態であり、３２の電位は容
量Ｃ８に電荷が蓄積されていないので基板電位、つまり
約θ■となる。故にトランジスタ１８はオフ状態であり
、３３の電位はトランジスタ１７を介してｖｃｃ Ｋ追
随して上昇する。また、３４の電位はトランジスタ２０
のゲート人力３３がしきい値を越える１では、オフ状態
であり、トランジスタ１９を介し、ＶＣＣに追随して電
位が上昇する。同様に７，３５および外部端子４の電位
も上昇する。
の様に除々に上昇するがその初期には９゜１００トラン
スフアゲートは何れもオフ状態であり、３２の電位は容
量Ｃ８に電荷が蓄積されていないので基板電位、つまり
約θ■となる。故にトランジスタ１８はオフ状態であり
、３３の電位はトランジスタ１７を介してｖｃｃ Ｋ追
随して上昇する。また、３４の電位はトランジスタ２０
のゲート人力３３がしきい値を越える１では、オフ状態
であり、トランジスタ１９を介し、ＶＣＣに追随して電
位が上昇する。同様に７，３５および外部端子４の電位
も上昇する。
Ｖｃｃカエンハンスメントトランジスタのしきい値まで
上昇すると各々のエンハンスメントトランジスタはオン
状態となり、３２にはトランスファーゲート１０を介し
て、３４の電位が伝達されるが、トランスファーゲート
１０のゲー ト亀圧７が十分高くなっていないためとし
きい値による電位差が生じ３２の電位は３４の電位より
低い値となる。そこで、３３の電位はさらに上昇して行
く事になる。すると、トランジスタ２０がオン状態に変
化し、３４の電位は下降して行く。従って、３２の電位
も下降し、３３０寛位はさらに上昇、３４は下降し存安
定状態となる。３５の電位は２２のトランジスタがオン
状態に変化する前に３４の電位が下降し始めるので再度
オフ状態となり、さらに上昇する。故にトランジスタ２
４はオン状態へと変化し、電源投入直後に一担上昇し始
めた外部端子４の電位は下降して行く。この様にして外
部端子４には第２図の様なヒゲ状のパルスが発生する。
上昇すると各々のエンハンスメントトランジスタはオン
状態となり、３２にはトランスファーゲート１０を介し
て、３４の電位が伝達されるが、トランスファーゲート
１０のゲー ト亀圧７が十分高くなっていないためとし
きい値による電位差が生じ３２の電位は３４の電位より
低い値となる。そこで、３３の電位はさらに上昇して行
く事になる。すると、トランジスタ２０がオン状態に変
化し、３４の電位は下降して行く。従って、３２の電位
も下降し、３３０寛位はさらに上昇、３４は下降し存安
定状態となる。３５の電位は２２のトランジスタがオン
状態に変化する前に３４の電位が下降し始めるので再度
オフ状態となり、さらに上昇する。故にトランジスタ２
４はオン状態へと変化し、電源投入直後に一担上昇し始
めた外部端子４の電位は下降して行く。この様にして外
部端子４には第２図の様なヒゲ状のパルスが発生する。
本発明は電源投入時に外部端子罠発生する不必要なヒゲ
状パルスを除（事により周辺ＩＣの誤動作防ぐ半を目的
とする。
状パルスを除（事により周辺ＩＣの誤動作防ぐ半を目的
とする。
そのために、出力ラッチの古き込みおよび保持のトラン
スファーゲートの出力部を抵抗を介して電源に接続し、
電源投入時に出力ラッチの状態を初期設定する事に依り
、外部端子にパルスが発生しない様にするものである。
スファーゲートの出力部を抵抗を介して電源に接続し、
電源投入時に出力ラッチの状態を初期設定する事に依り
、外部端子にパルスが発生しない様にするものである。
第３図は本発明の一実施例を示す回路図で、以下に図面
を用いて説明する。
を用いて説明する。
従来公知の回路である第１図に対して節点３２と電源Ｖ
ＣＣとの間に抵抗Ｒｐを新に接続したのか第３図であり
、抵抗ＭＰは抵抗Ｒｓに比し、十分小さい事が必要であ
る。
ＣＣとの間に抵抗Ｒｐを新に接続したのか第３図であり
、抵抗ＭＰは抵抗Ｒｓに比し、十分小さい事が必要であ
る。
次に本発明の実施例の動作を説明する。電源を投入する
と電源圧は第４図に示す様に上昇する。
と電源圧は第４図に示す様に上昇する。
その初期においては９，１００トランスフアーゲートは
何れもオフ状態であり、３２の電位は抵抗ＲＰを介して
ＶＣＣに追随して上昇する。また、７゜３３．３４．３
５および外部端子４の各々の電位も前述と同様にして上
昇する。ＶＣＣがエンノ・ンスメントトランジスタのし
ぎい値まで上昇すると、各々のエンハンスメントトラン
ジスタはオフ状態に変化する訳であるが、３２の電位は
さらにＶＣＣに追随して上昇して行く。すると、３３０
′藏位はトランジスタ１８がオン状態になって行くに従
い下降して行き、トランジスタ２０がオフ状態となるの
で３４の電位はさらに上昇し°て行く。同様にして、３
５は下降、外部端子４は上昇する。以上の球に各節点の
電位はｔ源投入時には第４図の様になる。
何れもオフ状態であり、３２の電位は抵抗ＲＰを介して
ＶＣＣに追随して上昇する。また、７゜３３．３４．３
５および外部端子４の各々の電位も前述と同様にして上
昇する。ＶＣＣがエンノ・ンスメントトランジスタのし
ぎい値まで上昇すると、各々のエンハンスメントトラン
ジスタはオフ状態に変化する訳であるが、３２の電位は
さらにＶＣＣに追随して上昇して行く。すると、３３０
′藏位はトランジスタ１８がオン状態になって行くに従
い下降して行き、トランジスタ２０がオフ状態となるの
で３４の電位はさらに上昇し°て行く。同様にして、３
５は下降、外部端子４は上昇する。以上の球に各節点の
電位はｔ源投入時には第４図の様になる。
したがって、俵碓な回路構成にする事なく、一つの抵抗
を追加する手に依り従来公知の回路の欠点であった外部
部子に発生するヒゲ状のパルスを除去しこの外部端子に
接続される周辺ＩＣ等の誤動作を防ぐ十ができる。
を追加する手に依り従来公知の回路の欠点であった外部
部子に発生するヒゲ状のパルスを除去しこの外部端子に
接続される周辺ＩＣ等の誤動作を防ぐ十ができる。
第１図は従来使用されていた入出力回路図で、第２図が
第１図に示す回路に１６ける電源投入時の各部の電位の
変化を示す図である。ま７Ｃ，＠３図は第１図の回路は
本発明を実施した場合の実施例な示す回路図で第４図が
第３図に示す回路における電源投入時の各部の電位の変
化を示す図である。 １・・・・・・双方向データバス、２・・・・・・出力
ラッチ、３・・・・・・出力バッファー、４・・・・・
・外部入出力端子、５・・・・・・入力バッファー、６
・・・・・・出力ラッチ誉き込み制御信号、８・・・・
・・入カバッファー読み出し制御信号、Ｒｓ・・・・・
・半導体集積回路製造時に基板との間に生ずる抵抗。 第１図 第２区 第３図 柴４図
第１図に示す回路に１６ける電源投入時の各部の電位の
変化を示す図である。ま７Ｃ，＠３図は第１図の回路は
本発明を実施した場合の実施例な示す回路図で第４図が
第３図に示す回路における電源投入時の各部の電位の変
化を示す図である。 １・・・・・・双方向データバス、２・・・・・・出力
ラッチ、３・・・・・・出力バッファー、４・・・・・
・外部入出力端子、５・・・・・・入力バッファー、６
・・・・・・出力ラッチ誉き込み制御信号、８・・・・
・・入カバッファー読み出し制御信号、Ｒｓ・・・・・
・半導体集積回路製造時に基板との間に生ずる抵抗。 第１図 第２区 第３図 柴４図
Claims (1)
- ラッチの出力がインバータを介して出力バッフ−に接続
され、該出力バッファーの出方は外部端子に接続されか
つ前記ラッチの構成は入力が第１のトランスファーゲー
トな介して入力が第１のインバータに接続され、該第１
のインバータの出力は第２のインバータを介してラッチ
出力および第２のトランスファーゲートの入力に接続さ
れ、該第２のトランスファーゲートの出方は前記第１の
インバータの入力に接続され、ラッチ書き込み制御信号
が第１のトランスシアーゲートの制御端子とさらに第３
のインバータの入力に印加され、第３のインバータの出
方が第２のトランスファゲートの制（至）端子に接続さ
れ、第１のインバータの入力にはさらに電源との間に抵
抗を接続して成り、前記出力バッファの構成はプルアッ
プ又はプルダウ抵抗とドライバー・トランジスタにより
成ることを特徴とした半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203999A JPS6096022A (ja) | 1983-10-31 | 1983-10-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58203999A JPS6096022A (ja) | 1983-10-31 | 1983-10-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6096022A true JPS6096022A (ja) | 1985-05-29 |
| JPH0213963B2 JPH0213963B2 (ja) | 1990-04-05 |
Family
ID=16483095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58203999A Granted JPS6096022A (ja) | 1983-10-31 | 1983-10-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6096022A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11386848B2 (en) * | 2018-12-05 | 2022-07-12 | Sharp Kabushiki Kaisha | Shift register, display device, and method for controlling shift register |
-
1983
- 1983-10-31 JP JP58203999A patent/JPS6096022A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0213963B2 (ja) | 1990-04-05 |
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