JPS6096022A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS6096022A JPS6096022A JP58203999A JP20399983A JPS6096022A JP S6096022 A JPS6096022 A JP S6096022A JP 58203999 A JP58203999 A JP 58203999A JP 20399983 A JP20399983 A JP 20399983A JP S6096022 A JPS6096022 A JP S6096022A
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- JP
- Japan
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- potential
- output
- node
- increased
- resistor
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は絶縁ゲート電界効果トランジスタ(以下MO8
FETと略記する)により構成される半導体集積回路に
関し、特にトランスシアーゲートで構成される出力ラッ
チとプルアップあるいはプルダウン抵抗とドライバm−
トランジスタとで構成される出力バッファーからなる出
力回路に関する。
FETと略記する)により構成される半導体集積回路に
関し、特にトランスシアーゲートで構成される出力ラッ
チとプルアップあるいはプルダウン抵抗とドライバm−
トランジスタとで構成される出力バッファーからなる出
力回路に関する。
従来のこの種の回路の一例である入出力回路図を第1図
に示す。この様な入出力回路は回路構成が簡単であり、
素子数も少ないため広く用いられているが、電源投入時
に外部端子にヒゲ状のパルスが発生し、この外部端子に
接続されている周辺のIC等が誤動作する欠点があった
。
に示す。この様な入出力回路は回路構成が簡単であり、
素子数も少ないため広く用いられているが、電源投入時
に外部端子にヒゲ状のパルスが発生し、この外部端子に
接続されている周辺のIC等が誤動作する欠点があった
。
以下に第1図と第2図に依り、従来技術につい℃説明す
る。
る。
第1図において、9,10,11.18.20,22,
224,26,28.30はエンハンスメントタイプの
MOSFET 17,19,21.’25,27.29
はデプレッシ目ンのMOSFET、23M08FET等
に依り作られる抵抗であり、12.13,14,15,
16゜31は前記各トランジスタに依り構成されるイン
バータ回路である。7,32,33,34,35.36
゜37は説明のために使用する各インバータ回路の出力
等の節点を示し、C3は、節点32と基板間に製造時に
生ずる容量、C8は同様にして生ずる節点32と基板間
の抵抗を示す。
224,26,28.30はエンハンスメントタイプの
MOSFET 17,19,21.’25,27.29
はデプレッシ目ンのMOSFET、23M08FET等
に依り作られる抵抗であり、12.13,14,15,
16゜31は前記各トランジスタに依り構成されるイン
バータ回路である。7,32,33,34,35.36
゜37は説明のために使用する各インバータ回路の出力
等の節点を示し、C3は、節点32と基板間に製造時に
生ずる容量、C8は同様にして生ずる節点32と基板間
の抵抗を示す。
また、1は双方向データバス、2は出力ラッチ、3は出
力バッファ、5は入力バッファ、4は入出力外部端子、
9は出力ラッチ2の書き込み用トランスファーゲート、
6がその書き込み制御信号、10は出力ラッチ2の保持
用トランスファーゲート、7がその制御信号、11は入
カバソファからの読み出し用トランスファーゲート、8
がその読み出し制御信号である。
力バッファ、5は入力バッファ、4は入出力外部端子、
9は出力ラッチ2の書き込み用トランスファーゲート、
6がその書き込み制御信号、10は出力ラッチ2の保持
用トランスファーゲート、7がその制御信号、11は入
カバソファからの読み出し用トランスファーゲート、8
がその読み出し制御信号である。
前記回路に電いを投入すると、電源電圧VCCは第2図
の様に除々に上昇するがその初期には9゜100トラン
スフアゲートは何れもオフ状態であり、32の電位は容
量C8に電荷が蓄積されていないので基板電位、つまり
約θ■となる。故にトランジスタ18はオフ状態であり
、33の電位はトランジスタ17を介してvcc K追
随して上昇する。また、34の電位はトランジスタ20
のゲート人力33がしきい値を越える1では、オフ状態
であり、トランジスタ19を介し、VCCに追随して電
位が上昇する。同様に7,35および外部端子4の電位
も上昇する。
の様に除々に上昇するがその初期には9゜100トラン
スフアゲートは何れもオフ状態であり、32の電位は容
量C8に電荷が蓄積されていないので基板電位、つまり
約θ■となる。故にトランジスタ18はオフ状態であり
、33の電位はトランジスタ17を介してvcc K追
随して上昇する。また、34の電位はトランジスタ20
のゲート人力33がしきい値を越える1では、オフ状態
であり、トランジスタ19を介し、VCCに追随して電
位が上昇する。同様に7,35および外部端子4の電位
も上昇する。
Vccカエンハンスメントトランジスタのしきい値まで
上昇すると各々のエンハンスメントトランジスタはオン
状態となり、32にはトランスファーゲート10を介し
て、34の電位が伝達されるが、トランスファーゲート
10のゲー ト亀圧7が十分高くなっていないためとし
きい値による電位差が生じ32の電位は34の電位より
低い値となる。そこで、33の電位はさらに上昇して行
く事になる。すると、トランジスタ20がオン状態に変
化し、34の電位は下降して行く。従って、32の電位
も下降し、330寛位はさらに上昇、34は下降し存安
定状態となる。35の電位は22のトランジスタがオン
状態に変化する前に34の電位が下降し始めるので再度
オフ状態となり、さらに上昇する。故にトランジスタ2
4はオン状態へと変化し、電源投入直後に一担上昇し始
めた外部端子4の電位は下降して行く。この様にして外
部端子4には第2図の様なヒゲ状のパルスが発生する。
上昇すると各々のエンハンスメントトランジスタはオン
状態となり、32にはトランスファーゲート10を介し
て、34の電位が伝達されるが、トランスファーゲート
10のゲー ト亀圧7が十分高くなっていないためとし
きい値による電位差が生じ32の電位は34の電位より
低い値となる。そこで、33の電位はさらに上昇して行
く事になる。すると、トランジスタ20がオン状態に変
化し、34の電位は下降して行く。従って、32の電位
も下降し、330寛位はさらに上昇、34は下降し存安
定状態となる。35の電位は22のトランジスタがオン
状態に変化する前に34の電位が下降し始めるので再度
オフ状態となり、さらに上昇する。故にトランジスタ2
4はオン状態へと変化し、電源投入直後に一担上昇し始
めた外部端子4の電位は下降して行く。この様にして外
部端子4には第2図の様なヒゲ状のパルスが発生する。
本発明は電源投入時に外部端子罠発生する不必要なヒゲ
状パルスを除(事により周辺ICの誤動作防ぐ半を目的
とする。
状パルスを除(事により周辺ICの誤動作防ぐ半を目的
とする。
そのために、出力ラッチの古き込みおよび保持のトラン
スファーゲートの出力部を抵抗を介して電源に接続し、
電源投入時に出力ラッチの状態を初期設定する事に依り
、外部端子にパルスが発生しない様にするものである。
スファーゲートの出力部を抵抗を介して電源に接続し、
電源投入時に出力ラッチの状態を初期設定する事に依り
、外部端子にパルスが発生しない様にするものである。
第3図は本発明の一実施例を示す回路図で、以下に図面
を用いて説明する。
を用いて説明する。
従来公知の回路である第1図に対して節点32と電源V
CCとの間に抵抗Rpを新に接続したのか第3図であり
、抵抗MPは抵抗Rsに比し、十分小さい事が必要であ
る。
CCとの間に抵抗Rpを新に接続したのか第3図であり
、抵抗MPは抵抗Rsに比し、十分小さい事が必要であ
る。
次に本発明の実施例の動作を説明する。電源を投入する
と電源圧は第4図に示す様に上昇する。
と電源圧は第4図に示す様に上昇する。
その初期においては9,100トランスフアーゲートは
何れもオフ状態であり、32の電位は抵抗RPを介して
VCCに追随して上昇する。また、7゜33.34.3
5および外部端子4の各々の電位も前述と同様にして上
昇する。VCCがエンノ・ンスメントトランジスタのし
ぎい値まで上昇すると、各々のエンハンスメントトラン
ジスタはオフ状態に変化する訳であるが、32の電位は
さらにVCCに追随して上昇して行く。すると、330
′藏位はトランジスタ18がオン状態になって行くに従
い下降して行き、トランジスタ20がオフ状態となるの
で34の電位はさらに上昇し°て行く。同様にして、3
5は下降、外部端子4は上昇する。以上の球に各節点の
電位はt源投入時には第4図の様になる。
何れもオフ状態であり、32の電位は抵抗RPを介して
VCCに追随して上昇する。また、7゜33.34.3
5および外部端子4の各々の電位も前述と同様にして上
昇する。VCCがエンノ・ンスメントトランジスタのし
ぎい値まで上昇すると、各々のエンハンスメントトラン
ジスタはオフ状態に変化する訳であるが、32の電位は
さらにVCCに追随して上昇して行く。すると、330
′藏位はトランジスタ18がオン状態になって行くに従
い下降して行き、トランジスタ20がオフ状態となるの
で34の電位はさらに上昇し°て行く。同様にして、3
5は下降、外部端子4は上昇する。以上の球に各節点の
電位はt源投入時には第4図の様になる。
したがって、俵碓な回路構成にする事なく、一つの抵抗
を追加する手に依り従来公知の回路の欠点であった外部
部子に発生するヒゲ状のパルスを除去しこの外部端子に
接続される周辺IC等の誤動作を防ぐ十ができる。
を追加する手に依り従来公知の回路の欠点であった外部
部子に発生するヒゲ状のパルスを除去しこの外部端子に
接続される周辺IC等の誤動作を防ぐ十ができる。
第1図は従来使用されていた入出力回路図で、第2図が
第1図に示す回路に16ける電源投入時の各部の電位の
変化を示す図である。ま7C,@3図は第1図の回路は
本発明を実施した場合の実施例な示す回路図で第4図が
第3図に示す回路における電源投入時の各部の電位の変
化を示す図である。 1・・・・・・双方向データバス、2・・・・・・出力
ラッチ、3・・・・・・出力バッファー、4・・・・・
・外部入出力端子、5・・・・・・入力バッファー、6
・・・・・・出力ラッチ誉き込み制御信号、8・・・・
・・入カバッファー読み出し制御信号、Rs・・・・・
・半導体集積回路製造時に基板との間に生ずる抵抗。 第1図 第2区 第3図 柴4図
第1図に示す回路に16ける電源投入時の各部の電位の
変化を示す図である。ま7C,@3図は第1図の回路は
本発明を実施した場合の実施例な示す回路図で第4図が
第3図に示す回路における電源投入時の各部の電位の変
化を示す図である。 1・・・・・・双方向データバス、2・・・・・・出力
ラッチ、3・・・・・・出力バッファー、4・・・・・
・外部入出力端子、5・・・・・・入力バッファー、6
・・・・・・出力ラッチ誉き込み制御信号、8・・・・
・・入カバッファー読み出し制御信号、Rs・・・・・
・半導体集積回路製造時に基板との間に生ずる抵抗。 第1図 第2区 第3図 柴4図
Claims (1)
- ラッチの出力がインバータを介して出力バッフ−に接続
され、該出力バッファーの出方は外部端子に接続されか
つ前記ラッチの構成は入力が第1のトランスファーゲー
トな介して入力が第1のインバータに接続され、該第1
のインバータの出力は第2のインバータを介してラッチ
出力および第2のトランスファーゲートの入力に接続さ
れ、該第2のトランスファーゲートの出方は前記第1の
インバータの入力に接続され、ラッチ書き込み制御信号
が第1のトランスシアーゲートの制御端子とさらに第3
のインバータの入力に印加され、第3のインバータの出
方が第2のトランスファゲートの制(至)端子に接続さ
れ、第1のインバータの入力にはさらに電源との間に抵
抗を接続して成り、前記出力バッファの構成はプルアッ
プ又はプルダウ抵抗とドライバー・トランジスタにより
成ることを特徴とした半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58203999A JPS6096022A (ja) | 1983-10-31 | 1983-10-31 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58203999A JPS6096022A (ja) | 1983-10-31 | 1983-10-31 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6096022A true JPS6096022A (ja) | 1985-05-29 |
JPH0213963B2 JPH0213963B2 (ja) | 1990-04-05 |
Family
ID=16483095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58203999A Granted JPS6096022A (ja) | 1983-10-31 | 1983-10-31 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6096022A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11386848B2 (en) * | 2018-12-05 | 2022-07-12 | Sharp Kabushiki Kaisha | Shift register, display device, and method for controlling shift register |
-
1983
- 1983-10-31 JP JP58203999A patent/JPS6096022A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0213963B2 (ja) | 1990-04-05 |
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