CN101908883B - 可编程小数分频器 - Google Patents

Abstract

本发明公开了一种可编程小数分频器，包括：分频器，用于根据模选择信号选择1分频工作模式或者选择1.5分频工作模式；异步计数器，由多个除2或除3单元串接构成，用于根据各个除2或除3单元的控制信号P₀、P₁、...、P_n-1产生不同的分频数N，n和N均为整数；控制逻辑电路，用于接收异步计数器各串接除2或除3单元的输出信号以及mod信号，用以产生控制分频器工作的模选择信号，使得该分频器在一个完整的输出信号周期内，(N+0.5)分频模式比N分频模式多出半个时钟周期。本发明提供的可编程小数分频器，在一个完整的输出信号周期内，(N+0.5)分频模式比N分频模式多出半个时钟周期，并且，除了可以进行N分频和(N+0.5)分频外，还可以对N值进行可编程设定。

Description

可编程小数分频器

技术领域

本发明有关一种可编程小数分频器(fractional frequency divider)，特别是一种适用于锁相环中的可编程N或(N+0.5)分频器。

背景技术

锁相环(Phase Locked Loop)广泛应用于数字通信系统、无线通信系统、数字电路系统和磁盘驱动系统等多个领域，其应用具体来说包括噪声和抖动的抑制、时滞效应的抑制、频率综合器、时钟恢复和载波提取、调制解调等。

传统的锁相环结构如图1所示，是一个由鉴相鉴频器101、电荷泵102、环路滤波器103、压控振荡器104和分频器105组成的反馈系统。它采用外置晶振以提供参考信号，片上压控振荡器104产生输出信号，分频器105实现将压控振荡器104的输出信号进行N分频，鉴相鉴频器101将输入参考信号和分频器105的输出信号进行相位比较，其输出通过电荷泵102及环路滤波器103滤波后调节压控振荡器104的振荡频率F_vco，使其最终锁定在N×F_ref上，其中N为分频器105的分频数，F_ref为参考信号频率。在通信系统应用中，锁相环需要具有锁定多种频率的功能，而且能够在这些频率之间切换，其输出信号频率的改变通过分频器105实现，因此图1的锁相环也叫做锁相环型频率综合器(Phase Locked Loop FrequencySynthesizer)。

图1中由于频率综合器的输出信号频率是参考信号频率的整数倍，因此这种结构也叫做整数N频率综合器。由于整数N分频器的结构相对简单，所以整数N频率综合器在设计难度上相对要小，这使得它在过去几十年中非常流行。通信系统应用下，可编程整数分频器通常有以下两种结构：

①、双模预分频技术的整数分频器，如图2所示。它由双模预分频器201、可编程计数器202和吞脉冲计数器203组成。双模预分频器201的输入来自压控振荡器104的输出，其对压控振荡器104的输出进行P分频或(P+1)分频。开始时，双模预分频器201对压控振荡器104进行(P+1)分频，当吞脉冲计数器203达到预定值B时，其输出一模式控制信号将双模预分频器201的分频比改为P。对于可编程计数器202，其继续计数，当它达到预定的A值后，它将其自身和吞脉冲计数器203复位，同时将双模预分频器201的分频比改回(P+1)，整个过程周而复始。由双模预分频技术实现的整数分频器的分频比为：

N＝(P+1)×B+P×(A-B)＝P×A+B

②、由多个除2或除3单元串联构成多模整数分频器，如图3所示，其中的除2或除3单元如图4所示。对于每一个除2或除3单元，模控制输入(Mode_in)为低电平时，不论控制信号输入P是高电平或低电平，除2或除3单元实现除2功能；当模控制输入(Mode_in)为高电平、且控制信号输入P为低电平时，除2或除3单元实现除2功能；当模控制输入(Mode_in)为高电平、且控制信号输入P为高电平时，除2或除3单元实现除3功能。这种多模分频器具有的分频比为：

N＝P₀+2×P₁+2²×P₂+…+2^n-2P_n-2+2^n-1P_n-1+2ⁿ

其中为n除2或除3单元的个数。其可实现的分频范围为{2ⁿ，2ⁿ⁺¹-1}，可调步长为1。

但是，在整数N频率综合器中，输入的参考频率必须等于信道宽度，而环路带宽被要求要小于或等于参考信号频率的十分之一，因此若要提高输出频率的分辨率就必须减小输入参考频率，而减小参考频率则限制了环路带宽的提高和频率转换时间的减小。为解决以上矛盾，研究者提出了小数N频率综合器结构。

如图5所示，小数N频率综合器包括了鉴相鉴频器501、电荷泵502、环路滤波器503、压控振荡器504、可编程分频器505、加法器506、∑Δ调制器507、整数寄存器508、小数寄存器509和模数寄存器510。整数寄存器508输出加上∑Δ调制器507的输出，其结果输入到可编程分频器505以产生小数频率综合器的分频比：

$\frac{F_{\mathrm{vco}}}{F_{\mathrm{ref}}}=\mathrm{INT}+\frac{\mathrm{FRAC}}{\mathrm{MOD}}$

这种小数N频率综合器的特点是压控振荡器504的输出信号F_vco不再是参考信号F_ref的整数倍。

小数N频率综合器不同于整数N频率综合器主要在于包括了∑Δ调制器507。在锁定期间，∑Δ调制器507将实时改变可编程分频器505的分频数值，这些分频数值的平均值是一个小数。

这种结构的小数N频率综合器有一定的缺点。从以上描述可知，可编程分频器505的分频数值还是整数，但是连续的开关转换使得它的分频数值看起来类似于一个小数。但是，其在每一个输出周期都有量化误差存在，只是∑Δ调制器507将这些量化误差随机化，从而将量化误差的能量移到了更高频率处，减少了带内的相位噪声。然而，这些量化误差仍然会使得小数N频率综合器产生额外的相位噪声和一定的杂散，因为可编程分频器505本质上还是一个整数分频器。

为此，有研究者提出了小数分频器的结构，具有小数分频器的小数N频率综合器能够产生更低的量化误差和更低的相位噪声。在美国专利第7492852号中，一种双模N或(N+0.5)分频器被提出，如图6所示。该电路结构主要由两大部分组成：一部分实现除数N是奇数还是偶数的选择；另一部分实现除N分频还是除(N+0.5)分频的选择。但是，这种结构中所有的D触发器、D锁存器、二选一选择器均由输入时钟直接驱动，当分频数N较大时，很可能会造成输入时钟的触发驱动能力不够。此外，在无线通信应用中，所有的D触发器、D锁存器、二选一选择器均需要工作在高频状态下。

鉴于以上背景，为适应越来越苛刻的通信系统要求，需要提出一种可编程的N或(N+0.5)分频器，其既可以实现N分频，也可以实现(N+0.5)分频；同时，可以动态设定、改变分频器的分频数N。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种可编程的小数分频器，以实现N分频或(N+0.5)分频，且分频数N可动态设定、改变。

(二)技术方案

为达到上述目的，本发明提供了一种可编程小数分频器，包括：

分频器，用于根据模选择信号选择1分频工作模式或者选择1.5分频工作模式；

异步计数器，由多个除2或除3单元串接构成，用于根据各个除2或除3单元的控制信号P₀、P₁、...、P_n-1产生不同的分频数N，n和N均为整数；

控制逻辑电路，用于接收异步计数器各串接除2或除3单元的输出信号以及mod信号，用以产生控制分频器工作的模选择信号，使得可编程小数分频器在一个完整的输出信号周期内，(N+0.5)分频模式比N分频模式多出半个时钟周期。

上述方案中，所述分频器包括两个双边沿D触发器，该双边沿D触发器由输入时钟脉冲的上边沿和下边沿所触发。

上述方案中，所述分频器在模选择信号为高电平时工作在整数1分频模式下，在模选择信号为低电平时工作在小数1.5分频模式下，在小数1.5分频模式下该分频器在一个完整的周期内，其输出信号被抑制了半个周期。

上述方案中，所述控制逻辑电路包括一个多输入的与非门或者是多个与非门的树结构，用于实现各串接除2或除3单元的输出信号以及mod信号的与非操作，当其中某一个除2或除3单元的输出为低电平或mod为低电平时，模选择信号为高电平；当各串接除2或除3单元的输出均为高电平，且mod为高电平时，模选择信号为低电平。

上述方案中，当mod为低电平时，模选择信号永远为高电平，因此N或(N+0.5)分频器的分频数为整数N；当mod为高电平时，一旦异步计数器各串接除2或除3单元的输出均为高电平，模选择信号将产生一个低电平脉冲，使得1分频或1.5分频的分频器的分频比暂时为1.5，当1分频或1.5分频的分频器产生下一个输出而改变异步计数器中、与1分频或1.5分频的分频器输出直接连接的除2或除3单元的输出时，模选择信号又回到高电平，1分频或1.5分频的分频器的分频比也变为1；所以，在一个完整的输出信号周期内，mod为高电平条件下的可编程小数分频器的分频数比mod为低电平条件下多半个输入时钟周期。

上述方案中，所述异步计数器根据各个除2或除3单元的控制信号P₀、P₁、...、P_n-1产生分频数N，N与各个控制信号P₀、P₁、...、P_n-1具有以下关系：N＝P₀+2×P₁+2²×P₂+…+2^n-2P_n-2+2^n-1P_n-1+2ⁿ，其中n为串接的除2或除3单元的个数，P₀为第一个除2或除3单元的控制信号，类推P₁、...、P_n-1依次为后续的各个除2或除3单元的控制信号；结合mod信号和P₀、P₁、...、P_n-1控制信号，该可编程小数分频器能够实现N分频或(N+0.5)分频。

上述方案中，所述除2或除3单元有三个输入端和两个输出端，分别是：时钟输入Fin、控制信号输入P、模控制输入Mode_in、模控制输出Mode_out和分频输出Fout；其中，后一级除2或除3单元的模控制输出Mode_out连接至前一级除2或除3单元的模控制输入Mode_in，第一级除2或除3单元的模控制输出Mode_out悬空，最后一级除2或除3单元的模控制输入Mode_in接高电平。

上述方案中，在模控制输入Mode_in为低电平时，不论控制信号输入P是高电平或低电平，除2或除3单元实现除2功能；当模控制输入Mode_in为高电平、且控制信号输入P为低电平时，除2或除3单元实现除2功能；当模控制输入Mode_in为高电平、且控制信号输入P为高电平时，除2或除3单元实现除3功能。

为达到上述目的，本发明提供了一种可编程小数分频器，包括：

分频器，用于根据模选择信号选择1分频工作模式或者选择1.5分频工作模式；

异步计数器，由多个除2或除3单元串接构成，用于根据各个除2或除3单元的控制信号P₀、P₁、...、P_n-1产生不同的分频数N，n和N均为整数；

控制逻辑电路，用于接收选择逻辑电路中各个或门的输出信号以及mod信号，用以产生控制分频器工作的模选择信号，使得可编程小数分频器在一个完整的输出信号周期内，(N+0.5)分频模式比N分频模式多出半个时钟周期；

选择逻辑电路，用于将由除2或除3单元串接构成的异步计数器的分频数N的可编程范围从{2ⁿ，2ⁿ⁺¹-1}拓宽至{1，2ⁿ⁺¹-1}。

上述方案中，所述选择逻辑电路包括n个二选一选择器和n个或门，其中，n为异步计数器中除2或除3单元的个数。

上述方案中，所述二选一选择器的输出与选择控制信号S_i(i＝1，2，...，n)或操作之后，结果输出给控制逻辑电路。

上述方案中，所述二选一选择器的输出是或门的输入之一，也是下一级二选一选择器的输入之一以及是下一级除2或除3单元的输入；其中，最后一级二选一选择器的输出是或门的输入之一，也是可编程小数分频器的输出。

上述方案中，所述控制逻辑电路接收mod信号以及选择逻辑电路中各个或门的输出信号，通过与非操作，产生模选择信号。

上述方案中，所述选择控制信号S₁、S₂、...、S_n与除2或除3单元的控制信号(P₀、P₁、...、P_n-1)、mod信号及分频N或(N+0.5)之间的关系如下表所示：

N或(N+0.5)	S1	S2	...	Sn-1	Sn	P0	P1	...	Pn-2	Pn-1	mod
												1	1	1		1	1	×	×	×	×	×	0
1.5	1	1		1	1	×	×	×	×	×	1
												2	1	1		1	0	×	×	×	×	0	0
2.5	1	1		1	0	×	×	×	×	0	1
												3	1	1		1	0	×	×	×	×	1	0
3.5	1	1		1	0	×	×	×	×	1	1
												...
N	0	0		0	0	1	1		1	1	0
												N+0.5	0	0		0	0	1	1		1	1	1

其中“×”代表任意值。

为达到上述目的，本发明提供了一种可编程小数分频器，包括：

1分频或1.5分频的分频器，用于根据模选择信号选择1分频工作模式或者1.5分频工作模式；

由多个D触发器串接构成的异步计数器；

控制逻辑电路，接收选择逻辑电路中各个或门的输出信号以及mod信号，用以产生控制1分频或1.5分频的分频器工作的模选择信号，使得可编程小数分频器在一个完整的输出信号周期内，(N+0.5)分频模式比N分频模式多出半个时钟周期，N为整数；

选择逻辑电路，用于实现由D触发器串接构成的异步计数器的分频数N的动态设定。

上述方案中，所述选择逻辑电路包括n个二选一选择器和n个或门，其中，n为异步计数器中D触发器的个数。

上述方案中，所述二选一选择器的输出与选择控制信号S_i(i＝1，2，...，n)或操作之后，结果输出给控制逻辑电路，n为整数。

上述方案中，所述二选一选择器的输出是或门的输入之一，也是下一级二选一选择器的输入之一以及是下一级D触发器的输入。其中，最后一级二选一选择器的输出是或门的输入之一，也是可编程小数分频器的输出。

上述方案中，所述控制逻辑电路接收mod信号以及选择逻辑电路中各个或门的输出信号，通过与非操作，产生模选择信号。

上述方案中，所述选择控制信号S₁、S₂、...、S_n与mod信号及分频N或(N+0.5)之间的关系如下表所示：

(三)有益效果

本发明所提供的可编程小数分频器可以实现N分频和(N+0.5)分频及N值的动态设定。其应用在小数N频率综合器中，可使得小数N频率综合器产生更低的量化误差和更低的相位噪声。

附图说明

图1为传统的锁相环结构示意图。

图2为采用双模预分频技术的整数分频器。

图3为由多个除2或除3单元串联构成的多模整数分频器。

图4为图3中除2或除3单元的电路结构示意图。

图5为小数N频率综合器示意图。

图6为传统的小数分频器。

图7为本发明实施例的可编程小数分频器。

图8为本发明另一实施例的可编程小数分频器。

图9为本发明另一实施例的可编程小数分频器。

图10为双边沿触发D触发器结构示意图。

图11为另一双边沿触发D触发器结构示意图。

图12A为本发明实施例的可编程小数分频器具体举例图。

图12B为对应于图12A，当P₀P₁＝01、mod＝0时各信号的仿真波形图。

图12C为对应于图12A，当P₀P₁＝01、mod＝1时各信号的仿真波形图。

图13A为本发明另一实施例的可编程小数分频器具体举例图。

图13B为对应于图13A，当S₁S₂＝10、P₀为任意值、P₁＝1、mod＝0时各信号的仿真波形图。

图13C为对应于图13A，当S₁S₂＝10、P₀为任意值、P₁＝1、mod＝1时各信号的仿真波形图。

图14A为本发明另一实施例的可编程小数分频器具体举例图。

图14B为对应于图14A，当S₁S₂S₃＝111、mod＝0时，各信号的仿真波形图。

图14C为对应于图14A，当S₁S₂S₃＝111、mod＝1时，各信号的仿真波形图。

图14D为对应于图14A，当S₁S₂S₃＝010、mod＝1时，各信号的仿真波形图。

图14E为对应于图14A，当S₁S₂S₃＝000、mod＝1时，各信号的仿真波形图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

本发明所提供的可编程小数分频器，可以实现N分频，也可以实现(N+0.5)分频，小数分频器的分频数N可以动态设定、改变。本发明的小数分频器采用到异步计数器，避免了所有的分频单元均工作在高频状态下，同时也降低了对输入时钟触发驱动能力的要求。

本发明所提供的可编程小数分频器如图7所示。1分频或1.5分频的分频器70中两个双边沿触发的D触发器(701、702)可由输入时钟的上边沿和下边沿触发，模选择信号的高、低电平分别决定了1分频或1.5分频的分频器70在1分频模式或1.5分频模式下工作。1分频或1.5分频的分频器70的输出作为异步计数器72中第一级除2或除3单元721的时钟输入，后续除2或除3单元的时钟输入均为前一级除2或除3单元的分频输出，异步计数器72的分频数N可由各个除2或除3单元的控制信号P₁、...、P_n-1动态设定。控制逻辑电路71接收异步计数器72各串接除2或除3单元的输出信号以及mod信号，经过与非操作产生模选择信号。在一个完整的输出信号周期中，mode为高电平时，小数分频器的输出比mode为低电平时多出0.5个周期，即mode为低电平时，小数分频器工作在N分频模式下，mode为高电平时，小数分频器工作在(N+0.5)分频模式下。

本发明另提供了如图8所示的可编程小数分频器。1分频或1.5分频的分频器70中两个双边沿触发的D触发器(701、702)可由输入时钟的上边沿和下边沿触发，模选择信号的高、低电平分别决定了1分频或1.5分频的分频器70在1分频模式或1.5分频模式下工作。1分频或1.5分频的分频器70的输出作为异步计数器72中第一级除2或除3单元721的时钟输入，后续除2或除3单元的时钟输入均为选择逻辑电路中前一级二选一选择器的输出，异步计数器72的分频数N可由各个除2或除3单元的控制信号P₁、...、P_n-1及选择控制信号S₁、S₂、...、S_n动态决定。控制逻辑电路71接收选择逻辑电路80中各个或门的输出信号以及mod信号，经过与非操作产生模选择信号。在一个完整的输出信号周期中，mode为高电平时，小数分频器的输出比mode为低电平时多出0.5个周期。选择逻辑电路的引入使得由除2或除3单元串接构成的异步计数器的分频数N的可编程范围从{2ⁿ，2ⁿ⁺¹-1}拓宽至{1，2ⁿ⁺¹-1}。

本发明亦提供了如图9所示的可编程小数分频器。1分频或1.5分频的分频器70中两个双边沿触发的D触发器(701、702)可由输入时钟的上边沿和下边沿触发，模选择信号的高、低电平分别决定了1分频或1.5分频的分频器70在1分频模式或1.5分频模式下工作。1分频或1.5分频的分频器70的输出作为异步计数器90中第一级D触发器901的时钟输入，后续D触发器的时钟输入均来自于选择逻辑电路中前一级二选一选择器的输出，异步计数器90的分频数N可由各个选择控制信号S₁、S₂、...、S_n动态设定。控制逻辑电路71接收选择逻辑电路80中各个或门的输出信号以及mod信号，经过与非操作产生模选择信号。在一个完整的输出信号周期中，mode为高电平时，小数分频器的输出比mode为低电平时多出0.5个周期。选择逻辑电路80的引入使得由D触发器串接构成的异步计数器90的分频数N实现了可编程。通过串接更多的D触发器，分频数N的可编程范围可以得到拓宽。

下面通过具体实施例结合附图对本发明的可编程小数分频器做进一步详细的描述。

实施例一：图7所示的可编程小数分频器主要由三大部分组成：1分频或1.5分频的分频器70、控制逻辑电路71和异步计数器72。

1分频或1.5分频的分频器70结构类似于传统的2分频或3分频的分频器结构，只是其中的单边沿D触发器改换成了现在的双边沿触发D触发器(701、702)。双边沿触发D触发器(701、702)可采用如图10或如图11所示的结构(但不局限于图10和图11的结构)，包括了两个D锁存器(分别由高、低电平触发)和一个二选一的选择器。在1分频或1.5分频的分频器70中除了双边沿触发的D触发器(701、702)之外，还包括了或门703及与非门704。当模选择信号为高电平时，或门703的输出永远为高电平，则双边沿触发D触发器702的输出永远为高电平，与非门704的输出由双边沿触发D触发器701的输出决定，即双边沿触发D触发器702的作用被“屏蔽”掉了。1分频或1.5分频的分频器70简化成双边沿触发D触发器701在时钟clk驱动下，其输出经反相后输入到本身的输入端，实现1分频的功能；当模选择信号为低电平时，由于双边沿触发D触发器702的引入以及与非门704的作用，使得1分频或1.5分频的分频器70在一个完整的周期内，其输出信号被抑制了半个周期，即1分频或1.5分频的分频器70工作在小数1.5分频模式下。

异步计数器72采用传统的由除2或除3单元(721、722、723)等串接构成的整数分频器结构，其中的除2或除3单元可采用如图4所示的结构(不局限于图4的结构)。异步计数器72中第一级除2或除3单元721的时钟输入来自于1分频或1.5分频的分频器70的输出，后续的除2或除3单元的时钟输入均来自于前一级除2或除3单元的分频输出。而前一级的Mode_in信号来自于后一级Mode_out信号，其中第一级的Mode_out端悬空，最后一级的Mode_in端接高电平。异步计数器72实现了可编程小数分频器的分频比N，N值由控制信号P₁、...、P_n-1动态设置，它们的关系为：

N＝P₀+2×P₁+2²×P₂+…+2^n-2P_n-2+2^n-1P_n-1+2ⁿ

例如，若除2或除3单元的个数n为3，P₀P₁P₂＝000时，N＝8；当P₀P₁P₂＝111时，N＝15。

控制逻辑电路71由多输入与非门711(或者是由与非门的树状结构)构成。控制逻辑电路71接收异步计数器72各串接除2或除3单元的输出信号以及mod信号，并对其进行与非操作。当其中某一个除2或除3单元的输出为低电平或mod为低电平时，模选择信号为高电平；当各串接除2或除3单元的输出均为高电平，且mod为高电平时，模选择信号为低电平。

当mod为低电平时，模选择信号永远为高电平，1分频或1.5分频的分频器70永远工作在1分频模式下，因此可编程小数分频器的分频数为整数N；当mod为高电平时，一旦异步计数器72中各个串接除2或除3单元的输出均为高电平，模选择信号将产生一个低电平脉冲，使得1分频或1.5分频的分频器70的分频比暂时为1.5。当1分频或1.5分频的分频器70产生下一个输出而改变异步计数器72中第一级除2或除3单元721的输出时，模选择信号又回到高电平，1分频或1.5分频的分频器70的分频比也变为1。所以，在一个完整的可编程小数分频器的输出信号周期内，mod为高电平条件下的分频数比mod为低电平条件下多半个输入时钟周期，即为(N+0.5)。

图12A为本发明实施例的可编程小数分频器，图示中与图7相对应的电路或元件，使用相同的标号来标示，其功能不再赘述。对于除2或除3单元的个数n为2，当P₀P₁＝00时，实现4或4.5分频；当P₀P₁＝10时，实现5或5.5分频；当P₀P₁＝01时，实现6或6.5分频；当P₀P₁＝11时，实现7或7.5分频。图12B为P₀P₁＝01、mod＝0时各信号的仿真波形。图12C为P₀P₁＝01、mod＝1时各信号的仿真波形。图12B和图12C中贯穿各信号的虚线代表可编程小数分频器输出fout的周期，其分别对应至输入时钟的6个周期和6.5个周期。

实施例二：图8所示的可编程小数分频器主要由四大部分组成：1分频或1.5分频的分频器70、控制逻辑电路71和异步计数器72和选择逻辑电路80。

选择逻辑电路80包括了或门801、802、803等，二选一选择器804、805、806等。控制逻辑电路71接收选择逻辑电路80各个或门的输出信号以及mod信号，并对其进行与非操作。当其中某一个或门的输出为低电平或mod为低电平时，模选择信号为高电平，1分频或1.5分频的分频器70工作在1分频模式下；当各或门的输出均为高电平，且mod为高电平时，模选择信号为低电平，1分频或1.5分频的分频器70工作在1.5分频模式下。图示中与图7相对应的电路或元件，使用相同的标号来标示，其功能不再赘述。

如之前所说，异步计数器72实现了可编程小数分频器的分频比N，N值由控制信号P₁、...、P_n-1动态决定，它们的关系为：

N＝P₀+2×P₁+2²×P₂+…+2^n-2P_n-2+2^n-1P_n-1+2ⁿ

其分频数N的取值范围仅为{2ⁿ，2ⁿ⁺¹-1}。从以上关系不难发现，对于传统的由除2或除3单元串接而成的整数分频器的分频比下限2ⁿ受制于除2或除3单元的个数n。若能够动态设定整数分频器中除2或除3单元的个数，那么其下限2ⁿ也可以动态设定。为此，本实例设计了选择逻辑电路80，它可以在保持异步计数器72中除2或除3单元个数不变的基础上，动态地选择除2或除3单元工作的个数，从而使得异步计数器72的分频数N拓宽至{1，2ⁿ⁺¹-1}。比如：①选择控制信号S₁、S₂、...、S_n-2均为高电平，S_n-1、S_n为低电平，那么在异步计数器72中只有第(n-1)个和第n个除2或除3单元能够正常工作，其余除2或除3单元通过二选一选择器被“屏蔽”，S₁、S₂、...、S_n-2的高电平通过或门“屏蔽”了相应选择器的输出对模选择信号的影响。此时，可编程小数分频器可根据控制信号P_n-2、P_n-1的不同取值实现4或4.5分频、5或5.5分频、6或6.5分频和7或7.5分频；②当所有的选择控制信号S₁、S₂、...、S_n均为高电平，那么通过二选一选择器，异步计数器72中所有的除2或除3单元均被“屏蔽”，S₁、S₂、...、S_n的高电平通过或门“屏蔽”了相应选择器的输出对模选择信号的影响，1分频或1.5分频的分频器70的输出直接输出至f_out，亦即可编程小数分频器实现1或1.5分频。

选择控制信号S₁、S₂、...、S_n与除2或除3单元的控制信号(P₀、P₁、...、P_n-1)、mod信号及分频N或(N+0.5)之间的关系如下表所示：

N或N+0.5	S1	S2	...	Sn-1	Sn	P0	P1	...	Pn-2	Pn-1	mod
												1	1	1		1	1	×	×	×	×	×	0
1.5	1	1		1	1	×	×	×	×	×	1
												2	1	1		1	0	×	×	×	×	0	0
2.5	1	1		1	0	×	×	×	×	0	1
												3	1	1		1	0	×	×	×	×	1	0
3.5	1	1		1	0	×	×	×	×	1	1
												...
N	0	0		0	0	1	1		1	1	0
												N+0.5	0	0		0	0	1	1		1	1	1

其中“×”代表任意值。

图13A为本发明实施例的可编程小数分频器，图示中与图8相对应的电路或元件，使用相同的标号来标示，其功能不再赘述。对于除2或除3单元的个数n为2：①当S₁S₂＝11、P₀、P₁为任意值时，实现1或1.5分频。②当S₁S₂＝10、P₀为任意值、P₁＝0时，实现2或2.5分频；当S₁S₂＝10、P₀为任意值、P₁＝1时，实现3或3.5分频。③当S₁S₂＝00、P₀P₁＝00时，实现4或4.5分频；当S₁S₂＝00、P₀P₁＝10时，实现5或5.5分频；当S₁S₂＝00、P₀P₁＝01时，实现6或6.5分频；当S₁S₂＝00、P₀P₁＝11时，实现7或7.5分频。图13B为当S₁S₂＝10、P₀为任意值、P₁＝1、mod＝0时各信号的仿真波形。图13C为当S₁S₂＝10、P₀为任意值、P₁＝1、mod＝1时各信号的仿真波形。图13B和图13C中贯穿各信号的虚线代表可编程小数分频器输出fout的周期，其分别对应至输入时钟的3个周期和3.5个周期。

实施例三：图9所示的可编程小数分频器主要由四大部分组成：1分频或1.5分频的分频器70、控制逻辑电路71和异步计数器90和选择逻辑电路80。其中的异步计数器90包括了D触发器901、902、903等，每个D触发器的反相输出端连接至自身的输入端，除第一级D触发器901是由1分频或1.5分频的分频器70的输出做为驱动时钟外，其余的D触发器的驱动时钟均由其前一级二选一选择器的输出提供。每一个D触发器实现2分频的功能。选择控制电路80根据选择控制信号S₁、S₂、...、S_n决定“屏蔽”掉异步计数器90中D触发器的个数，从而实现分频数N的可动态设定。图示中与图8相对应的电路或元件，使用相同的标号来标示，其功能不再赘述。

异步计数器90的分频数N即本实施例的可编程小数分频器的分频比，N与异步计数器90中D触发器的个数n存在以下关系：

N＝2ⁿ

从上述关系式可知，若能够动态设定异步计数器90中D触发器的个数，那么N值便可以动态设定。为此，本实施例设计了选择逻辑电路80，它可以在保持异步计数器90中D触发器个数不变的基础上，动态地选择D触发器工作的个数，从而使得异步计数器90的分频数N可编程实现。比如：①当所有的选择控制信号S₁、S₂、...、S_n均为高电平，那么通过二选一选择器，异步计数器90中所有的D触发器均被“屏蔽”，S₁、S₂、...、S_n的高电平通过或门“屏蔽”了相应选择器的输出对模选择信号的影响，1分频或1.5分频的分频器70的输出直接输出至f_out，亦即可编程小数分频器实现1或1.5分频；②选择控制信号S₁、S₂、...、S_n中任意两个为低电平，其余为高电平，那么在异步计数器90中只有两个D触发器能够正常工作，其余D触发器通过二选一选择器被“屏蔽”，同时高电平的选择控制信号通过或门“屏蔽”了相应选择器的输出对模选择信号的影响。此时，可编程小数分频器实现4或4.5分频。

选择控制信号S₁、S₂、...、S_n与mod信号及分频N或(N+0.5)之间的关系如下表所示：

图14A为本发明实施例的可编程小数分频器，图示中与图9相对应的电路或元件，使用相同的标号来标示，其功能不再赘述。①对于S₁S₂S₃＝111，当mod＝0时，可编程小数分频器实现1分频，各信号的仿真波形如图14B所示；当mod＝1时，可编程小数分频器实现1.5分频，各信号的仿真波形如图14C所示。②对于S₁S₂S₃＝010，当mod＝1时，可编程小数分频器实现4.5分频，各信号的仿真波形如图14D所示。③对于S₁S₂S₃＝000，当mod＝1时，可编程小数分频器实现8.5分频，各信号的仿真波形如图14E所示。

对于小数N频率综合器，其量化步长取决于最小分频分辨率。本发明三个实施例的最小分频分辨率可达到0.5，而传统整数分频器的分辨率为1，本发明三个实施例的量化步长为传统整数分频器的一半，所以可使得小数N频率综合器产生更低的量化误差和更低的相位噪声，理论上可使噪声减小6dB。

综上所述，本发明的可编程小数分频器适用于(但不限定)于锁相环电路(PLL)中，既可以实现N分频，也可以实现(N+0.5)分频。分频比N可动态设定、改变，从而拓宽了分频器的分频范围。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (19)

1.一种可编程小数分频器，其特征在于，包括：

分频器，用于根据模选择信号选择1分频工作模式或者选择1.5分频工作模式；

异步计数器，由多个除2或除3单元串接构成，用于根据各个除2或除3单元的控制信号P₀、P₁、...、P_n-1产生不同的分频数N，n和N均为整数；

控制逻辑电路，用于接收异步计数器各串接除2或除3单元的输出信号以及mod信号，用以产生控制分频器工作的模选择信号，使得可编程小数分频器在一个完整的输出信号周期内，(N+0.5)分频模式比N分频模式多出半个时钟周期；

其中，所述分频器包括两个双边沿D触发器(701、702)，一个或门(703)和一个与非门(704)；其中，双边沿触发D触发器(701、702)包括分别由高、低电平触发的两个D锁存器和一个二选一的选择器，且由输入时钟脉冲的上边沿和下边沿所触发；当模选择信号为高电平时，或门(703)的输出永远为高电平，则第二双边沿触发D触发器(702)的输出永远为高电平，与非门(704)的输出由第一双边沿触发D触发器(701)的输出决定，第二双边沿触发D触发器(702)的作用被屏蔽掉了；当模选择信号为低电平时，由于第二双边沿触发D触发器(702)的引入以及与非门(704)的作用，使得该分频器在一个完整的周期内，其输出信号被抑制了半个周期，该分频器工作在小数1.5分频模式下。

2.根据权利要求1所述的可编程小数分频器，其特征在于，所述分频器在模选择信号为高电平时工作在整数1分频模式下，在模选择信号为低电平时工作在小数1.5分频模式下，在小数1.5分频模式下该分频器在一个完整的周期内，其输出信号被抑制了半个周期。

3.根据权利要求1所述的可编程小数分频器，其特征在于，所述控制逻辑电路包括一个多输入的与非门或者是多个与非门的树结构，用于实现各串接除2或除3单元的输出信号以及mod信号的与非操作，当其中某一个除2或除3单元的输出为低电平或mod为低电平时，模选择信号为高电平；当各串接除2或除3单元的输出均为高电平，且mod为高电平时，模选择信号为低电平。

4.根据权利要求3所述的可编程小数分频器，其特征在于：当mod为低电平时，模选择信号永远为高电平，因此N或(N+0.5)分频器的分频数为整数N；当mod为高电平时，一旦异步计数器各串接除2或除3单元的输出均为高电平，模选择信号将产生一个低电平脉冲，使得1分频或1.5分频的分频器的分频比暂时为1.5，当1分频或1.5分频的分频器产生下一个输出而改变异步计数器中、与1分频或1.5分频的分频器输出直接连接的除2或除3单元的输出时，模选择信号又回到高电平，1分频或1.5分频的分频器的分频比也变为1；所以，在一个完整的输出信号周期内，mod为高电平条件下的可编程小数分频器的分频数比mod为低电平条件下多半个输入时钟周期。

5.根据权利要求1所述的可编程小数分频器，其特征在于，所述异步计数器根据各个除2或除3单元的控制信号P₀、P₁、...、P_n-1产生分频数N，N与各个控制信号P₀、P₁、...、P_n-1具有以下关系：N＝P₀+2×P₁+2²×P₂+…+2^n-2P_n-2+2^n-1P_n-1+2ⁿ，其中n为串接的除2或除3单元的个数，P₀为第一个除2或除3单元的控制信号，类推P₁、...、P_n-1依次为后续的各个除2或除3单元的控制信号；结合mod信号和P₀、P₁、...、P_n-1控制信号，该可编程小数分频器能够实现N分频或(N+0.5)分频。

6.根据权利要求1所述的可编程小数分频器，其特征在于，所述除2或除3单元有三个输入端和两个输出端，分别是：时钟输入Fin、控制信号输入P、模控制输入Mode_in、模控制输出Mode_out和分频输出Fout；其中，后一级除2或除3单元的模控制输出Mode_out连接至前一级除2或除3单元的模控制输入Mode_in，第一级除2或除3单元的模控制输出Mode_out悬空，最后一级除2或除3单元的模控制输入Mode_in接高电平。

7.根据权利要求6所述的可编程小数分频器，其特征在于：在模控制输入Mode_in为低电平时，不论控制信号输入P是高电平或低电平，除2或除3单元实现除2功能；当模控制输入Mode_in为高电平、且控制信号输入p为低电平时，除2或除3单元实现除2功能；当模控制输入Mode_in为高电平、且控制信号输入P为高电平时，除2或除3单元实现除3功能。

8.一种可编程小数分频器，其特征在于，包括：

分频器，用于根据模选择信号选择1分频工作模式或者选择1.5分频工作模式；

异步计数器，由多个除2或除3单元串接构成，用于根据各个除2或除3单元的控制信号P₀、P₁、...、P_n-1产生不同的分频数N，n和N均为整数；

控制逻辑电路，用于接收选择逻辑电路中各个或门的输出信号以及mod信号，用以产生控制分频器工作的模选择信号，使得可编程小数分频器在一个完整的输出信号周期内，(N+0.5)分频模式比N分频模式多出半个时钟周期；

选择逻辑电路，用于将由除2或除3单元串接构成的异步计数器的分频数N的可编程范围从{2ⁿ，2ⁿ⁺¹-1}拓宽至{1，2ⁿ⁺¹-1}。

9.根据权利要求8所述的可编程小数分频器，其特征在于，所述选择逻辑电路包括n个二选一选择器和n个或门，其中，n为异步计数器中除2或除3单元的个数。

10.根据权利要求9所述的可编程小数分频器，其特征在于，所述二选一选择器的输出与选择控制信号S_i(i＝1，2，...，n)或操作之后，结果输出给控制逻辑电路。

11.根据权利要求9所述的可编程小数分频器，其特征在于，所述二选一选择器的输出是或门的输入之一，也是下一级二选一选择器的输入之一以及是下一级除2或除3单元的输入；其中，最后一级二选一选择器的输出是或门的输入之一，也是可编程小数分频器的输出。

12.根据权利要求8所述的可编程小数分频器，其特征在于，所述控制逻辑电路接收mod信号以及选择逻辑电路中各个或门的输出信号，通过与非操作，产生模选择信号。

13.根据权利要求8所述的可编程小数分频器，其特征在于，所述选择控制信号S₁、S₂、...、S_n与除2或除3单元的控制信号(P₀、P₁、...、P_n-1)、mod信号及分频N或(N+0.5)之间的关系如下表所示：

  N或   S1   S2 ...  Sn-1   Sn   P0   P1 ...  Pn-2   Pn-1   mod   (N+0.5)   1   1   1   1   1   ×   ×   ×   ×   ×   0 1.5 1 1 1 1 × × × × × 1 2 1 1 1 0 × × × × 0 0   2.5   1   1   1   0   ×   ×   ×   ×   0   1   3   1   1   1   0   ×   ×   ×   ×   1   0   3.5   1   1   1   0   ×   ×   ×   ×   1   1   ... N 0 0 0 0 1 1 1 1 0   N+0.5   0   0   0   0   1   1   1   1   1

其中“×”代表任意值。

14.一种可编程小数分频器，其特征在于，包括：

1分频或1.5分频的分频器，用于根据模选择信号选择1分频工作模式或者1.5分频工作模式；

由多个D触发器串接构成的异步计数器；

控制逻辑电路，接收选择逻辑电路中各个或门的输出信号以及mod信号，用以产生控制1分频或1.5分频的分频器工作的模选择信号，使得可编程小数分频器在一个完整的输出信号周期内，(N+0.5)分频模式比N分频模式多出半个时钟周期，N为整数；

选择逻辑电路，用于实现由D触发器串接构成的异步计数器的分频数N的动态设定。

15.根据权利要求14所述的可编程小数分频器，其特征在于，所述选择逻辑电路包括n个二选一选择器和n个或门，其中，n为异步计数器中D触发器的个数。

16.根据权利要求15所述的可编程小数分频器，其特征在于，所述二选一选择器的输出与选择控制信号S_i(i＝1，2，...，n)或操作之后，结果输出给控制逻辑电路，n为整数。

17.根据权利要求15所述的可编程小数分频器，其特征在于，所述二选一选择器的输出是或门的输入之一，也是下一级二选一选择器的输入之一以及是下一级D触发器的输入。其中，最后一级二选一选择器的输出是或门的输入之一，也是可编程小数分频器的输出。

18.根据权利要求14所述的可编程小数分频器，其特征在于，所述控制逻辑电路接收mod信号以及选择逻辑电路中各个或门的输出信号，通过与非操作，产生模选择信号。

19.根据权利要求16所述的可编程小数分频器，其特征在于，所述选择控制信号S₁、S₂、...、S_n与mod信号及分频N或(N+0.5)之间的关系如下表所示：

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