CN111313893B - 分频器和电子设备 - Google Patents

分频器和电子设备 Download PDF

Info

Publication number
CN111313893B
CN111313893B CN202010133975.7A CN202010133975A CN111313893B CN 111313893 B CN111313893 B CN 111313893B CN 202010133975 A CN202010133975 A CN 202010133975A CN 111313893 B CN111313893 B CN 111313893B
Authority
CN
China
Prior art keywords
frequency
signal
setting value
frequency division
division ratio
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010133975.7A
Other languages
English (en)
Other versions
CN111313893A (zh
Inventor
张卫波
廖英豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen Pango Microsystems Co Ltd
Original Assignee
Shenzhen Pango Microsystems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen Pango Microsystems Co Ltd filed Critical Shenzhen Pango Microsystems Co Ltd
Priority to CN202010133975.7A priority Critical patent/CN111313893B/zh
Publication of CN111313893A publication Critical patent/CN111313893A/zh
Priority to PCT/CN2020/103271 priority patent/WO2021169158A1/zh
Priority to JP2022549854A priority patent/JP2023514844A/ja
Application granted granted Critical
Publication of CN111313893B publication Critical patent/CN111313893B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/181—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a numerical count result being used for locking the loop, the counter counting during fixed time intervals

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

本申请提供一种分频器和电子设备，分频器包括：分频比选择模块，用于响应于分频比选择信号中的第二信号，将第一电平设置值作为分频比设置值输出，响应于分频比选择信号中的第一信号，将第二电平设置值作为分频比设置值输出；分频器模块，用于获取分频比设置值输出，根据上次所获取到的分频比设置值进行分频，并生成分频比选择信号以及分频后的时钟信号，输出生成的分频比选择信号至分频比选择模块，分频后的时钟信号中当前电平的持续时间除以分频前的时钟信号的一个周期持续时间为上次获取到的分频比设置值，分频后的时钟信号中当前电平的持续时间结束时，分频比选择信号中的第一信号和第二信号进行切换，分频后的时钟信号中的两种电平进行切换。

Description

分频器和电子设备
技术领域
本发明涉及数字电路技术领域，特别涉及一种分频器和电子设备。
背景技术
分频器(Divider)是数字电路系统中的重要组成部分，在数字电路设计中对时钟信号的属性也提出要求。随着集成度和数字电路复杂度的不断提高，同步电路系统的时钟信号产生也变得越来越复杂。例如，对于现场可编程逻辑门阵列(Field ProgrammableGate Array，FPGA)这种超大规模集成电路(Very Large Scale Integration，VLSI)来说，系统往往需要多个不同属性的时钟信号，以保证电路时序和功能的正确性，然而，根据每一种时钟信号的属性来设置独立的时钟信号生成电路，会导致整个系统的复杂程度较大。
发明内容
本申请技术方案提供了一种分频器和电子设备，可以通过较为简单的电路实现不同属性的时钟信号生成。
第一方面，本申请技术方案提供了一种分频器，包括：
分频比选择模块，用于获取第一电平设置值、第二电平设置值和分频比选择信号；
所述分频比选择模块还用于，响应于所述分频比选择信号中的第二信号，将所述第一电平设置值作为分频比设置值输出，响应于所述分频比选择信号中的第一信号，将所述第二电平设置值作为分频比设置值输出，当所述分频比选择信号切换时，输出所述分频比设置值；
分频器模块，用于获取所述分频比选择模块输出的分频比设置值，并根据上次所获取到的分频比设置值进行分频，并生成所述分频比选择信号以及分频后的时钟信号，输出生成的所述分频比选择信号至所述分频比选择模块，所述分频后的时钟信号中当前电平的持续时间除以分频前的时钟信号的一个周期持续时间为上次获取到的分频比设置值，所述分频后的时钟信号中当前电平的持续时间结束时，所述分频比选择信号中的第一信号和第二信号进行切换，所述分频后的时钟信号中的两种电平进行切换。
可选地，所述分频器模块还用于，在分频开启时刻之前，若当前的分频比设置值为0，则生成的所述分频比选择信号为所述第二信号，若当前的分频比设置值为0之外的值，则生成的所述分频比选择信号为初始信号；
所述分频比选择模块还用于，获取相位设置值，在分频开启时刻之前，将所述相位设置值作为分频比设置值输出至所述分频器模块，以及，响应于所述分频比选择信号中的初始信号，将所述相位设置值作为分频比设置值输出。
可选地，上述分频器还包括：
相位调整模块，用于获取所述第二电平设置值、调整步阶值和动态调整触发信号，响应于所述动态调整触发信号，将所述第二电平设置值和所述调整步阶值之和作为所述相位设置值，生成并输出脉冲控制信号至所述分频比选择模块，所述脉冲控制信号中的脉冲位置与所述动态调整触发信号相关；
所述分频比选择模块还用于，响应于所述脉冲控制信号中的脉冲，将当前的所述相位设置值作为分频比设置值输出。
可选地，所述脉冲控制信号中的脉冲宽度等于所述分频后的时钟信号的第一电平的宽度。
可选地，所述响应于所述动态调整触发信号，将所述第二电平设置值和所述调整步阶值之和作为所述相位设置值的过程包括：响应于所述动态调整触发信号中的第二电平，将所述第二电平设置值和所述调整步阶值之和作为所述相位设置值。
可选地，所述相位调整模块，还用于获取初始相位设置值，响应于所述动态调整触发信号中的第一电平，将所述初始相位设置值作为所述相位设置值。
可选地，所述动态调整触发信号中的第二电平的宽度大于或等于两个所述分频后的时钟信号的周期。
可选地，所述分频器模块还用于，生成同步信号并输出至所述相位调整模块；
所述相位调整模块还用于，根据所述同步信号对所述动态调整触发信号进行同步校正。
可选地，所述第一电平为高电平，所述第二电平为低电平。
第二方面，本申请技术方案还提供一种电子设备，包括上述的分频器。
本申请实施例中的分频器和电子设备，通过分频比选择模块根据第一电平设置值和第二电平设置值得到分频比设置值，分频器模块根据分频比设置值进行分频，同时反馈分频比选择信号至分频比选择模块，以实现分频过程中不同电平之间的切换，通过第一电平设置值和第二电平设置值可以实现时钟信号的参数调节，即实现了通过较为简单的电路实现不同属性的时钟信号生成。
附图说明
图1为本申请实施例中一种分频器的结构示意图；
图2为图1对应一种时序信号图；
图3为本申请实施例中另一种分频器的结构示意图；
图4为图3对应一种时序信号图；
图5为图3对应的另一种时序信号图；
图6为图3中另一种时序信号图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1和图2所示，图1为本申请实施例中一种分频器的结构示意图，图2为图1对应一种时序信号图，本申请实施例提供一种分频器，包括：分频比选择模块1，用于获取第一电平设置值HIGH、第二电平设置值LOW和分频比选择信号R_SEL；分频比选择模块1还用于，响应于分频比选择信号R_SEL中的第二信号b01，将第一电平设置值HIGH作为分频比设置值R输出，响应于分频比选择信号R_SEL中的第一信号b10，将第二电平设置值LOW作为分频比设置值R输出，当分频比选择信号R_SEL切换时，输出分频比设置值R；分频器模块2，用于获取分频比选择模块1输出的分频比设置值R，并根据上次所获取到的分频比设置值R进行分频，并生成分频比选择信号R_SEL以及分频后的时钟信号CLKOUT，输出生成的分频比选择信号R_SEL至分频比选择模块1，分频后的时钟信号CLKOUT中当前电平的持续时间除以分频前的时钟信号(输入信号CLKIN)的一个周期持续时间为上次获取到的分频比设置值R，分频后的时钟信号CLKOUT中当前电平的持续时间结束时，分频比选择信号R_SEL中的第一信号b10和第二信号b01进行切换，分频后的时钟信号CLKOUT中的两种电平进行切换。
具体地，例如，第一电平设置值HIGH为2，第二电平设置值LOW为3，分频之前的时钟信号CLKIN输入分频器模块，在T1时刻的前一个时刻，分频器模块2获取到的分频比设置值R为2，在T1时刻根据上一次获取到的分频比设置值2对输入信号CLKIN进行分频，得到分频后的时钟信号CLKOUT并输出，分频后的时钟信号CLKOUT在T1时刻至T3时刻之间的第一电平(例如高电平)持续时间为2个输入信号CLKIN的周期，同时，分频比选择信号R_SEL中当前信号为第一信号b10，第一信号b10的持续时间同样为2个输入信号CLKIN的周期，且输出分频比选择信号R_SEL至分频比选择模块1，此时分频比选择模块1将3作为分频比设置值R输出；在分频后的时钟信号CLKOUT的当前高电平持续时间结束时，即在T3时刻，分频比选择信号R_SEL切换为第二信号b01，分频后的时钟信号CLKOUT切换为第二电平(例如低电平)，在T3时刻，分频器模块2根据上一次获取到的分频比设置值R＝3对输入信号CLKIN进行分频，使分频后的时钟信号CLKOUT具有3倍输入信号CLKIN周期的低电平，同样使第二信号b01具有3倍输入信号CLKIN周期的持续时间，第二信号b01输出值分频比选择模块1后，分频比选择模块1将2作为分频比设置值R输出；依次类推，重复上述过程，即实现了分频器的功能，并且，通过第一电平设置值HIGH和第二电平设置值LOW的设置方式，可以实现对分频后时钟信号中分频比和占空比的调整，其中分频比等于第一电平设置值HIGH和第二电平设置值LOW之和，占空比等于第一电平设置值HIGH除以分频比。
本申请实施例中的分频器，通过分频比选择模块根据第一电平设置值和第二电平设置值得到分频比设置值，分频器模块根据分频比设置值进行分频，同时反馈分频比选择信号至分频比选择模块，以实现分频过程中不同电平之间的切换，通过第一电平设置值和第二电平设置值可以实现时钟信号的参数调节，即实现了通过较为简单的电路实现不同属性的时钟信号生成。
可选地，如图3和图4所示，图3为本申请实施例中另一种分频器的结构示意图，图4为图3对应一种时序信号图，分频器包括多个分频器单元，每个分频器单元均包括上述的分频比选择模块1和分频器模块2，在每个分频器单元中，分频器模块2还用于，在分频开启时刻之前，若当前的分频比设置值R为0，则生成的分频比选择信号R_SEL为第二信号b01，若当前的分频比设置值R为0之外的值，则生成的分频比选择信号R_SEL为初始信号b00；分频比选择模块1还用于，获取相位设置值P，在分频开启时刻之前，将相位设置值P作为分频比设置值R输出至分频器模块2，以及，响应于分频比选择信号R_SEL中的初始信号b00，将相位设置值P作为分频比设置值R输出。
具体地，图3中的分频器包括第0个分频器单元10、第1个分频器单元10、以及第2个分频器单元12，多个分频器单元，例如图3中所示的3个分频器单元，每个分频器单元具有相同的结构，需要说明的是，多个分频器单元可以利用部分相同的信号，除了可以利用的相同信号之外，不同分频器单元中，即便在图3中具有相同的标号，该信号仍可以不同，即图3中并没有根据不同的信号区分标号。在图4中，信号的下角标用于表示该信号所属的分频单元，例如P0表示图3中第0个分频器单元10中的相位设置值P，CLKOUT1表示图3中第1个分频器单元11中的分频后的时钟信号CLKOUT，R_SEL2表示图3中第2个分频器单元12中的分频比选择信号R_SEL。相位调整实现是通过时钟分频之前插入一个延迟，该过程是通过分频器对相位设置值P进行分频并产生内部控制信号来控制延迟。具体地，以图4为例，三个分频器单元对应的相位设置值P分别为0、1、2，由于分频器单元10的相位设置值P0为0，经内部逻辑控制分频比选择信号R_SEL0为b01，此时会直接选择分频比进行分频，在T1时刻输入时钟有效沿生成输出时钟CLKOUT0第一个上升沿，T1时刻即为分频开启时刻。由于分频器单元11的相位设置值P1为1，T1时刻之前，分频比选择信号R_SEL1为b00，会传递相位设置值P给分频器模块2进行分频，在T1时刻输入时钟有效沿时R_SEL1变为b01，切换分频比选择通道，同时在一个周期(指输入信号CLKIN的周期)之后在T2时刻输入时钟有效沿生成输出时钟第一个上升沿。由于分频器单元12的相位设置值P2为2，T1时刻之前，分频比选择信号R_SEL2为b00，会传递相位设置值P2＝2给分频器进行分频，在T1时刻输入时钟有效沿时R_SEL2变为b01，切换分频比选择通道，同时在两个周期(指输入信号CLKIN的周期)之后在T3时刻输入时钟有效沿生成输出时钟第一个上升沿。依次类推，实现初始相位调整。
以下通过另一种时序进一步说明本申请实施例中的分频器，如图3和图5所示，图5为图3对应的另一种时序信号图，图5仅示意了图3中分频器单元10和分频器单元11这两个单元中的时序，分频器单元10的相位设置值P0为0，第一电平设置值HIGH0和第二电平设置值LOW0分别为2和3，即延迟0个周期，分频比为5，占空比为40％。由于相位设置值P0为0，T1时刻之前，分频比选择信号R_SEL0为b01，选择第一电平设置值HIGH0传递到分频器模块2。在T1时刻开始2分频并且R_SEL0变为b10，切换分频比选择通道，选择第二电平设置值LOW0传递到分频器模块2。在T3时刻开始3分频并且R_SEL0变为b01，切换分频比选择通道，选择第一电平设置值HIGH0传递到分频器模块2。在T6时刻开始2分频并且R_SEL0变为b10，切换分频比选择通道，选择第二电平设置值LOW0传递到分频器模块2。依次循环选择对HIGH0和LOW0进行分频，分频器模块2内部可以包括一个主分频器，该主分频器产生的内部时钟信号为INTCLK0，再进行二分频得到最终分频后的时钟信号CLKOUT0。类似地，分频器单元11的相位设置值P1为1，第一电平设置值HIGH1和第二电平设置值LOW1分别为3和2，即延迟1个周期，分频比为5，占空比为60％。由于相位设置值P1为1，T1时刻之前，分频比选择信号R_SEL1为b00，选择相位设置值P1传递到分频器模块2，在T1时刻R_SEL1变为b01，切换分频比选择通道，选择第一电平设置值HIGH1传递到分频器模块2，同时分频器内部的主分频器产生的内部时钟信号INTCLK1第一个有效下降沿延迟1个周期。在T2时刻开始3分频并且R_SEL1变为b10，切换分频比选择通道，选择第二电平设置值LOW1传递到分频器模块2。在T5时刻开始2分频并且R_SEL1变为b01，切换分频比选择通道，选择第一电平设置值HIGH1传递到分频器模块2。在T7时刻开始3分频并且R_SEL1变为b10，切换分频比选择通道，选择第二电平设置值LOW1传递到分频器模块2。依次循环选择对HIGH1和LOW1进行分频，分频器内部的主分频器产生的INTCLK1再进行二分频得到最终分频时钟CLKOUT1。
可选地，如图3和图6所示，图6为图3中另一种时序信号图，分频器中的每个分频器单元还包括：相位调整模块3，用于获取第二电平设置值LOW、调整步阶值A_STEP和动态调整触发信号STEP_N，响应于动态调整触发信号STEP_N，将第二电平设置值LOW和调整步阶值A_STEP之和作为相位设置值P，生成并输出脉冲控制信号P_S至分频比选择模块1，脉冲控制信号P_S中的脉冲位置与动态调整触发信号STEP_N相关；分频比选择模块1还用于，响应于脉冲控制信号P_S中的脉冲，将当前的相位设置值P作为分频比设置值R输出。
可选地，脉冲控制信号P_S中的脉冲宽度等于分频后的时钟信号CLKOUT的第一电平的宽度。
可选地，响应于动态调整触发信号STEP_N，将第二电平设置值LOW和调整步阶值A_STEP之和作为相位设置值P的过程包括：响应于动态调整触发信号STEP_N中的第二电平，将第二电平设置值LOW和调整步阶值A_STEP之和作为相位设置值P。
可选地，相位调整模块3，还用于获取初始相位设置值PI，响应于动态调整触发信号STEP_N中的第一电平，将初始相位设置值PI作为相位设置值P。
可选地，动态调整触发信号STEP_N中的第二电平的宽度大于或等于两个分频后的时钟信号CLKOUT的周期。
可选地，分频器模块2还用于，生成同步信号SYNC并输出至相位调整模块3；相位调整模块3还用于，根据同步信号SYNC对动态调整触发信号STEP_N进行同步校正。
可选地，第一电平为高电平，第二电平为低电平。
具体的，动态相位调整实现是通过在分频过程中插入相位值来实现。具体地，首先通过通道选择信号SEL选择动态相位调整通道，图6中通道选择信号SEL为1，即对应的分频器单元11进行动态相位调整，其他分频器单元，例如分频器单元10和分频器单元12仍按照原相位进行分频，确定相位调整步阶值A_STEP，然后触发STEP_N信号(由高电平变为低电平)，相位调整模块3加载调整步阶，内部加法器把调整步阶值A_STEP和低电平设置值LOW相加并将结果P1传递到分频比选择模块1。然后触发STEP_N信号(由低电平变为高电平，触发信号STEP_N宽度至少持续两个分频后的时钟信号CLKOUT周期)，根据内部时序生成脉冲控制信号P_S(脉冲宽度等于分频后的时钟信号中高电平宽度，脉冲产生时刻是在对高电平设置分频时)并传递到分频比选择模块1，强制选择P1传递到分频器模块2(此时R等于P1)。例如，以图6中的分频器单元10和分频器单元11为例，两个分频器单元中的初始相位设置值PI0和PI1都为0，两个分频器单元中的第一电平设置值HIGH0和第一电平设置值HIGH1都为2，两个分频器单元中的第二电平设置值LOW0和第二电平设置值LOW1都为3，即两个分频器单元中的时钟相位是对齐的，如图中T1时刻所示。在T2时刻前设置通道选择信号SEL为1，设置相位调整步阶值A_STEP为1，即对CLKOUT1相位动态调整，调整步阶为1。在T2时刻拉低STEP_N信号，响应于动态调整触发信号STEP_N中的低电平，将LOW1和A_STEP之和作为相位设置值P1，即使P1在STEP_N拉低时更新为4。触发信号STEP_N的低电平持续两个CLKOUT1时钟周期后，在T12时刻拉高STEP_N信号。分频器单元11产生的同步信号SYNC对STEP_N低电平脉冲同步并经逻辑处理，在T16～T18时间产生脉冲控制信号P_S中的低电平脉冲，分频比选择模块1响应于P_S中的低电平脉冲，强制将P1作为R传输至分频器模块2，而非根据R_SEL来设置R。等待当前高电平设置分频结束后开始对新的分频比设置值R进行分频，如图中所示T18～T22持续时间为4个输入时钟周期，等待此分频结束时，在T22时刻CLKOUT1滞后CLKOUT0一个时钟周期，至此动态相位调整结束，分频器单元11又恢复到对原分频比的分频。而对于分频器单元10，相位没有变化，均按照初始相位设置值PI0的值作为分频的相位。
本申请实施例还提供一种电子设备，包括上述的分频器，其中分频器的具体结构和原理与上述实施例相同，在此不再赘述。
本申请实施例中的电子设备，通过分频比选择模块根据第一电平设置值和第二电平设置值得到分频比设置值，分频器模块根据分频比设置值进行分频，同时反馈分频比选择信号至分频比选择模块，以实现分频过程中不同电平之间的切换，通过第一电平设置值和第二电平设置值可以实现时钟信号的参数调节，即实现了通过较为简单的电路实现不同属性的时钟信号生成。
应理解以上分频器中各个模块的划分仅仅是一种逻辑功能的划分，实际实现时可以全部或部分集成到一个物理实体上，也可以物理上分开。且这些模块可以全部以软件通过处理元件调用的形式实现；也可以全部以硬件的形式实现；还可以部分模块以软件通过处理元件调用的形式实现，部分模块通过硬件的形式实现。例如，分频比选择模块可以为单独设立的处理元件，也可以集成在例如一个芯片中实现，此外，也可以以程序的形式存储于存储器中，由某一个处理元件调用并执行以上各个模块的功能。其它模块的实现与之类似。此外这些模块全部或部分可以集成在一起，也可以独立实现。这里所述的处理元件可以是一种集成电路，具有信号的处理能力。在实现过程中，上述方法的各步骤或以上各个模块可以通过处理器元件中的硬件的集成逻辑电路或者软件形式的指令完成。
例如，以上这些模块可以是被配置成实施以上方法的一个或多个集成电路，例如：一个或多个特定集成电路(Application Specific Integrated Circuit，ASIC)，或，一个或多个微处理器(Digital signal processor，DSP)，或，一个或者多个现场可编程门阵列(Field Programmable Gate Array，FPGA)等。再如，当以上某个模块通过处理元件调度程序的形式实现时，该处理元件可以是通用处理器，例如中央处理器(Central ProcessingUnit，CPU)或其它可以调用程序的处理器。再如，这些模块可以集成在一起，以片上系统(System-On-a-Chip，SOC)的形式实现。
本申请实施例中，“至少一个”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示单独存在A、同时存在A和B、单独存在B的情况。其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项”及其类似表达，是指的这些项中的任意组合，包括单项或复数项的任意组合。例如，a，b和c中的至少一项可以表示：a,b,c,a-b,a-c,b-c,或a-b-c，其中a,b,c可以是单个，也可以是多个。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (10)

1.一种分频器，其特征在于，包括：
分频比选择模块，用于获取第一电平设置值、第二电平设置值和分频比选择信号；
所述分频比选择模块还用于，响应于所述分频比选择信号中的第二信号，将所述第一电平设置值作为分频比设置值输出，响应于所述分频比选择信号中的第一信号，将所述第二电平设置值作为分频比设置值输出；
分频器模块，用于获取所述分频比选择模块输出的分频比设置值，并根据上次所获取到的分频比设置值进行分频，并生成所述分频比选择信号以及分频后的时钟信号，输出生成的所述分频比选择信号至所述分频比选择模块，所述分频后的时钟信号中当前电平的持续时间除以分频前的时钟信号的一个周期持续时间为上次获取到的分频比设置值，所述分频后的时钟信号中当前电平的持续时间结束时，所述分频比选择信号中的第一信号和第二信号进行切换，所述分频后的时钟信号中的两种电平进行切换。
2.根据权利要求1所述的分频器，其特征在于，
所述分频器模块还用于，在分频开启时刻之前，若当前的分频比设置值为0，则生成的所述分频比选择信号为所述第二信号，若当前的分频比设置值为0之外的值，则生成的所述分频比选择信号为初始信号；
所述分频比选择模块还用于，获取相位设置值，在分频开启时刻之前，将所述相位设置值作为分频比设置值输出至所述分频器模块，以及，响应于所述分频比选择信号中的初始信号，将所述相位设置值作为分频比设置值输出。
3.根据权利要求2所述的分频器，其特征在于，还包括：
相位调整模块，用于获取所述第二电平设置值、调整步阶值和动态调整触发信号，响应于所述动态调整触发信号，将所述第二电平设置值和所述调整步阶值之和作为所述相位设置值，生成并输出脉冲控制信号至所述分频比选择模块，所述脉冲控制信号中的脉冲位置与所述动态调整触发信号相关；
所述分频比选择模块还用于，响应于所述脉冲控制信号中的脉冲，将当前的所述相位设置值作为分频比设置值输出。
4.根据权利要求3所述的分频器，其特征在于，
所述脉冲控制信号中的脉冲宽度等于所述分频后的时钟信号的第一电平的宽度。
5.根据权利要求3所述的分频器，其特征在于，
所述响应于所述动态调整触发信号，将所述第二电平设置值和所述调整步阶值之和作为所述相位设置值的过程包括：响应于所述动态调整触发信号中的第二电平，将所述第二电平设置值和所述调整步阶值之和作为所述相位设置值。
6.根据权利要求5所述的分频器，其特征在于，
所述相位调整模块，还用于获取初始相位设置值，响应于所述动态调整触发信号中的第一电平，将所述初始相位设置值作为所述相位设置值。
7.根据权利要求5所述的分频器，其特征在于，
所述动态调整触发信号中的第二电平的宽度大于或等于两个所述分频后的时钟信号的周期。
8.根据权利要求5所述的分频器，其特征在于，
所述分频器模块还用于，生成同步信号并输出至所述相位调整模块；
所述相位调整模块还用于，根据所述同步信号对所述动态调整触发信号进行同步校正。
9.根据权利要求1至8中任意一项所述的分频器，其特征在于，
所述第一电平为高电平，所述第二电平为低电平。
10.一种电子设备，其特征在于，包括如权利要求1至9中任意一项所述的分频器。
CN202010133975.7A 2020-02-28 2020-02-28 分频器和电子设备 Active CN111313893B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202010133975.7A CN111313893B (zh) 2020-02-28 2020-02-28 分频器和电子设备
PCT/CN2020/103271 WO2021169158A1 (zh) 2020-02-28 2020-07-21 分频器和电子设备
JP2022549854A JP2023514844A (ja) 2020-02-28 2020-07-21 分周器および電子機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010133975.7A CN111313893B (zh) 2020-02-28 2020-02-28 分频器和电子设备

Publications (2)

Publication Number Publication Date
CN111313893A CN111313893A (zh) 2020-06-19
CN111313893B true CN111313893B (zh) 2023-03-10

Family

ID=71158503

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010133975.7A Active CN111313893B (zh) 2020-02-28 2020-02-28 分频器和电子设备

Country Status (3)

Country Link
JP (1) JP2023514844A (zh)
CN (1) CN111313893B (zh)
WO (1) WO2021169158A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113037251B (zh) * 2021-02-25 2024-04-02 乐鑫信息科技（上海）股份有限公司 一种时钟管理装置、时钟分频模块以及片上系统
CN114337661B (zh) * 2021-12-28 2024-05-10 京微齐力(北京)科技有限公司 基于pll电路的小数分频和动态移相系统

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1996762A (zh) * 2005-12-26 2007-07-11 中兴通讯股份有限公司 一种分数分频器
CN101527564A (zh) * 2008-03-06 2009-09-09 瑞昱半导体股份有限公司 非整数分频器及其方法
CN101908883A (zh) * 2009-06-03 2010-12-08 中国科学院微电子研究所 可编程小数分频器
CN106374914A (zh) * 2015-07-23 2017-02-01 中国科学院电子学研究所 一种可编程分频器
CN106712747A (zh) * 2016-12-09 2017-05-24 深圳市紫光同创电子有限公司 分频时钟信号获取方法及装置
CN110011659A (zh) * 2019-04-15 2019-07-12 上海安路信息科技有限公司 分频器及其芯片

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7808283B2 (en) * 2008-09-25 2010-10-05 Intel Corporation Synchronous frequency synthesizer
CN102025366B (zh) * 2009-09-14 2012-07-04 炬力集成电路设计有限公司 等占空比时钟的分频时钟切换方法及分频器
GB2545752B (en) * 2015-12-23 2019-07-24 Cirrus Logic Int Semiconductor Ltd Phase locked loops
US10320376B2 (en) * 2016-11-09 2019-06-11 Integrated Device Technology, Inc. Frequency divider with selectable frequency and duty cycle

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1996762A (zh) * 2005-12-26 2007-07-11 中兴通讯股份有限公司 一种分数分频器
CN101527564A (zh) * 2008-03-06 2009-09-09 瑞昱半导体股份有限公司 非整数分频器及其方法
CN101908883A (zh) * 2009-06-03 2010-12-08 中国科学院微电子研究所 可编程小数分频器
CN106374914A (zh) * 2015-07-23 2017-02-01 中国科学院电子学研究所 一种可编程分频器
CN106712747A (zh) * 2016-12-09 2017-05-24 深圳市紫光同创电子有限公司 分频时钟信号获取方法及装置
CN110011659A (zh) * 2019-04-15 2019-07-12 上海安路信息科技有限公司 分频器及其芯片

Also Published As

Publication number Publication date
CN111313893A (zh) 2020-06-19
JP2023514844A (ja) 2023-04-11
WO2021169158A1 (zh) 2021-09-02

Similar Documents

Publication Publication Date Title
CN111313893B (zh) 分频器和电子设备
US9490777B2 (en) Programmable synchronous clock divider
US9501088B2 (en) Clock generator, communication device and sequential clock gating circuit
WO2021184623A1 (zh) 时钟信号产生电路、驱动方法及电子设备
US6661261B2 (en) Programmable divider with built-in programmable delay chain for high-speed/low power application
US8339895B2 (en) Signal calibration methods and apparatuses
JP6242228B2 (ja) クロック生成方法およびクロック生成回路
US6489817B1 (en) Clock divider using positive and negative edge triggered state machines
US7490257B2 (en) Clock distributor for use in semiconductor logics for generating clock signals when enabled and a method therefor
US7157953B1 (en) Circuit for and method of employing a clock signal
JP2002055732A (ja) デスキュー回路を有するクロック生成器
US20150091620A1 (en) Reducing current variation when switching clocks
JP2003534699A (ja) 分数ｎ分周器および分数ｎ分周器を備える周波数合成器
KR101630628B1 (ko) 복수 ｆｐｇａ 사이의 동기 유지 장치
JP3132657B2 (ja) クロック切替回路
JP5493591B2 (ja) クロック分周回路および方法
JP2022156708A (ja) クロック同期回路、半導体装置、及びクロック同期方法
JPH11214970A (ja) Ｐｗｍ信号生成回路
JP6254465B2 (ja) 分周クロック生成回路
JP3980921B2 (ja) クロック制御装置
JPH09232947A (ja) クロック生成回路
CN112653460A (zh) 分频器、分频方法及装置
JP3589752B2 (ja) フレーム同期回路
JPS6260195A (ja) リフレツシユ制御回路
JPH0786889A (ja) パルス信号発生回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant