CN106374914A - 一种可编程分频器 - Google Patents

Abstract

本发明公开了一种可编程分频器，包括主分频器、副分频器及选择器。主分频器根据分频值将输入脉冲Fin进行分频，产生低频率的load信号，副分频器在输入脉冲Fin的触发下，将load信号转化为目标脉冲Fout；副分频器还产生一个分频数选择信号，提供给选择器，选择器根据分频数选择信号从两个分频数中选择一个分频数，产生相应的分频值，并将该分频值提供给主分频器。本发明能通过编程的方式调节输出脉冲的占空比，可以消除分频模数切换引起的输出脉冲错误，并且输入脉冲与输出脉冲同步。

Description

一种可编程分频器

技术领域

本发明属于分频器设计领域，具体涉及一种可编程分频器。

背景技术

高性能可编程分频器是频率合成器以及时钟发生器中的重要组成部分，用来将原始高频率脉冲时钟信号分成目标频率脉冲信号，该目标脉冲信号周期与原始脉冲信号周期存在倍数关系。本领域技术人员所熟知，如图1所示，现有的多模数可编程分频器是由传统的2/3分频单元级联而成，通过级间串接或门网络并增加一路置数端，即可扩大分频比范围，使其成为一种任意可编程分频器，其中图1(a)为多模数可编程分频器整体结构，图1(b)为2/3分频单元，图1(b)中的10模块为领域技术人员所熟知的电平锁存器。该结构根据所需分频比的最大值确定2/3分频单元的总个数n，2n≤最大分频数≤2n+1，再根据最小分频数确定无需串接或门的2/3分频单元个数n′，2n′≤最小分频数≤2n′+1，，此种结构的优点在于其高速低功耗以及版图便利，但其只有第一级输出Mo与输入脉冲信号clk同步，，而第一级输出占空比不能编程调节，但很多实际应用中需要根据需要对分频器输出的占空比进行调节(例如：FPGA中可编程锁相环提供占空比可调节的时钟输出、采样电路中多相位不交叠时钟的要求)，因此这一缺点限制了其应用范围；此外，此种结构的分频器应用于小数频率合成时，需要在设置的几个分频模数间切换，会出现部分分频单元根据新的分频数运作、而其它的分频单元根据旧分频数运作的情形，从而造成该次分频结果产生错误的现象。

2008年，东南大学申请的专利(申请号：200810157094.8)中，通过增加部分与门和或门、选取各级2/3分频单元的输出进行简单的逻辑选择和运算，使得多模分频器输出的占空比调节至接近50％，但是其占空比仍然不能编程调节，输出信号与输入信号未同步且存在延时，延时与2/3分频单元数相关，这使得其在数字系统中的应用范围受限。

发明内容

(一)要解决的技术问题

本发明的目的在于提供一种可编程分频器，其能通过编程的方式调节输出脉冲的占空比，可以消除分频模数切换引起的输出脉冲错误，并且输入脉冲与输出脉冲同步。

(二)技术方案

针对上述技术问题，本发明提供一种可编程分频器，包括主分频器和副分频器，该主分频器和该副分频器接收同一输入脉冲Fin，其中：

主分频器用于将输入脉冲Fin进行分频，产生低频率的load信号，并将该load信号发送至副分频器；

副分频器用于在输入脉冲Fin的触发下，将load信号转化为目标脉冲Fout。

(三)有益效果

本发明提供的可编程分频器具有以下优点：

(1)可实现占空比编程控制；

本发明将目标脉冲的高低电平脉冲宽度转化为分频值，使得目标脉冲可以按照占空比特征随意配置。

(2)可以消除分频模数切换引起的输出脉冲错误：

本发明在主分频器完成一次计数周期后送出脉冲信号load，同时由输入时钟触发load信号产生复位信号rst，对除输出级之外的分频单元进行复位，在复位期间，由于load信号触发副分频器，其输出Fbk逻辑值翻转，从而改变选择器输出的分频值，即主分频器的分频值是在复位信号rst有效期间发生改变，不会改变任何一个分频单元的计数状态，因此不会影响下一次的分频结果。

(3)输出脉冲时钟信号与输入脉冲时钟严格同步：

本发明中，主分频器、选择器以及副分频器之间的信号传输和变化都是在输入脉冲时钟的同步驱动下完成的，脉冲输出信号Fout是在副分频器中通过输入脉冲时钟Fin锁定后输出的，因此与脉冲输入信号严格同步，这个特点在数字系统的时钟合成应用中很重要。

(4)结构简单，可扩展性强：

本发明各模块采用的都是传统的锁存单元、基本逻辑门以及普通选择器构成，各模块间信号交互关系简单，对于扩展计数模数时，只需改变主分频器中分频单元的级联数即可。其中的主分频器是在传统多模分频器的结构上发展而来，继承了传统多模分频器结构规整版图便利的特点。

附图说明

图1(a)是现有技术的可编程分频器的整体结构图。

图1(b)是现有技术的可编程分频器中为2/3分频单元的结构图。

图2(a)是本发明具体实施例提供的可编程分频器的整体结构图。

图2(b)是本发明具体实施例提供的可编程分频器中各信号的波形图。

图3(a)是本发明具体实施例提供的可编程分频器中主分频器的结构图。

图3(b)是本发明具体实施例提供的主分频器中各信号的波形图。

图4是本发明具体实施例提供的可编程分频器中副分频器的结构图。

图5是本发明具体实施例提供的可编程分频器中选择器的结构图。

具体实施方式

本发明提供一种可编程分频器，包括主分频器、副分频器及选择器。选择器从提供的两个分频数中，选择一个分频数作为分频值，并提供给主分频器，主分频器根据分频值将输入脉冲Fin进行分频，产生低频率的load信号，副分频器在输入脉冲Fin的触发下，将load信号转化为目标脉冲Fout。其中，两个分频数均为n位的二进制数据，分别表示所述目标脉冲Fout的低电平脉冲宽度和高电平脉冲宽度，n为大于等于1的整数。

根据本发明的一个具体实施方式，副分频器在产生目标脉冲Fout的同时，还产生一个分频数选择信号Fbk，提供给选择器，选择器接收副分频器发送的所述分频数选择信号Fbk，根据分频数选择信号从两个分频数中选择一个分频数，产生相应的分频值，并将该分频值提供给主分频器。

根据本发明的一个具体实施方式，主分频器包括一个触发器和n个级联的分频单元，其中每个分频单元分别对应于所述n位分频值的一位，该触发器和该分频单元接收同一输入脉冲Fin，其中，n个级联的分频单元根据分频值，将输入脉冲Fin降频为低频率的load信号，并将该load信号提供给所述触发器，其中，该load信号高电平宽度为一个输入脉冲周期；触发器在输入脉冲Fin的触发下，将load信号转化为复位信号rst，并将复位信号rst发送至除输出级之外的所有分频单元，其中，在复位信号rst有效期间，多个级联的分频单元加载下一周期的分频值，在复位信号rst无效期间，所述多个级联的分频单元根据当前加载的分频值进行计数。

优选地，随时级联的分频单元可以是2/3分频单元。

根据本发明的一个具体实施方式，当目标脉冲Fout的低电平脉冲宽度等于输入脉冲Fin的一个周期宽度时，副分频器将load信号作为目标脉冲Fout进行反向输出；当目标脉冲Fout的高电平脉冲宽度等于输入脉冲Fin的一个周期宽度时，副分频器将load信号作为目标脉冲Fout进行正向输出。

根据本发明的一个具体实施方式，副分频器在load信号为高电平时，在输入脉冲Fin的触发下，使目标脉冲Fout的电平跳转。

根据本发明的一个具体实施方式，选择器包括n个二选一选择器，分别对应地输出n位分频值，其中，每个二选一选择器接收两个分频数的相应数据位上的值，并根据分频数选择信号Fbk，选择一个分频数的相应数据位上的值，作为分频值相应数据位上的值。

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

图2(a)是本发明具体实施例提供的可编程分频器200的整体结构图，如图2(a)所示，可编程分频器包括主分频器201、副分频器203及选择器202。选择器202从外界提供的两个分频数up[n:0]、dn[n:0]中选择一个分频数作为分频值p[n:0]，并提供给主分频器201，主分频器根据分频值p[n:0]将输入脉冲Fin进行分频，产生低频率的load信号，副分频器在输入脉冲Fin的触发下，将load信号转化为目标脉冲Fout。其中，两个分频数up[n:0]、dn[n:0]均为n+1位的二进制数据，分别表示所述目标脉冲Fout的低电平脉冲宽度和高电平脉冲宽度，n为大于等于1的整数。

所示副分频器在产生目标脉冲Fout的同时，还产生一个分频数选择信号Fbk，提供给选择器，选择器接收副分频器发送的分频数选择信号Fbk，根据分频数选择信号从两个分频数中选择一个分频数，作为分频值p[n:0]，并将该分频值提供给主分频器201。

如图2(b)所示，本实施例中取两个分频数up[n:0]、dn[n:0]的数值分别为up[2:0]＝011、up[2:0]＝111，对应的十进制数值为dn＝3、up＝7，这时，可编程分频器200为一个十分频，主分频器201根据以上设置将输入脉冲Fin转换为load信号，load信号脉冲间距在3和7中交替变化，在此例中交替变化周期分别为3个输入脉冲周期和7个输入脉冲周期。load信号输出至脉冲二分频器203后，脉冲二分频器203在输入脉冲Fin的触发下根据load信号的高电平脉冲特征将其转化为目标脉冲Fout，其周期数为设置值之和10，占空比为70％，脉冲二分频器203同时产生控制信号Fbk，用于选择器202的选择输入，目标脉冲Fout的逻辑值以及Fbk的逻辑值都是在load的高电平脉冲期间、在输入脉冲的触发下翻转的，在load为低电平时，这两个信号逻辑保持不变。在本实施例中，两个分频数up[n:0]、dn[n:0]可随时由人工进行设定，使得目标脉冲Fout可以按照占空比特征随意配置。

如图3(a)所示，图3(a)是本实施例的可编程分频器200中主分频器201的结构图，主分频器201包括一个触发器301和多个级联的2/3分频单元302，每个2/3分频单元302都有复位端rst，除输出级2/3分频单元(302)复位信号置低外，其它2/3分频单元302复位端信号来自触发器301的输出，每个2/3分频单元302分别对应于分频值p[n:0]的一个数据位，触发器301和分频单元302接收同一输入脉冲Fin，其中，多个级联的2/3分频单元302根据分频值p[n:0]，将输入脉冲Fin降频为低频率的load信号，并将该load信号提供给触发器301；触发器301在输入脉冲Fin的触发下，将load信号转化为复位信号rst，并将复位信号rst发送至除输出级分频单元302之外的所有分频单元302，其中，在复位信号rst有效期间，多个级联的分频单元302加载下一周期的分频值，在复位信号rst无效期间，所述多个级联的分频单元302根据当前加载的分频值p[n:0]进行计数。触发器301的数据端D来自最低级输出级2/3分频单元302的输出，即主分频器201的输出load信号，触发器301的时钟端(clk)来自输入脉冲Fin。本实施例2/3分频单元302结构与现有的2/3分频单元结构相近，差别在于本实施例的2/3分频单元302具有复位功能，对除输出级之外的分频单元302进行复位，在复位期间，由于load信号触发副分频器203，其输出Fbk逻辑值翻转，从而改变选择器输出的分频值，即主分频器201的分频值是在复位信号rst有效期间发生改变，不会改变任何一个分频单元302的计数状态，因此不会影响下一次的分频结果。

优选地，本实施例中的主分频器201可以是同步分频器。

如图3(b)所示，n级级联的2/3分频单元302根据分频值将输入脉冲Fin降频为与输入脉冲Fin下降沿同步的load信号，同时load信号又被输入脉冲Fin触发产生复位信号rst，复位除输出级(第一级)之外的所有2/3分频单元302，在rst有效期间，p[n:0]变化为下一个计数周期所要加载的分频值，当rst无效后，重新按照p[n:0]新设置的分频数进行新一轮计数。

图4是本实施例提供的可编程分频器中副分频器的结构图，如图4所示，副分频器包括两个电平锁存器10、一个输入二选一选择器、一个输出二选一选择器，一个或门和三个反相器，clk为输入脉冲Fin的输入端，load信号为主分频器201的分频后的load信号，Iven与duty_1为工作模式控制端，out为脉冲分频输出结果。主分频器201输出的load信号的正向逻辑和反向逻辑通过二选一选择后送至第1级电平锁存器的数据端，二选一选择器的选择端由第2级电平锁存器的反向逻辑输出和控制信号duty_1或逻辑运算的结果决定，第1级电平锁存器的时钟端来自时钟脉冲信号clk，clk为高电平时电平锁存器的数据端in数据直接送至输出端Q，当clk为低电平时，其输出保持当前状态，与数据端无关。第1级电平锁存器正向输出和反向输出送至二选一选择器数据输入端，经控制信号Iven选择后，作为203单元脉冲分频输出结果out。第2级电平锁存器时钟端与时钟脉冲输入的反向逻辑连接，其数据端来自第1级电平锁存器的正向输出，锁存后的反向输出与duty_1或逻辑结果作为输入选择器的选择信号，第2级电平锁存器正向输出控制信号Fbk。

副分频器203工作原理如下：duty_1和Iven控制信号只有在本实施例的输出信号高电平脉冲宽度或低电平脉冲宽度为一个输入时钟周期时才设置为高电平，其它情形下都设置为低电平。由于普通情况下，duty_1和Iven都为低电平，因此第2级电平锁存器的反向输出直接决定输入选择器的选择结果，当load信号为低电平时，如果第2锁存器的反向输出为高电平，则选择load信号的正向输入，经过第1锁存器和第2锁存器交替锁存后，第2锁存器的反向输出信号仍为高电平；如果第2锁存器的反向输出为低电平，则选择load信号的反向输入，经过第1锁存器和第2锁存器交替锁存后，第2锁存器的反向输出信号仍为低电平；当load信号为高电平时，如果第2锁存器的反向输出为高电平，则选择load信号的正向输入，经过第1锁存器和第2锁存器交替锁存后，第2锁存器的反向输出信号变为低电平；如果第2锁存器的反向输出为低电平，则选择load信号的反向输入，经过第1锁存器和第2锁存器交替锁存后，第2锁存器的反向输出信号变为高电平；即load为高电平时，副分频器203中两个锁存器的状态在输入时钟脉冲clk的的驱动下在高低电平状态交替变化，当load为低电平时，副分频器203中两个锁存器的状态维持不变。当duty_1为高电平时，输入选择器始终选择load信号正向输出，load信号直接被锁存，副分频器203的输出out根据Iven信号状态决定，当要求本发明的输出信号高电平脉冲宽度一个输入时钟周期时，Iven设置为低电平，选择将第1锁存器锁存的load正向信号输出，当要求本发明的输出信号低电平脉冲宽度一个输入时钟周期时，Iven设置为高电平，选择将第1锁存器锁存的load反向信号输出。

优选地，本实施例提供的主分频器201中的电平锁存器10可以是SR锁存器。

图5是本发明具体实施例提供的可编程分频器200中选择器202的结构图，如图5所示，选择器202包含n+1个二选一选择器、两个与非门和两个反相器，其中dn_1、up_1以及S为控制输入端，up[n:0]以及dn[n:0]为数据输入端,p[n:0]为数据输出端，up[n:0]决定了本实施例输出脉冲Fout的高电平持续时间，dn[n:0]决定了本实施例输出脉冲Fout的低电平持续时间，当dn_1以及up_1为同时为低电平时，选择器202根据S端信号电平选取up[n:0]或dn[n:0]作为输出p[n:0]；当dn_1为高电平时，选取dn[n:0]作为输出，表示本实施例分频输出信号的低电平持续时间为一个输入时钟周期；当up_1为高电平、dn_1为低电平时，选取dn[n:0]作为输出，表示本实施例分频输出信号的高电平持续时间为一个输入时钟周期。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种可编程分频器，其特征在于，包括主分频器和副分频器，该主分频器和该副分频器接收同一输入脉冲，其中：

所述主分频器用于将所述输入脉冲进行分频，产生低频率的load信号，并将该load信号发送至所述副分频器；

所述副分频器用于在所述输入脉冲的触发下，将所述load信号转化为目标脉冲。

2.根据权利要求1所述的可编程分频器，其特征在于，还包括选择器，其用于向所述主分频器提供分频值，所述主分频器根据该分频值将所述输入脉冲进行分频，产生低频率的load信号，其中所述分频值为一个n位的二进制数据，n为大于等于1的整数。

3.根据权利要求2所述的可编程分频器，其特征在于，所述副分频器在产生所述目标脉冲的同时，还产生一个分频数选择信号，提供给所述选择器，所述选择器接收所述副分频器发送的所述分频数选择信号，并从外界接收两个分频数，根据所述分频数选择信号从所述两个分频数中选择一个分频数，产生相应的分频值，并将该分频值提供给主分频器，其中，所述两个分频数均为n位的二进制数据，分别表示所述目标脉冲的低电平脉冲宽度和高电平脉冲宽度。

4.根据权利要求2所述的可编程分频器，其特征在于，所述主分频器包括一个触发器和n个级联的分频单元，其中每个分频单元分别对应于所述n位分频值的一位，该触发器和该分频单元接收同一输入脉冲，其中：

所述n个级联的分频单元根据所述分频值，将所述输入脉冲Fin降频为低频率的load信号，并将该load信号提供给所述触发器，该load信号高电平宽度为一个输入脉冲周期；

所述触发器在所述输入脉冲的触发下，将所述信号转化为复位信号，并将所述复位信号发送至除输出级分频单元之外的所有分频单元，其中，在所述复位信号有效期间，所述多个级联的分频单元加载下一周期的分频值，在所述复位信号无效期间，所述多个级联的分频单元根据加载的分频值进行计数。

5.根据权利要求1所述的可编程分频器，其特征在于，所述副分频器在所述load信号为高电平时，在所述输入脉冲的触发下，使所述目标脉冲的电平跳转。

6.根据权利要求5所述的可编程分频器，其特征在于，当所述目标脉冲的低电平脉冲宽度等于所述输入脉冲的一个周期宽度时，所述副分频器将所述load信号作为目标脉冲进行反向输出；当所述目标脉冲的高电平脉冲宽度等于所述输入脉冲的一个周期宽度时，所述副分频器将所述load信号作为目标脉冲进行正向输出。

7.根据权利要求3所述的可编程分频器，其特征在于，所述选择器包括n个二选一选择器，分别对应地输出n位分频值，其中：

每个二选一选择器接收两个分频数的相应数据位上的值，并根据分频数选择信号Fbk，选择一个分频数的相应数据位上的值，作为分频值相应数据位上的值。