CN109217867A - 一种任意整数分频器 - Google Patents
一种任意整数分频器 Download PDFInfo
- Publication number
- CN109217867A CN109217867A CN201710548614.7A CN201710548614A CN109217867A CN 109217867 A CN109217867 A CN 109217867A CN 201710548614 A CN201710548614 A CN 201710548614A CN 109217867 A CN109217867 A CN 109217867A
- Authority
- CN
- China
- Prior art keywords
- trigger
- gate
- input
- output end
- nand gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 claims abstract description 3
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 claims abstract description 3
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 claims description 6
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 claims description 6
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Logic Circuits (AREA)
Abstract
本发明是一种任意整数分频器，包括多个分频器模块，所述多个分频器模块结构相同，前一个分频器模块的端口C1连接后一个分频器模块的端口Qc2，前一个分频器模块的端口Q1连接后一个分频器模块的端口CLK2，前一个分频器模块1的端口连接后一个分频器模块2的端口本发明电路实现简单，具有规律性。
Description
技术领域
本发明涉及一种分频器，具体为一种任意整数分频器。
背景技术
分频器是数字电路设计的基本模块，在数字电路设计中应用十分广泛。随着片上系统越来越复杂，对时钟的要求也越来越高，尤其在复杂数模混合系统中，通常会有多个时钟存在，在多时钟系统中经常会用数字计数分频器来产生子时钟，实际应用中锁相环倍频电路中的反馈时钟也是由分频器产生。
现有的2n分频电路同样包括n个D触发器(1、2、3......n)，并将n个D触发器级联以实现2n分频，但该分频器只能实现2n分频，不能实现任意整数分频。专利CN200710161515公开了一种任意整数分频器电路，但该分频器电路是通过切换控制电路实现奇数和偶数分频的，电路规模大，实现复杂，并且还没有规律可循，不方便记忆。专利CN201210305614.1公开了一种任意整数分频器电路，但该分频器电路有众多的控制开关，同时还需要进行奇偶选择，需要存储器或者单片机进行控制，控制模块复杂，主时钟控制每一个触发器，实际应用时会因为高频时钟布局布线带来很多高频干扰。
因此，现有技术存在的缺点是：(1)实现方式复杂，电路规模较大；(2)通常都具有奇偶控制开关，不利于实时控制实现。
发明内容
本发明的目的在于提供一种任意整数分频器，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：
一种任意整数分频器，包括多个分频器模块，其特征在于，所述多个分频器模块结构相同，前一个分频器模块的端口C1连接后一个分频器模块的端口Qc2，前一个分频器模块的端口Q1连接后一个分频器模块的端口CLK2，前一个分频器模块1的端口连接后一个分频器模块2的端口
作为本发明的进一步技术方案：所述分频器模块包括第一与非门、第一非门、第一触发器、第二与非门、第二非门、第二触发器、第三与非门、第三非门、第三触发器和第四触发器，所述的第一与非门的第一输入端接第四触发器的第一输出端Q1，所述的第一与非门的第二输入端接控制端C1，所述的第一非门的输入端接第一与非门的输出端，所述的第一触发器的输入端D接第一非门的输出端，所述的第一触发器的时钟输入端接外部时钟CLK1，所述的第二与非门的第一输入端接第一触发器的第一输出端，所述的第二与非门的第二输入端接分频比控制信号D1，所述的第二非门的输入端接第二与非门的输出端，所述的第二触发器的输入端D接第二非门的输出端，所述的第二触发器的时钟输入端接外部时钟的反向时钟所述的第三与非门的第一输入端接第二触发器的第一输出端，所述的第三与非门的第二输入端接第四触发器的第二输出端所述的第三触发器的输入端D接第三非门的输出端，所述的第三触发器的时钟输入端接外部时钟CLK1，所述的第四触发器的输入端D接第三触发器的第一输出端Q，所述的第四触发器的时钟输入端接外部时钟的反向时钟
作为本发明的进一步技术方案：所述分频器模块的个数大于等于3。
与现有技术相比，本发明的有益效果是：本发明电路实现简单，具有规律性。
附图说明
图1为本发明任意整数分频器架构示意图。
图2为本发明分频器模块1构成图。
图3为本发明分频器模块2构成图。
图4为本发明分频器模块N构成图。
具体实施方式
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参阅图1-4；本发明实施例中，一种任意整数分频器，其特征在于所描述分频器构成包括：
分频器模块1，用以产生控制端Qc1，分频输出信号Q1，分频输出信号
分频器模块2，用以产生控制端Qc2，分频输出信号Q2，分频输出信号
分频器模块N，用以产生控制端Qcn，分频输出信号Qn，分频输出信号
所述分频器模块1包括与非门，非门，D触发器三种单元，
第一与非门，第一非门，第一触发器，第二与非门，第二非门，第二触发器，第三与非门，第三非门，第三触发器，第四触发器。
所述的第一与非门的第一输入端接第四触发器的第一输出端Q1，所述的第一与非门的第二输入端接控制端C1；
所述的第一非门的输入端接第一与非门的输出端；
所述的第一触发器的输入端D接第一非门的输出端，所述的第一触发器的时钟输入端接外部时钟CLK1；
所述的第二与非门的第一输入端接第一触发器的第一输出端，所述的第二与非门的第二输入端接分频比控制信号D1；
所述的第二非门的输入端接第二与非门的输出端；
所述的第二触发器的输入端D接第二非门的输出端，所述的第二触发器的时钟输入端接外部时钟的反向时钟
所述的第三与非门的第一输入端接第二触发器的第一输出端，所述的第三与非门的第二输入端接第四触发器的第二输出端
所述的第三非门的输入端接第三与非门的输出端；
所述的第三触发器的输入端D接第三非门的输出端，所述的第三触发器的时钟输入端接外部时钟CLK1；
所述的第四触发器的输入端D接第三触发器的第一输出端Q，所述的第四触发器的时钟输入端接外部时钟的反向时钟
所述分频器模块2包括与非门，非门，D触发器三种单元，
第一与非门，第一非门，第一触发器，第二与非门，第二非门，第二触发器，第三与非门，第三非门，第三触发器，第四触发器。
所述的第一与非门的第一输入端接第四触发器的第一输出端Q2，所述的第一与非门的第二输入端接控制端QC3；
所述的第一非门的输入端接第一与非门的输出端；
所述的第一触发器的输入端D接第一非门的输出端，所述的第一触发器的时钟输入端接分频器模块1的输出端
所述的第二与非门的第一输入端接第一触发器的第一输出端，所述的第二与非门的第二输入端接分频比控制信号D2；
所述的第二非门的输入端接第二与非门的输出端；
所述的第二触发器的输入端D接第二非门的输出端，所述的第二触发器的时钟输入端接分频器模块1的输出端Q1；
所述的第三与非门的第一输入端接第二触发器的第二输出端，所述的第三与非门的第二输入端接第四触发器的第二输出端
所述的第三非门的输入端接第三与非门的输出端；
所述的第三触发器的输入端D接第三非门的输出端，所述的第三触发器的时钟输入端接分频器模块1的输出端
所述的第四触发器的输入端D接第三触发器的第一输出端Q，所述的第四触发器的时钟输入端接分频器模块1的输出端Q1。
所述分频器模块n包括与非门，非门，D触发器三种单元，
第一与非门，第一非门，第一触发器，第二与非门，第二非门，第二触发器，第三与非门，第三非门，第三触发器，第四触发器。
所述的第一与非门的第一输入端接第四触发器的第一输出端Qn，所述的第一与非门的第二输入端接高电平；
所述的第一非门的输入端接第一与非门的输出端；
所述的第一触发器的输入端D接第一非门的输出端，所述的第一触发器的时钟输入端接分频器模块n-1的输出端
所述的第二与非门的第一输入端接第一触发器的第一输出端，所述的第二与非门的第二输入端接分频比控制信号Dn；
所述的第二非门的输入端接第二与非门的输出端；
所述的第二触发器的输入端D接第二非门的输出端，所述的第二触发器的时钟输入端接分频器模块n-1的输出端Qn-1；
所述的第三与非门的第一输入端接第二触发器的第二输出端，所述的第三与非门的第二输入端接第四触发器的第二输出端
所述的第三非门的输入端接第三与非门的输出端；
所述的第三触发器的输入端D接第三非门的输出端，所述的第三触发器的时钟输入端接分频器模块n-1的输出端
所述的第四触发器的输入端D接第三触发器的第一输出端Q，所述的第四触发器的时钟输入端接分频器模块n-1的输出端Qn-1。
Claims (3)
1.一种任意整数分频器，包括多个分频器模块，其特征在于，所述多个分频器模块结构相同，前一个分频器模块的端口C1连接后一个分频器模块的端口Qc2，前一个分频器模块的端口Q1连接后一个分频器模块的端口CLK2，前一个分频器模块的端口连接后一个分频器模块的端口
2.根据权利要求1所述的一种任意整数分频器，其特征在于，所述分频器模块包括第一与非门、第一非门、第一触发器、第二与非门、第二非门、第二触发器、第三与非门、第三非门、第三触发器和第四触发器，所述的第一与非门的第一输入端接第四触发器的第一输出端Q1，所述的第一与非门的第二输入端接控制端C1，所述的第一非门的输入端接第一与非门的输出端，所述的第一触发器的输入端D接第一非门的输出端，所述的第一触发器的时钟输入端接外部时钟CLK1，所述的第二与非门的第一输入端接第一触发器的第一输出端，所述的第二与非门的第二输入端接分频比控制信号D1，所述的第二非门的输入端接第二与非门的输出端，所述的第二触发器的输入端D接第二非门的输出端，所述的第二触发器的时钟输入端接外部时钟的反向时钟所述的第三与非门的第一输入端接第二触发器的第一输出端，所述的第三与非门的第二输入端接第四触发器的第二输出端所述的第三触发器的输入端D接第三非门的输出端，所述的第三触发器的时钟输入端接外部时钟CLK1，所述的第四触发器的输入端D接第三触发器的第一输出端Q，所述的第四触发器的时钟输入端接外部时钟的反向时钟
3.根据权利要求1所述的一种任意整数分频器，其特征在于，所述分频器模块的个数大于等于3。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710548614.7A CN109217867A (zh) | 2017-07-07 | 2017-07-07 | 一种任意整数分频器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710548614.7A CN109217867A (zh) | 2017-07-07 | 2017-07-07 | 一种任意整数分频器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109217867A true CN109217867A (zh) | 2019-01-15 |
Family
ID=64990962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710548614.7A Pending CN109217867A (zh) | 2017-07-07 | 2017-07-07 | 一种任意整数分频器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109217867A (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101291149A (zh) * | 2008-06-18 | 2008-10-22 | 北京中星微电子有限公司 | 基于触发器环的时钟分频方法及其时钟分频电路 |
| US20080297209A1 (en) * | 2007-05-31 | 2008-12-04 | Jeremy Scuteri | Circuits and Methods for Programmable Integer Clock Division with 50% Duty Cycle |
| CN101378258A (zh) * | 2007-08-29 | 2009-03-04 | 中国科学院电子学研究所 | 一种模块化分频单元及分频器 |
| CN102035548A (zh) * | 2010-11-08 | 2011-04-27 | 上海集成电路研发中心有限公司 | 分频器 |
| CN102055465A (zh) * | 2010-12-09 | 2011-05-11 | 山东大学 | 一种可配置任意整数半整数分频器装置及方法 |
| CN102427363A (zh) * | 2011-12-23 | 2012-04-25 | 上海贝岭股份有限公司 | 一种小分频系数的多相多模分频电路 |
-
2017
- 2017-07-07 CN CN201710548614.7A patent/CN109217867A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080297209A1 (en) * | 2007-05-31 | 2008-12-04 | Jeremy Scuteri | Circuits and Methods for Programmable Integer Clock Division with 50% Duty Cycle |
| CN101378258A (zh) * | 2007-08-29 | 2009-03-04 | 中国科学院电子学研究所 | 一种模块化分频单元及分频器 |
| CN101291149A (zh) * | 2008-06-18 | 2008-10-22 | 北京中星微电子有限公司 | 基于触发器环的时钟分频方法及其时钟分频电路 |
| CN102035548A (zh) * | 2010-11-08 | 2011-04-27 | 上海集成电路研发中心有限公司 | 分频器 |
| CN102055465A (zh) * | 2010-12-09 | 2011-05-11 | 山东大学 | 一种可配置任意整数半整数分频器装置及方法 |
| CN102427363A (zh) * | 2011-12-23 | 2012-04-25 | 上海贝岭股份有限公司 | 一种小分频系数的多相多模分频电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7505548B2 (en) | Circuits and methods for programmable integer clock division with 50% duty cycle | |
| CN101478308B (zh) | 基于延时锁定环的可配置频率合成电路 | |
| US6661261B2 (en) | Programmable divider with built-in programmable delay chain for high-speed/low power application | |
| CN105553447B (zh) | 时钟切换电路 | |
| US10972112B1 (en) | 50%-duty-cycle consecutive integer frequency divider and phase-locked loop circuit | |
| CN102832932B (zh) | 分频器及分频方法 | |
| CN102025366B (zh) | 等占空比时钟的分频时钟切换方法及分频器 | |
| CN104579320A (zh) | 时钟延迟方法、装置、延迟锁相环及数字时钟管理单元 | |
| GB2358531A (en) | Glitch free clock multiplexer circuit | |
| US20030184350A1 (en) | Device for programmable frequency divider | |
| CN207884599U (zh) | 分频电路 | |
| CN103269218A (zh) | 一种基于fpga/cpld的任意分数分频器实现方法 | |
| CN115378425A (zh) | 半整数步长分频器和包括半整数步长分频器的分频器 | |
| CN103684423A (zh) | 可变的同步时钟分频电路 | |
| CN101630957B (zh) | 具有自适应休眠的双模预分频器 | |
| CN109217867A (zh) | 一种任意整数分频器 | |
| CN107425844A (zh) | 一种适用于sram型fpga的可配置时钟缓冲器 | |
| CN104660222B (zh) | 一种电流切换式的d触发器及五分频电路 | |
| CN203554397U (zh) | 一种占空比调整电路 | |
| CN106374914A (zh) | 一种可编程分频器 | |
| CN207896957U (zh) | 一种高速分频器 | |
| CN207766251U (zh) | 一种同步计数器 | |
| CN207896958U (zh) | 一种具有占空比调节功能的高速分频器 | |
| CN107332560A (zh) | 一种低噪声多模分频器电路及模拟分频单元 | |
| CN103795402A (zh) | 同步分频电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190115 |