CN101399540A - 一种50%占空比的高速宽范围多模可编程分频器 - Google Patents

Abstract

一种50％占空比的高速宽范围多模可编程分频器，包括由相互级联的基本分频单元和用于拓展分频比范围的一系列或门所组成的主分频级，还包括由一DFF触发器单元构成的2分频级，主分频级中第一级基本分频单元为2/3/4分频单元，其余为2/3分频单元，主分频级中第二级基本分频单元的模式控制信号输出端输入DFF触发器单元的触发信号端，DFF触发器单元的Q端输出分频器的最后输出f_out。本发明电路结构简单，功耗低，输出信号具有低抖动特性，效果好，控制输出信号占空比至50％，偶数分频时，输出占空比为50％；奇数分频时，最差情况下输出占空比为44.4％，随着分频比的增大，输出占空比越接近50％。

Description

一种50%占空比的高速宽范围多模可编程分频器

技术领域

本发明涉及一种分频器的设计，特别涉及高速宽范围多模可编程分频器设计的技术领域，具体为一种50％占空比的高速宽范围多模可编程分频器。

背景技术

高性能可编程分频器在射频、高速数字集成电路中都有着广泛的应用。高的工作频率、宽的分频比范围、低功耗、大驱动能力等等通常是系统对分频器的一般要求。2000年7月，发表在IEEE《固态电路杂志》(JSSC)第1039页至第1045页的《A Family ofLow-Power Truly Modular Programmable Dividers in Standard 0.35-um CMOSTechnology》一文，公开了一种高速低功耗宽分频比范围的可编程分频器电路结构。然而由于电路结构的自身原因，其输出信号的脉冲宽度仅为输入信号周期的2到3倍。若输入信号的频率越高，则脉冲宽度就越窄，驱动能力就越弱，这一缺点限制了其应用范围。

2007年12月，IET的《器件、电路与系统》第485页至第493页的《Efficientdriving-capability programmable frequency divider with a wide division ratiorange》一文对上述电路结构进行了改进，获得了占空比接近50％的输出信号。但是该篇文章采用两种方案相结合的方法来调整占空比，额外增添了多位半加器以及许多门电路，增加了电路的复杂程度，也增加了功耗。

发明内容

本发明要解决的技术问题是：现有的可编程分频器的输出信号脉冲宽度受输入信号频率影响，随着分频比的增大，占空比急剧减小，驱动能力受到限制；已有的改进的分频器结构复杂，功耗较大。

本发明的技术方案是：一种50％占空比的高速宽范围多模可编程分频器，包括由相互级联的基本分频单元和用于拓展分频比范围的一系列或门所组成的主分频级，主分频级的第一级基本分频单元为2/3/4分频单元，还包括由一DFF触发器单元构成的2分频级，主分频级中第二级基本分频单元即2/3分频单元的模式控制信号输出端输入DFF触发器单元的触发信号端，并且采用下降沿触发方式，DFF触发器单元的Q端连接到D端将触发信号2分频，Q端信号还输入主分频级中第一级基本分频单元的模式控制信号端，控制第一级基本分频单元的工作模式，DFF触发器单元的Q端输出分频器的最后输出f_out。

本发明主分频级中第一级基本分频单元为2/3/4分频单元，其余为2/3分频单元，所述2/3/4分频单元包含一第一DFF触发器、一第二DFF触发器、一D锁存器以及用于分频模式控制的与、或逻辑门，两个DFF触发器相互级联形成最大可进行4分频的结构，通过与、或逻辑门的介入，使其可以切换到2分频或3分频工作模式，D锁存器连接在第一DFF触发器、第二DFF触发器之间，起同步两个DFF触发器控制信号的作用；2/3/4分频单元设有一输入端、一输出端、一第一置数端、一第二置数端、一第一模式控制信号端、一第二模式控制信号端，第一模式控制信号端连接主分频级第二级基本分频单元即2/3分频单元的模式控制输出信号端，第二模式控制信号端连接DFF触发器单元的Q端。

本发明包括主分频级和2分频级，主分频级除第一级采用2/3/4分频单元外，其余级皆为常见的2/3分频单元，各分频单元相互级联，前馈信号延时路径短，具有高速特性，第一级2/3/4分频单元具有一触发信号输入端、一输出端、两置数端、两模式控制信号输入端。该主分频级的设计使得分频比仍符合传统多模可编程分频器的分频比公式：p₀+p₁*2¹+p₂*2²+…+p_n-1*2^n-1+p_n2ⁿ，不需要改变设置分频比的置数方式。2分频级由一级DFF构成，为避免第一级分频单元内部信号产生毛刺，该DFF触发器单元采用下降沿触发方式。本发明中主分频级的设计使得该分频器具有宽的分频比范围，第一级采用2/3/4分频单元使其可以满足更多的工作模式要求，并使得整个分频器最后通过2分频级输出，从而可以控制输出占空比在50％附近。

本发明最后通过2分频级输出，达到控制输出信号占空比至50％的目的，在电路设计上，只是将第一级采用本发明的2/3/4分频单元，保证了传统的2/3单元串联方式的高速特性，又增加了工作模式，使得在最后通过2分频级输出的情况下能够满足一切分频比的要求，这样输出信号的脉冲宽度不再受输入信号频率的影响；同时没有增加复杂的电路，整个分频器的功耗与传统可编程分频器功耗持平。当分频比为偶数时，占空比确定在50％；当分频比为奇数时，最差情况下输出占空比为44.4％，且占空比随着分频比的增大越趋近于50％，相比常见的高速宽范围可编程分频器，驱动能力得到了大大提高。本发明的另外一个优点是输出信号具有低抖动特性，因为2分频级的DFF触发器单元采用主分频级的第二级分频单元的模式控制输出信号Mo触发。

附图说明

图1为常见高速低功耗宽范围的多模可编程分频器。

图2为传统的2/3分频单元。

图3为本发明中的2/3/4分频单元。

图4为本发明的分频器具体实施例的结构示意图。

图5为常见的高速低功耗宽范围多模可编程分频器的输出波形。

图6为本发明的分频器的工作波形。

具体实施方式

现有技术中的高速宽范围可编程分频器采用传统的2/3分频单元级联，模式控制输出信号Mo只需逐级前馈，因而具有较强的速度优势，另外通过级间串接或门网络并增加一路置数端，扩大了分频比范围，使其成为一种任意可编程分频器，如图1，根据所需分频比的最大值确定2/3分频单元的总个数n：2ⁿ≤最大分频比<2ⁿ⁺¹，再根据最小分频比值确定无需向前串接或门的2/3分频单元个数n′：2^n′≤最小分频比<2^n′+1，各2/3分频单元串接，只有前n′-1级2/3分频单元的模式控制信号输入端Mi直接连接于后一级分频单元的模式控制信号输出端Mo，其余单元之间串接一两输入或门，或门的第一输入端连接后一级单元的模式控制信号输出端Mo，第二输入端连接各置数端信号经过或门网络后对应信号的反信号，该或门的输出连接前一级2/3分频单元的模式控制信号输入端Mi，最后一级2/3分频单元的模式控制信号输入端Mi外接模式控制信号；另外级间串接的或门网络为：自最后一级2/3分频单元起向前串接或门，第一级或门的第一输入端连接最后一级2/3分频单元的置数端P_n-1，第二输入端连接外加控制端P_n，该或门的输出端连接后一级或门的第二输入端，其反信号连接对应2/3分频单元之间串接的两输入或门的第二输入端，其余或门网络的各级两输入或门的第一输入端连接对应2/3分频单元的置数端P，或门网络的最后一级两输入或门的输出端，只将其反信号连接对应2/3分频单元之间串接的两输入或门的第二输入端。此种结构由于其高速低功耗及便利的版图设计等优点，得到了广泛的应用。但是由于大范围分频比的要求，输出信号只能从第二或第三级的模式控制信号输出端Mo引出，而此种情况下的输出脉冲宽度较窄，因而驱动能力有限，在大电容负载情况下则不能很好的工作。为了拓宽其应用范围，迫切地需要提高其输出信号的占空比。

图2为传统2/3分频单元结构示意图。它包含：三个两输入与门、四级D锁存器、一触发信号输入端Fin、一模式控制信号输入端Mi、一置数端P、一触发信号输出端Fo、及一模式控制信号输出端Mo。当置数信号P和模式控制输入信号Mi皆为高时，该分频单元工作在3分频模式；其他情况下均工作在2分频模式。在如图1所示的分频器中，一个完整的分频周期内，模式控制信号只出现一次高电平，且脉冲宽度相当于输入信号的一个周期，所以在一个完整的分频周期内，每一2/3分频单元只进行一次3分频，从而得输出脉冲周期为：(p₀+p₁*2¹+p₂*2²+…+p_n-1*2^n-1+p_n2ⁿ)*T_in，T_in为输入信号周期，所以可实现的分频比为：p₀+p₁*2¹+p₂*2²+…+p_n-1*2^n-1+p_n2ⁿ。

图3为本发明采用的2/3/4分频单元。它具有两个置数端，且接受两控制信号控制，可以实现三个工作模式。2/3/4分频单元包含一第一DFF触发21、一第二DFF触发器22、一D锁存器23以及用于分频模式控制的与、或逻辑门，两个DFF触发器21、22相互级联形成最大可进行4分频的结构，通过与、或逻辑门的介入，使其可以切换到2分频或3分频工作模式，D锁存器23连接在第一DFF触发器21、第二DFF触发器22之间，起同步两个DFF触发器控制信号的作用；2/3/4分频单元11设有一输入端in、一输出端out、一第一置数端P0、一第二置数端P1、一第一模式控制信号端M1、一第二模式控制信号端M2，第一模式控制信号端M1连接主分频级10的第二级基本分频单元即2/3分频单元12的模式控制输出信号端Mo，第二模式控制信号端M2连接DFF触发器单元13的Q端。在本发明中，2/3/4分频单元以如下方式工作：若两个置数信号皆为0时，该单元只工作在2分频模式下；若P0＝1，P1＝0时，则在本发明分频器的一完整分频周期内进行一次3分频，也就是说每两个主分频级的分频周期内进行一次3分频；若P0＝0，P1＝1时，则在本发明分频器一完整分频周期内进行两次3分频，也就是说每一主分频级的分频周期内进行一次3分频；若P0＝1，P1＝1时，则在本发明分频器一完整分频周期内进行一次3分频和一次4分频，也就是说若在一主分频级的分频周期内进行一次3分频，那么其前一主分频级分频周期和下一主分频级分频周期内必然进行一次4分频。

图4为本发明的一种50％占空比的高速宽范围多模可编程分频器的实施例结构示意图。它包含主分频级10和2分频级。主分频级10结构即为常见的高速多模数可编程分频器结构，只是第一级分频单元采用2/3/4分频单元11；2分频级为一DFF触发器单元13，主分频级10中第二级基本分频单元，2/3分频单元12的模式控制信号输出端输入DFF触发器单元13的触发信号端clk，并且采用下降沿触发方式，DFF触发器单元13的Q端连接到D端将触发信号2分频，Q端信号还输入2/3/4分频单元11的模式控制信号端M2，DFF触发器单元13的Q端输出分频器的最后输出f_out。由于整个分频器采用2分频级作为输出级，所以在实现N分频时，主分频级10只能进行N/2分频。当N为偶数时，主分频级10的分频比为一整数，此种情况传统分频器结构即可实现；当N为奇数(N＝2n+1)时，主分频级10需要进行n+0.5分频。而在传统分频器结构下，无法实现这一功能，所以必须采用变通的方法实现n+0.5分频，此即为本发明采用2/3/4分频单元11作为主分频级10的第一级分频单元的功能所在。

主分频级10需要进行n+0.5分频的问题可以转化为：使主分频级10在n分频和n+1分频之间不停的切换，n+1分频为在原工作状态n分频基础上多吞一脉冲，即在分频器一完整分频周期内，主分频级进行一次吞脉冲操作，这样平均下来主分频级即工作在n+0.5分频状态下。在2/3/4分频单元11的置数端P0、P1和模式控制信号端M1、M2的共同作用下，2/3/4分频单元11可实现2—4分频。分频比为奇数时，2/3/4分频单元11的置数端P0为1，所以可通过置数端P0控制来实现吞脉冲功能，若2/3/4分频单元11一直工作在2分频模式下，此时，P1＝0，那么通过由置数端P0产生的控制信号使其在分频器的一完整分频周期内进行一次三分频操作；若2/3/4分频单元11已工作在吞脉冲模式下，即在每一主分频级周期内进行一次三分频操作，此时，P1＝1，则需在分频器一完整周期内进行一次四分频操作。为了达到每两个主分频级工作周期进行一次多吞一脉冲操作，需将置数端P0的信号与整个分频器的输出信号相与，如图4的实施例中是将DFF触发器单元13的Q端与置数端P0的信号相与，这样在分频器一完整分频周期内，由置数端P0信号产生的控制信号有效时间仅为半个完整分频周期，即每两主分频级周期内有效一次，再通过辅助逻辑门的作用即可实现分频器在一完整周期内多吞一输入脉冲的功能，从表面上看好像主分频级实现了n+0.5分频。

根据上述分析，可得具体占空比计算方式如下：

若分频比为偶数2n时，则输出信号占空比为： $\frac{n}{2n}=\frac{1}{2};$

若分频比为奇数2n+1时，则输出信号的占空比为：

可见n越大占空比越接近50％。

另外，由上述分析可知输出信号周期T_out为：

当置数端P0＝0时，T_out＝2*(p₁*2⁰+p₂*2¹+…+p_n*2^n-1)*T_in

当置数端P0＝1时，T_out＝[1+2*(p₁*2⁰+p₂*2¹+…+p_n*2^n-1)]*T_in

合并上述两式即可得：T_out＝(p₀*2⁰+p₁*2¹+p₂*2²+…+p_n*2ⁿ)*T_in，所以所实现的分频比为：p₀*2⁰+p₁*2¹+p₂*2²+…+p_n*2ⁿ，与传统结构的多模可编程分频器相同，因而没有改变原来分频比的设置方式。

本发明分频器的主分频级可实现的最小分频比为4，所以本发明的分频器可实现的最小分频比为8，如在图4中所示的实施例结构中，主分频级的可达到的最小分频比为8，则此时整个分频器的最小分频比为16。实际所用分频比可以通过增减串接有效工作的2/3分频单元个数来调整。

图5为常见的高速低功耗宽范围多模可编程分频器在同一输入信号、不同分频比下的输出波形。由图可以发现输出信号脉冲宽度只与输入信号有关，输入信号频率不变，则脉冲宽度不变。因此，输入频率越高，脉冲宽度越窄；当分频比增大时，只增加了低电平的宽度，使得输出信号的占空比大大降低，从而也降低了分频器的驱动能力。

图6为本发明分频器的工作波形。标注为Q1的比较密集的波形为第一级2/3/4分频单元的输出，标注为out的波形即为整个分频器的输出。从图中可以看出，本发明分频器的输出信号占空比完全被控制在50％附近，技术效果非常明显。

综上所述，本发明有如下技术特征：(1)电路结构简单：只需在原多模可编程分频器结构基础上第一级采用2/3/4分频单元，最后一级采用2分频单元，没有增加功耗；(2)低抖动：主分频级的第二级分频单元的模式控制输出信号Mo作为2分频级的触发信号，使得输出信号具有低抖动特性；(3)效果显著：能够很好的将占空比控制在50％附近，显著提高了分频器的驱动能力。

本发明的一种50％占空比的高速宽范围多模可编程分频器的电路制作，可以通过现有技术的CMOS工艺实现。

Claims (2)

1、一种50％占空比的高速宽范围多模可编程分频器，包括由相互级联的基本分频单元和用于拓展分频比范围的一系列或门所组成的主分频级(10)，其特征是主分频级(10)的第一级基本分频单元为2/3/4分频单元(11)，还包括由一DFF触发器单元(13)构成的2分频级，主分频级(10)中第二级基本分频单元即2/3分频单元(12)的模式控制信号输出端输入DFF触发器单元(13)的触发信号端(clk)，并且采用下降沿触发方式，DFF触发器单元(13)的Q端连接到D端将触发信号(clk)2分频，Q端信号还输入主分频级(10)中第一级基本分频单元的模式控制信号端，控制第一级基本分频单元的工作模式，DFF触发器单元(13)的Q端输出分频器的最后输出f_out。

2、根据权利要求1所述的一种50％占空比的高速宽范围多模可编程分频器，其特征是主分频级(10)中第一级基本分频单元为2/3/4分频单元(11)，其余为2/3分频单元(12)，所述2/3/4分频单元(11)包含一第一DFF触发器(21)、一第二DFF触发器(22)、一D锁存器(23)以及用于分频模式控制的与、或逻辑门，两个DFF触发器(21、22)相互级联形成最大可进行4分频的结构，通过与、或逻辑门的介入，使其可以切换到2分频或3分频工作模式，D锁存器(23)连接在第一DFF触发器(21)、第二DFF触发器(22)之间，起同步两个DFF触发器控制信号的作用；2/3/4分频单元(11)设有一输入端(in)、一输出端(out)、一第一置数端(P0)、一第二置数端(P1)、一第一模式控制信号端(M1)、一第二模式控制信号端(M2)，第一模式控制信号端(M1)连接主分频级(10)第二级基本分频单元即2/3分频单元(12)的模式控制输出信号端(Mo)，第二模式控制信号端(M2)连接DFF触发器单元(13)的Q端。

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