CN105071805B - 一种高速低功耗的2/3双模预分频器 - Google Patents

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Abstract

本发明公开了一种高速低功耗的2/3双模预分频器，包括两个D触发器，分别记为触发器DFF1和触发器DFF2，触发器DFF1的工作状态受分频模式控制信号MC控制，触发器DFF2的第一级采用动态浮动输入的E‑TSPC电路来提高电路速度，第二级和第三级采用TSPC结构的动态D锁存器来进一步降低功耗；当MC＝1时，触发器DFF1不工作，触发器DFF2正常工作，2/3双模预分频器工作在二分频模式；当MC＝0时，触发器DFF1正常工作，触发器DFF2正常工作，2/3双模预分频器工作在三分频模式。本发明电路结构简单，输出分频信号抖动小，具有较高的工作频率和较宽的分频范围。

Description

一种高速低功耗的2/3双模预分频器
技术领域
本发明涉及集成电路技术，尤其涉及高速低功耗分频器设计的技术，具体为一种高速低功耗的2/3双模预分频器。
背景技术
分频器位于锁相环的反馈回路中，其作用是将振荡器输出的高频信号以指定的分频倍数分频到较低的频率，用与参考时钟进行比较，其中吞脉冲式的可编程分频器是应用最为广泛的一种分频电路，它由双模预分频器、可编程计数器、吞脉冲计数器以及控制逻辑电路组成。双模预分频器根据分频模式控制信号选择进行N或N+1分频，由于预分频器是锁相环中工作频率最高的电路，也是功耗最大的子电路之一，所以双模预分频器的设计一直是实现吞脉冲式可编程分频器的关键。随着无线通信技术的发展，各种通讯产品对于功耗、体积的要求也愈益苛刻，因此降低分频电路的功耗，提高分频电路最高可工作频率、减小分频电路中晶体管数目以节省面积具有重要意义。
发明内容
发明目的：为了克服现有技术中存在的不足，本发明提供一种高速低功耗的2/3双模预分频器，解决传统双模预分频器工作速度低且功耗大的问题。
技术方案：为实现上述目的，本发明采用的技术方案为：
一种高速低功耗的2/3双模预分频器，包括两个D触发器，分别记为触发器DFF1和触发器DFF2，触发器DFF1的工作状态受分频模式控制信号MC控制，触发器DFF2的第一级采用动态浮动输入的E-TSPC电路来提高电路速度，第二级和第三级采用TSPC结构的动态D锁存器来进一步降低功耗；当MC＝1时，触发器DFF1不工作，触发器DFF2正常工作，2/3双模预分频器工作在二分频模式；当MC＝0时，触发器DFF1正常工作，触发器DFF2正常工作，2/3双模预分频器工作在三分频模式。
所述触发器DFF1包括第一NMOS晶体管M1至第十NMOS晶体管M10，具体电路结构为：
第一NMOS晶体管M1的源极接地GND，栅极接2/3双模预分频器的反向输出端QN，漏极连接第二PMOS晶体管M2的漏极和第四NMOS晶体管M4的栅极；
第二PMOS晶体管M2的源极接第四NMOS晶体管M4的漏极、第五PMOS晶体管M5的漏极、第七NMOS晶体管M7的栅极和第九PMOS晶体管M9的栅极，栅极接时钟控制信号CLK，漏极接第一NMOS晶体管M1的漏极和第四NMOS晶体管M4的栅极；
第三NMOS晶体管M3的源极接地GND，栅极接时钟控制信号CLK，漏极接第四NMOS晶体管M4的源极和第七NMOS晶体管M7的源极；
第四NMOS晶体管M4的源极接第三NMOS晶体管M3的漏极和第七NMOS晶体管M7的源极；
第五PMOS晶体管M5的源极接第六PMOS晶体管M6的漏极和第九PMOS晶体管M9的源极，栅极接时钟控制信号CLK，漏极接第二PMOS晶体管M2的源极、第四NMOS晶体管M4的漏极、第七NMOS晶体管M7的栅极和第九PMOS晶体管M9的栅极；
第六PMOS晶体管M6的源极接电源VDD，栅极接分频模式控制信号MC，漏极接第五PMOS晶体管M5的源极和第九PMOS晶体管M9的源极；
第七NMOS晶体管M7的源极接第三NMOS晶体管M3的漏极和第四NMOS晶体管M4的源极，漏极接第八NMOS晶体管M8的源极；
第八NMOS晶体管M8的源极接第七NMOS晶体管M7的漏极，栅极接时钟控制信号CLK，漏极接第九PMOS晶体管M9的漏极、第十NMOS晶体管M10的漏极和第十一NMOS晶体管M11的栅极；
第九PMOS晶体管M9的源极接第五PMOS晶体管M5的源极和第六PMOS晶体管M6的漏极，栅极接第二PMOS晶体管M2的源极、第四NMOS晶体管M4的漏极、第五PMOS晶体管M5的漏极和第七NMOS晶体管M7的栅极，漏极接第八NMOS晶体管M8的漏极第十NMOS晶体管M10的漏极和第十一NMOS晶体管M11的栅极；
第十NMOS晶体管M10的源极接地GND，栅极接分频模式控制信号MC，漏极接第八NMOS晶体管M8的漏极、第九PMOS晶体管M9的漏极和第十一NMOS晶体管M11的栅极；
触发器DFF2包括第十一NMOS晶体管M11至第二十一NMOS晶体管M21，具体电路结构为：
第十一NMOS晶体管M11的源极接地GND，栅极接第八NMOS晶体管M8的漏极、第九PMOS晶体管M9的漏极和第十NMOS晶体管M10的漏极，漏极接第十二NMOS晶体管M12的漏极、第十三PMOS晶体管M13的源极和第十五NMOS晶体管M15的栅极；
第十二NMOS晶体管M12的源极接地GND，栅极接2/3双模预分频器的同向输出端Q，漏极接第十一NMOS晶体管M11的漏极、第十三PMOS晶体管M13的源极和第十五NMOS晶体管M15的栅极；
第十三PMOS晶体管M13的源极接第十一NMOS晶体管M11的漏极、第十二NMOS晶体管M12的漏极和第十五NMOS晶体管M15的栅极，栅极接时钟控制信号CLK，漏极接2/3双模预分频器的反向输出端QN；
第十四PMOS晶体管M14的源极接电源VDD，栅极接时钟控制信号CLK，漏极接第十五NMOS晶体管M15的漏极、第十七PMOS晶体管M17的栅极和第十九NMOS晶体管M19的栅极；
第十五NMOS晶体管M15的源极接第十六NMOS晶体管M16的漏极和第十九NMOS晶体管M19的源极，栅极接第十一NMOS晶体管M11的漏极、第十二NMOS晶体管M12的漏极和第十三PMOS晶体管M13的源极；
第十六NMOS晶体管M16的接地GND，栅极接时钟控制信号CLK，漏极接第十五NMOS晶体管M15的源极和第十九NMOS晶体管M19的源极；
第十七PMOS晶体管M17的源极接电源VDD，栅极接第十四PMOS晶体管M14的漏极、第十五NMOS晶体管M15的漏极和第十九NMOS晶体管M19的栅极，漏极接第十八NMOS晶体管M18的漏极、第二十NMOS晶体管M20的栅极、第二十一PMOS晶体管M21的栅极和2/3双模预分频器的同向输出端Q；
第十八NMOS晶体管M18的源极接第十九NMOS晶体管M19的漏极，栅极接时钟控制信号CLK，漏极接第十七PMOS晶体管M17的漏极、第二十NMOS晶体管M20的栅极、第二十一PMOS晶体管M21的栅极和2/3双模预分频器的同向输出端Q；
第十九NMOS晶体管M19的源极接第十五NMOS晶体管M15的源极和第十六NMOS晶体管M16的漏极，栅极接第十四PMOS晶体管M14的漏极、第十五NMOS晶体管M15的漏极和第十七PMOS晶体管M17的栅极，漏极接第十八NMOS晶体管M18的源极；
第二十NMOS晶体管M20的源极接地GND，栅极接第十七PMOS晶体管M17的漏极、第十八NMOS晶体管M18的漏极、第二十一PMOS晶体管M21的栅极和2/3双模预分频器的同向输出端Q，漏极接第二十一PMOS晶体管M21的漏极和2/3双模预分频器的反向输出端QN；
第二十一PMOS晶体管M21的源极接电源VDD，栅极接第十七PMOS晶体管M17的漏极、第十八NMOS晶体管M18的漏极、第二十NMOS晶体管M20的栅极和2/3双模预分频器的同向输出端Q，漏极接第二十NMOS晶体管M20的漏极和2/3双模预分频器的反向输出端QN。
上述2/3双模预分频器，在分频模式控制信号MC为高电平时，触发器DFF1中的第六PMOS晶体管M6关断，触发器DFF1不工作，只有触发器DFF2工作，且2/3双模预分频器的反向输出端QN接触发器DFF2的输入，所以该2/3双模预分频器工作在二分频状态。在分频模式控制信号MC为低电平时，触发器DFF1和触发器DFF2都正常工作，当时钟信号CLK为低电平时，第十三PMOS晶体管M13导通，预分频器反向输出端QN信号传输至S1节点，第十四PMOS晶体管M14导通，S2节点预充电至VDD，预分频器的同向输出端Q保持上一个状态；当时钟信号CLK为高电平时，第十三PMOS晶体管M13关断，节点S1浮接，此时节点S1的状态值由节点S0和预分频器的同向输出端Q共同决定并通过寄生电容保持，而节点S2则根据节点S1的状态来决定是否放电到地，然后得到预分频器的同向输出端Q的状态，通过这些操作将2/3双模预分频器同向输出端Q的低电平多延迟一个时钟周期，使得该2/3双模预分频器工作在三分频状态。
有益效果：本发明提供的高速低功耗的2/3双模预分频器，相比于传统的双模预分频电路，采用了E-TSPC结构的动态浮动输入技术，具有如下优点：1、本发明的2/3双模预分频器在进行二分频操作时，触发器DFF1处于关闭状态，节省了电路功耗；第二2的方式工作，避免了传统E-TSPC电路中充放电的动作，能够进一步降低功耗；3、相比于传统的双模预分频器，将原本D触发器外的逻辑电路也嵌入到D触发器中，减小了晶体管的数目，触发器DFF2第一级使用E-TSPC电路减少了关键路径上的延迟，提高了双模预分频器的工作速度。
附图说明
图1为本发明中2/3双模预分频器的电路示意图；
图2为本发明中2/3双模预分频电路的工作时序图，其中2(a)为本发明2/3双模预分频器进行二分频的工作时序图，2(b)为本发明2/3双模预分频器进行三分频的工作时序图；
图3为本发明采用0.18μm CMOS工艺实现，0.9V电源电压、2GHz输入频率时三分频的瞬态仿真图；
图4为本发明采用0.18μm CMOS工艺实现，0.9V电源电压、2GHz输入频率时二分频的瞬态仿真图；
图5为本发明分频器在三分频模式下的正常分频范围；
图6为本发明分频器在二分频模式下的正常分频范围。
具体实施方式
下面结合附图对本发明作更进一步的说明。
如图1所示为一种高速低功耗的2/3双模预分频器，包括两个D触发器，分别记为触发器DFF1和触发器DFF2，触发器DFF1的工作状态受分频模式控制信号MC控制，触发器DFF2的第一级采用动态浮动输入的E-TSPC电路来提高电路速度，第二级和第三级采用TSPC结构的动态D锁存器来进一步降低功耗；当MC＝1时，触发器DFF1不工作，触发器DFF2正常工作，2/3双模预分频器工作在二分频模式；当MC＝0时，触发器DFF1正常工作，触发器DFF2正常工作，2/3双模预分频器工作在三分频模式。本发明通过将原本D触发器外的逻辑电路(如或非门)也嵌入到D触发器中，减小了晶体管数目的同时也减小了信号传输的延迟，提高了电路的工作速度；触发器DFF2在输入级采用了E-TSPC的电路，在关键路径上减小了延迟，进一步提高了电路速度。本发明的在进行二分频工作模式时，触发器DFF1处于关闭状态，节省了电路功耗；且触发器DFF2的第一级运用了动态浮动输入技术，浮动输入采用开关切换的方式工作，避免了传统E-TSPC电路中充放电的动作，进一步降低了分频器功耗。
所述触发器DFF1包括第一NMOS晶体管M1至第十NMOS晶体管M10，具体电路结构为：
第一NMOS晶体管M1的源极接地GND，栅极接2/3双模预分频器的反向输出端QN，漏极连接第二PMOS晶体管M2的漏极和第四NMOS晶体管M4的栅极；
第二PMOS晶体管M2的源极接第四NMOS晶体管M4的漏极、第五PMOS晶体管M5的漏极、第七NMOS晶体管M7的栅极和第九PMOS晶体管M9的栅极，栅极接时钟控制信号CLK，漏极接第一NMOS晶体管M1的漏极和第四NMOS晶体管M4的栅极；
第三NMOS晶体管M3的源极接地GND，栅极接时钟控制信号CLK，漏极接第四NMOS晶体管M4的源极和第七NMOS晶体管M7的源极；
第四NMOS晶体管M4的源极接第三NMOS晶体管M3的漏极和第七NMOS晶体管M7的源极；
第五PMOS晶体管M5的源极接第六PMOS晶体管M6的漏极和第九PMOS晶体管M9的源极，栅极接时钟控制信号CLK，漏极接第二PMOS晶体管M2的源极、第四NMOS晶体管M4的漏极、第七NMOS晶体管M7的栅极和第九PMOS晶体管M9的栅极；
第六PMOS晶体管M6的源极接电源VDD，栅极接分频模式控制信号MC，漏极接第五PMOS晶体管M5的源极和第九PMOS晶体管M9的源极；
第七NMOS晶体管M7的源极接第三NMOS晶体管M3的漏极和第四NMOS晶体管M4的源极，漏极接第八NMOS晶体管M8的源极；
第八NMOS晶体管M8的源极接第七NMOS晶体管M7的漏极，栅极接时钟控制信号CLK，漏极接第九PMOS晶体管M9的漏极、第十NMOS晶体管M10的漏极和第十一NMOS晶体管M11的栅极；
第九PMOS晶体管M9的源极接第五PMOS晶体管M5的源极和第六PMOS晶体管M6的漏极，栅极接第二PMOS晶体管M2的源极、第四NMOS晶体管M4的漏极、第五PMOS晶体管M5的漏极和第七NMOS晶体管M7的栅极，漏极接第八NMOS晶体管M8的漏极第十NMOS晶体管M10的漏极和第十一NMOS晶体管M11的栅极；
第十NMOS晶体管M10的源极接地GND，栅极接分频模式控制信号MC，漏极接第八NMOS晶体管M8的漏极、第九PMOS晶体管M9的漏极和第十一NMOS晶体管M11的栅极；
触发器DFF2包括第十一NMOS晶体管M11至第二十一NMOS晶体管M21，具体电路结构为：
第十一NMOS晶体管M11的源极接地GND，栅极接第八NMOS晶体管M8的漏极、第九PMOS晶体管M9的漏极和第十NMOS晶体管M10的漏极，漏极接第十二NMOS晶体管M12的漏极、第十三PMOS晶体管M13的源极和第十五NMOS晶体管M15的栅极；
第十二NMOS晶体管M12的源极接地GND，栅极接2/3双模预分频器的同向输出端Q，漏极接第十一NMOS晶体管M11的漏极、第十三PMOS晶体管M13的源极和第十五NMOS晶体管M15的栅极；
第十三PMOS晶体管M13的源极接第十一NMOS晶体管M11的漏极、第十二NMOS晶体管M12的漏极和第十五NMOS晶体管M15的栅极，栅极接时钟控制信号CLK，漏极接2/3双模预分频器的反向输出端QN；
第十四PMOS晶体管M14的源极接电源VDD，栅极接时钟控制信号CLK，漏极接第十五NMOS晶体管M15的漏极、第十七PMOS晶体管M17的栅极和第十九NMOS晶体管M19的栅极；
第十五NMOS晶体管M15的源极接第十六NMOS晶体管M16的漏极和第十九NMOS晶体管M19的源极，栅极接第十一NMOS晶体管M11的漏极、第十二NMOS晶体管M12的漏极和第十三PMOS晶体管M13的源极；
第十六NMOS晶体管M16的接地GND，栅极接时钟控制信号CLK，漏极接第十五NMOS晶体管M15的源极和第十九NMOS晶体管M19的源极；
第十七PMOS晶体管M17的源极接电源VDD，栅极接第十四PMOS晶体管M14的漏极、第十五NMOS晶体管M15的漏极和第十九NMOS晶体管M19的栅极，漏极接第十八NMOS晶体管M18的漏极、第二十NMOS晶体管M20的栅极、第二十一PMOS晶体管M21的栅极和2/3双模预分频器的同向输出端Q；
第十八NMOS晶体管M18的源极接第十九NMOS晶体管M19的漏极，栅极接时钟控制信号CLK，漏极接第十七PMOS晶体管M17的漏极、第二十NMOS晶体管M20的栅极、第二十一PMOS晶体管M21的栅极和2/3双模预分频器的同向输出端Q；
第十九NMOS晶体管M19的源极接第十五NMOS晶体管M15的源极和第十六NMOS晶体管M16的漏极，栅极接第十四PMOS晶体管M14的漏极、第十五NMOS晶体管M15的漏极和第十七PMOS晶体管M17的栅极，漏极接第十八NMOS晶体管M18的源极；
第二十NMOS晶体管M20的源极接地GND，栅极接第十七PMOS晶体管M17的漏极、第十八NMOS晶体管M18的漏极、第二十一PMOS晶体管M21的栅极和2/3双模预分频器的同向输出端Q，漏极接第二十一PMOS晶体管M21的漏极和2/3双模预分频器的反向输出端QN；
第二十一PMOS晶体管M21的源极接电源VDD，栅极接第十七PMOS晶体管M17的漏极、第十八NMOS晶体管M18的漏极、第二十NMOS晶体管M20的栅极和2/3双模预分频器的同向输出端Q，漏极接第二十NMOS晶体管M20的漏极和2/3双模预分频器的反向输出端QN。
图2所示为本发明中2/3双模预分频电路的工作时序图，当MC＝1时，触发器DFF1关断，其输出端节点S0一直为低电平，节点S1的状态由双模预分频器的输出端Q和QN决定，此刻DFF2的反向输出端QN接到DFF2的输入端，2/3双模预分频器工作在二分频模式；当MC＝0时，DFF1和DFF2都正常工作，节点S0的状态为预分频器同向输出端信号延迟了一个时钟周期的状态，当节点S0的状态为高电平时，节点S1的状态始终为低电平，得到同向输出端Q也为低电平，所以通过这些操作将2/3双模预分频器同向输出端Q的低电平多延迟一个时钟周期，使得该2/3双模预分频器工作在三分频状态。
本发明提出的高速低功耗的2/3双模预分频器，可以通过现有的CMOS工艺实现。具体的，本发明的2/3双模预分频器采用0.18μm CMOS工艺实现，图3是在0.9V电源电压下，2GHz输入频率时三分频的瞬态仿真图。图4是在0.9V电源电压下，2GHz输入频率时二分频的瞬态仿真图。图5是本发明的2/3双模预分频器在输入时钟频率范围为500MHz到2GHz之间的三分频情况。图6是本发明的2/3双模预分频器在输入时钟频率范围为500MHz到2GHz之间的二分频情况。从图5和图6中可以看到，本发明所提出的结构能够工作在较高的输入时钟频率下，且具有较宽的分频范围。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (1)

1.一种高速低功耗的2/3双模预分频器，其特征在于：包括两个D触发器，分别记为触发器DFF1和触发器DFF2，触发器DFF1的工作状态受分频模式控制信号MC控制，触发器DFF2的第一级采用动态浮动输入的E-TSPC电路来提高电路速度，第二级和第三级采用TSPC结构的动态D锁存器来进一步降低功耗；当MC＝1时，触发器DFF1不工作，触发器DFF2正常工作，2/3双模预分频器工作在二分频模式；当MC＝0时，触发器DFF1正常工作，触发器DFF2正常工作，2/3双模预分频器工作在三分频模式；
所述触发器DFF1包括第一NMOS晶体管M1至第十NMOS晶体管M10，具体电路结构为：
第一NMOS晶体管M1的源极接地GND，栅极接2/3双模预分频器的反向输出端QN，漏极连接第二PMOS晶体管M2的漏极和第四NMOS晶体管M4的栅极；
第二PMOS晶体管M2的源极接第四NMOS晶体管M4的漏极、第五PMOS晶体管M5的漏极、第七NMOS晶体管M7的栅极和第九PMOS晶体管M9的栅极，栅极接时钟控制信号CLK，漏极接第一NMOS晶体管M1的漏极和第四NMOS晶体管M4的栅极；
第三NMOS晶体管M3的源极接地GND，栅极接时钟控制信号CLK，漏极接第四NMOS晶体管M4的源极和第七NMOS晶体管M7的源极；
第四NMOS晶体管M4的源极接第三NMOS晶体管M3的漏极和第七NMOS晶体管M7的源极；
第五PMOS晶体管M5的源极接第六PMOS晶体管M6的漏极和第九PMOS晶体管M9的源极，栅极接时钟控制信号CLK，漏极接第二PMOS晶体管M2的源极、第四NMOS晶体管M4的漏极、第七NMOS晶体管M7的栅极和第九PMOS晶体管M9的栅极；
第六PMOS晶体管M6的源极接电源VDD，栅极接分频模式控制信号MC，漏极接第五PMOS晶体管M5的源极和第九PMOS晶体管M9的源极；
第七NMOS晶体管M7的源极接第三NMOS晶体管M3的漏极和第四NMOS晶体管M4的源极，漏极接第八NMOS晶体管M8的源极；
第八NMOS晶体管M8的源极接第七NMOS晶体管M7的漏极，栅极接时钟控制信号CLK，漏极接第九PMOS晶体管M9的漏极、第十NMOS晶体管M10的漏极和第十一NMOS晶体管M11的栅极；
第九PMOS晶体管M9的源极接第五PMOS晶体管M5的源极和第六PMOS晶体管M6的漏极，栅极接第二PMOS晶体管M2的源极、第四NMOS晶体管M4的漏极、第五PMOS晶体管M5的漏极和第七NMOS晶体管M7的栅极，漏极接第八NMOS晶体管M8的漏极、第十NMOS晶体管M10的漏极和第十一NMOS晶体管M11的栅极；
第十NMOS晶体管M10的源极接地GND，栅极接分频模式控制信号MC，漏极接第八NMOS晶体管M8的漏极、第九PMOS晶体管M9的漏极和第十一NMOS晶体管M11的栅极；
触发器DFF2包括第十一NMOS晶体管M11至第二十一PMOS晶体管M21，具体电路结构为：
第十一NMOS晶体管M11的源极接地GND，栅极接第八NMOS晶体管M8的漏极、第九PMOS晶体管M9的漏极和第十NMOS晶体管M10的漏极，漏极接第十二NMOS晶体管M12的漏极、第十三PMOS晶体管M13的源极和第十五NMOS晶体管M15的栅极；
第十二NMOS晶体管M12的源极接地GND，栅极接2/3双模预分频器的同向输出端Q，漏极接第十一NMOS晶体管M11的漏极、第十三PMOS晶体管M13的源极和第十五NMOS晶体管M15的栅极；
第十三PMOS晶体管M13的源极接第十一NMOS晶体管M11的漏极、第十二NMOS晶体管M12的漏极和第十五NMOS晶体管M15的栅极，栅极接时钟控制信号CLK，漏极接2/3双模预分频器的反向输出端QN；
第十四PMOS晶体管M14的源极接电源VDD，栅极接时钟控制信号CLK，漏极接第十五NMOS晶体管M15的漏极、第十七PMOS晶体管M17的栅极和第十九NMOS晶体管M19的栅极；
第十五NMOS晶体管M15的源极接第十六NMOS晶体管M16的漏极和第十九NMOS晶体管M19的源极，栅极接第十一NMOS晶体管M11的漏极、第十二NMOS晶体管M12的漏极和第十三PMOS晶体管M13的源极；
第十六NMOS晶体管M16的接地GND，栅极接时钟控制信号CLK，漏极接第十五NMOS晶体管M15的源极和第十九NMOS晶体管M19的源极；
第十七PMOS晶体管M17的源极接电源VDD，栅极接第十四PMOS晶体管M14的漏极、第十五NMOS晶体管M15的漏极和第十九NMOS晶体管M19的栅极，漏极接第十八NMOS晶体管M18的漏极、第二十NMOS晶体管M20的栅极、第二十一PMOS晶体管M21的栅极和2/3双模预分频器的同向输出端Q；
第十八NMOS晶体管M18的源极接第十九NMOS晶体管M19的漏极，栅极接时钟控制信号CLK，漏极接第十七PMOS晶体管M17的漏极、第二十NMOS晶体管M20的栅极、第二十一PMOS晶体管M21的栅极和2/3双模预分频器的同向输出端Q；
第十九NMOS晶体管M19的源极接第十五NMOS晶体管M15的源极和第十六NMOS晶体管M16的漏极，栅极接第十四PMOS晶体管M14的漏极、第十五NMOS晶体管M15的漏极和第十七PMOS晶体管M17的栅极，漏极接第十八NMOS晶体管M18的源极；
第二十NMOS晶体管M20的源极接地GND，栅极接第十七PMOS晶体管M17的漏极、第十八NMOS晶体管M18的漏极、第二十一PMOS晶体管M21的栅极和2/3双模预分频器的同向输出端Q，漏极接第二十一PMOS晶体管M21的漏极和2/3双模预分频器的反向输出端QN；
第二十一PMOS晶体管M21的源极接电源VDD，栅极接第十七PMOS晶体管M17的漏极、第十八NMOS晶体管M18的漏极、第二十NMOS晶体管M20的栅极和2/3双模预分频器的同向输出端Q，漏极接第二十NMOS晶体管M20的漏极和2/3双模预分频器的反向输出端QN。
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