CN101931396A - 带钟控晶体管的预分频器 - Google Patents

Abstract

本发明的目的是公开一种带钟控晶体管的预分频器，可提供正交信号。本发明在传统触发器的结构上添加时钟控制管，构成带钟控晶体管的预分频器，带钟控晶体管的预分频器包括两个触发器，每个触发器的两个输出端上接入一个采用反向时钟信号控制的钟控晶体管，带钟控晶体管触发器的动态负载结构在采样阶段呈低电阻，减小充放电时间，大大提高转换速度，不仅具有提高工作频率的优点，同时克服了电路静态偏置点变动的缺点，该动态负载在锁存阶段呈高电阻值，提供足够的增益。增加了一个维度的带钟控晶体管的预分频器结构为高速、低功耗的预分频器，它比传统触发器的工作频率更高、功耗更低和工作范围更宽，能够保持较高的灵敏度。

Description

带钟控晶体管的预分频器

所属领域

本发明属于集成电路设计及信号处理的技术领域，涉及一种高速、低功耗预分频器，尤其涉及一种带钟控晶体管的预分频器。

技术背景

近年来，随着射频集成电路技术的发展迅速，日常生活中使用到了许多无线通信产品：GSM移动电话、2.4GHz蓝牙(Bluetooth)产品、第三代移动通信终端、手机电视(CMMB)等等。无线射频领域的产品无一例外都要使用基于锁相环的频率合成器来产生时钟信号以及收发机所需要的本振信号。分频器作为锁相环的重要组成部分，其工作速度直接决定了锁相环的应用范围。无线通信系统发展迅速，尤其是宽带、高频无线通信标准的出现，对系统中一些关键模块，如锁相环中的压控振荡器(VCO)、预分频等提出了更高的要求：工作频率高、相噪低、功耗更小。在实际应用中，原先常用双极型、GaAs、BiCMOS等工艺制造高速器件，但随着工艺的不断进步，近年来不断报道基于CMOS工艺的数GHz的高速器件。

在对GHz以上的频率合成器的功耗分析中，普遍认为预分频器和VCO占据了绝大部分的功耗，降低它们的功耗已成为降低整个系统功耗的关键。预分频器主要有三种类型：基于TSPC结构的预分频器、基于源耦合触发器的预分频器、锁定注入预分频器。基于TSPC结构的预分频器采用单相时钟技术，需要轨到轨(rail to rail)的输入信号，这需要大电流的缓冲级，并且不能提供正交信号，功耗较大。锁定注入预分频器(Injection-locked Frequency Divider)虽然功耗较小，但其缺点是分频范围较小，而且构成中需要电感，芯片占用的面积大，工艺难度也较大。基于源耦合触发器的预分频器功耗适中，分频范围较大，能够产生正交信号，缺点是随着工作频率的升高，其功耗增大较快。

据报导采用差分VCO与预分频器的组合代替正交压控振荡器作为本振信号的产生器，有以下三个方面的优点：用预分频器输出作为本振信号，可减小本振泄漏对射频前端电路如LNA、Mixer的影响。预分频器输出的本振信号比正交VCO输出的本振信号的相噪低6dB。采用差分VCO和预分频器组合的方案，减少了电感的数量，节省了芯片的面积。典型的基于源耦合触发器分频器结构框图如图1所示。这种分频器由两个触发器输出交叉级联而成，触发器是分频器的基本单元。该分频器可以实现对输入信号的2分频。

已有技术的“A 1-V 2.5-mW 5.2-GHz Frequency Divider in a 0.35-umCMOS Process”、“A 1.8v 3mw 16.8GHz Frequency Divider in 0.25umCMOS”以及“Design of high-speed，low-power frequency dividers and phase-locked loops in deep submicron CMOS”三篇文献中，提出了基于动态负载改进结构。动态负载结构是采用输入控制的晶体管来作为负载电阻，它在采样阶段减小负载电阻，减小充放电时间τ∝RC_L，以便提高工作频率。但是这种基于触发器分频器的动态负载结构存在明显的缺陷，它在采样阶段改变负载电阻的同时，也会改变电路的静态偏置点，就会导致该结构电路的稳定性较差，不能在所有的工艺角下都能稳定工作。

发明内容

本发明的目的是公开一种带钟控晶体管的预分频器，它在传统触发器的结构上添加一个时钟控制晶体管。这种结构可以实现动态负载在采样时间期间减小负载电阻从而提高工作频率的优点，得到一种高速、低功耗预分频器，可提供正交信号，同时克服了动态负载结构会改变电路的静态偏置点的缺点。发明原理如下：

由于源耦合触发器的速度决定于采样电路的速度，所以，分析工作于采样状态时的触发器，只需分析其小信号等效电路的半边电路。小信号模型的传输函数A_V用下式表示：

$A_V=\frac{v_o}{v_{\mathrm{in}}}=-\frac{g_{m3}}{{\mathrm{SC}}_L-g_{m5}+G_L+\frac{1}{R}+\frac{1}{R_{\mathrm{SW}}}}---\left(1\right)$

G_L＝g_ds3+g_ds5

式中，g_m3为采样对管M₃、M₄的跨导，g_m5为锁存对管M₅、M₆的跨导，G_L为采样管的沟道跨导与锁存对管的沟道电导之和，R为作为负载电阻的M_P1、M_P2的直流等效电阻，R_SW为增加的钟控晶体管的等效电阻，C_L是输出节点总寄生电容以及负载电容之和。

当小信号传输函数的增益为1，触发器输出节点最高工作频率

$f_{\mathrm{out},\max }=\frac{\sqrt{g_{m3}^2-{(g_{m5}-G_L-\frac{1}{R}-\frac{1}{R_{\mathrm{SW}}})}^2}}{{2\mathrm{\πC}}_L}---\left(2\right)$

从(2)式中明显可见，用锁存对管M₅、M₆组成的负阻结构产生的负跨导g_m5来抵销采样管对管的沟道跨导与锁存对管的沟道电导G_L以及负载电阻R、R_SW的电导，可以提高触发器输出节点工作频率。如果，(2)式中分子中第二项恰好为0，触发器输出节点的最高频率可简化为下式，

$f_{\mathrm{out},\max }=\frac{g_{m3,\mathrm{avg}}}{{2\mathrm{\πC}}_L}$

$g_{m3,\mathrm{avg}}=\frac{1}{T}{\∫}_0^T{g}_{m3}\mathrm{dt}---\left(3\right)$

如果输入信号是正弦信号，那么g_m3，avg＝g_m3，max/2。输出信号为输入信号的二分频信号，那么触发器能够工作的最高频率，就是输入信号的最高频率为

$f_{\max }={2f}_{\mathrm{out},\max }=2\×\frac{g_{m3,\mathrm{avg}}}{2{\mathrm{\πC}}_L}=\frac{g_{m3,\max }}{{2\mathrm{\πC}}_L}---\left(4\right)$

在传统的源耦合触发器中，由于采样管和锁存管采用相同的尺寸，所以g_m3，max和负跨导g_m5，max相等，使触发器的最高工作频率受到限制。为了提高工作频率，通常减小锁存管M₅、M₆的尺寸，但是M₅、M₆的尺寸的减小会影响锁存状态下电路的工作性能，并且随着M₅、M₆尺寸的减小，触发器的最低工作频率逐渐提高而压缩了触发器的工作范围。

为了使得控制触发器最高工作频率的参数不仅局限在M₃～M₆对管的尺寸上，本发明在触发器的设计上增加一个维度，通过在输出端加入一个钟控晶体管，并通过优化调整M₃～M₆对管的尺寸，来满足甚高的工作频率和较宽的工作范围。

本发明的目的是通过下列技术方案来实现：

带钟控晶体管的预分频器，其在于：

(1)它由第一触发器和第二触发器组成，所述第一触发器的电路结构与第二触发器的电路结构完全相同，第一触发器的输出端QN和QP直接连接到第二触发器的输入端，第二触发器的输出端IN和IP交叉耦合到第一触发器的输入端；

(2)每个触发器包括采样差分对管、锁存交叉耦合对管、带钟控晶体管或称时钟控制管的负载模块以及时钟信号输入差分对管；时钟控制管并接在触发器的输出端；时钟信号输入差分对管的二个输入端对应连接输入时钟信号CP、CN；第一触发器的时钟控制管的控制极连接输入时钟信号CN，第二触发器的时钟控制管的控制极连接输入时钟信号CP；每个触发器输出信号与其采样对管栅极所接入的输入信号的频率相同，都为输入的时钟信号频率的一半；

所述的每个触发器的采样差分对管21由M₃和M₄组成，M₃和M₄为FET场效应管，M₃的漏极和M₄的漏极分别连接到该触发器20的两个输出端，M₃的源极和M₄的源极连接在一起，连接到时钟输入差分对管24中M₁漏极；

所述的每个触发器的交叉耦合锁存对管22由M₅和M₆组成，M₅和M₆为FET场效应管，M₅的漏极和M₆的漏极分别连接到该触发器的两个输出端，M₅的源极和M₆的源极连接在一起，连接到时钟输入差分对管24中M₂的漏极；M₅的栅极和M₆的栅极分别交叉连接到该触发器的两个输出端；

所述的每个触发器的负载模块23由M_P1和M_P2及时钟控制管M_C组成，M_P1和M_P2及时钟控制管M_C为FET场效应管；M_P1的漏极和和M_P2的漏极分别连接到该触发器的两个输出端；M_P1的源极和和M_P2的源极相连接电源V_dd；M_P1的栅极和和M_P2的栅极相连接一偏置电位V_b；所述的每个触发器的负载模块23或由Z₁和Z₂及时钟控制管M_C组成，Z₁和Z₂为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件，时钟控制管M_C为FET场效应管；Z₁和Z₂的一端并联接电源V_dd，另一端连接时钟控制管M_C的漏极和源极的其中一极；时钟控制管M_C的漏极和源极分别连接到触发器两个输出端的其中一个端口，其栅极连接到一个时钟信号输入端口，第一触发器的时钟信号输入端口CN为正端，第二触发器的时钟信号输入端口CP为负端；

所述的每个触发器的时钟输入差分对管24由M₁和M₂组成，M₁和M₂为FET场效应管，M₁的漏极连接到采样差分对管21的M₃和M₄的源极，M₂的漏极连接到交叉耦合锁存对管22的M₅和M₆的源极；M₁和M₂的源极相连接到地或一个作为电流源I_S的FET场效应管的漏极上；M₁和M₂的栅极分别连接CP和CN，接收该触发器的输入时钟信号。

所述的带钟控晶体管的预分频器，其在于所述预分频器的每一个触发器的两个输出端上接入的一个钟控晶体管为采用反向时钟信号控制的钟控晶体管，通过钟控晶体管增加一个控制维度，调节时钟控制管M_C1和M_C2的尺寸，并优化调整M₃～M₆对管的尺寸，满足极高工作频率和较宽工作范围的要求，使钟控晶体管参与构成负载模块的动态负载在采样阶段呈低电阻，在锁存阶段呈高电阻，使得带钟控晶体管的预分频器为高速、低功耗的预分频器。

优化调整电路中M₃～M₆晶体管尺寸的步骤：

首先，合理设置M₃和M₄对管的宽长比，得到M3管跨导与输出节点负载电容之比的最大值，M₃与M₄保持同样的尺寸，M₅和M₆可选择与M₃和M₄同样的尺寸，或者比M₃和M₄略小一些的宽长比，以便得到较宽的工作范围。

其次，根据公式(2)，调节时钟控制管M_C1和M_C2的宽长比尺寸，使得M_C1和M_C2的直流等效电阻恰好能够抵销负载电阻R、R_SW、采样管的沟道跨导与锁存对管的沟道电导，就可以得到由式(3)可知的预分频的最高工作频率。仅靠设置M₃～M₆的尺寸来优化电路，根据式(2)可知，不可能得到最工作频率，只能获得一个次优的解。通过增加时钟控制管相当于为优化设计额外增加了一个维度，使得M₃～M₆的尺寸得到很好的优化，并且能够获得更高的工作频率。

所述的带钟控晶体管的预分频器，它包括的第一触发器电路30与该第二触发器电路30’，其在于所有采样差分对管31、35，和交叉耦合锁存对管32、36，以及时钟输入差分对管34、38中的放大管为NMOS管；作为负载模块33、38的负载管MP₁～MP₄以及时钟控制管M_C1～M_C2为PMOS管。

所述的带钟控晶体管的预分频器，包括第一触发器电路40与该第二触发器电路40’，其在于所有采样差分对管41、45，和交叉耦合锁存对管42、46，以及时钟输入差分对管44和48中的放大管为NMOS管；负载模块43由Z₁、Z₂和M_C1组成，负载模块47由Z₃、Z₄和M_C2组成，作为负载模块43和47的钟控晶体管M_C1、M_C2为PMOS管，Z₁～Z₄为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。

所述的带钟控晶体管的预分频器，包括第一触发器电路50与该第二触发器电路50’，其在于采样差分对管51、55，和交叉耦合锁存对管52、56，以及时钟输入差分对管54和58中的放大管为PMOS管；负载模块53由M_N1、M_N2和M_C1组成，负载模块57由M_N3、M_N4和M_C2组成，作为负载模块53和57的晶体管M_N1～M_N4和钟控晶体管M_C1、M_C2为NMOS管。

所述的带钟控晶体管的预分频器，包括第一触发器电路60与该第二触发器电路60’，其在于所有采样差分对管61、65，和交叉耦合锁存对管62、66，以及时钟输入差分对管64和68中的放大管为PMOS管；负载模块63由Z₁、Z₂和M_C1组成，负载模块67由Z₃、Z₄和M_C2组成，作为负载模块63和67的钟控晶体管M_C1、M_C2为NMOS管，Z₁～Z₄为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。

所述的带钟控晶体管的预分频器，包括第一触发器电路70与该第二触发器电路70’，其在于所有采样差分对管71、75，和交叉耦合锁存对管72、76，以及时钟输入差分对管74和78中的放大管为NPN管；作为负载模块73和77的负载管MP₁～MP₄以及时钟控制管M_C1、M_C2为PMOS管

所述的带钟控晶体管的预分频器，包括第一触发器电路80与该第二触发器电路80’，其在于所有采样差分对管81、85，和交叉耦合锁存对管82、86，以及时钟输入差分对管84和88中的放大管为NPN管；负载模块83由Z₁、Z₂和M_C1组成，负载模块87由Z₃、Z₄和M_C2组成，作为负载模块83和87的钟控晶体管M_C1、M_C2为PMOS管，Z₁～Z₄为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。

所述的带钟控晶体管的预分频器，包括第一触发器电路90与该第二触发器电路90’，其在于所有采样差分对管91、95，和交叉耦合锁存对管92、96，以及时钟输入差分对管94和98中的放大管为PNP管；负载模块93由M_N1、M_N2和M_C1组成，负载模块97由M_N3、M_N4和M_C2组成，作为负载模块93和97的晶体管M_N1～M_N4和钟控晶体管M_C1、M_C2为NMOS管。

所述的带钟控晶体管的预分频器，包括第一触发器电路100与该第二触发器电路100’，其在于所有采样差分对管101、105，和交叉耦合锁存对管102、106，以及时钟输入差分对管104和108中的放大管为PNP管；负载模块103由Z₁、Z₂和M_C1组成，负载模块107由Z₃、Z₄和M_C2组成，作为负载模块103和107的晶体管Z₁～Z₄和钟控晶体管M_C1、M_C2为NMOS管，Z₁～Z₄为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。

本发明用一个钟控晶体管连接两个触发器的输出端，采用反向时钟信号控制。在采样阶段，电阻减小，充放电时间减小，大大提高了转换速度；在锁存阶段，电阻仍然保持大的阻值来提供足够的增益。在输入信号幅度为-10dBm时，所提出的新型结构预分频器的工作范围可达5GHz，而采样差分对管与锁存对管宽长比为2∶1的2∶1型结构分频器仅为3GHz，并且本发明所提电路结构的最高频率与传统结构分频器、2∶1型结构分频器的最高频率相比分别提高30％、13％。

本发明的实质性效果是：

1、本发明预分频器增加一个时钟控制晶体管，既保持传统触发器的优点，又能显著地降低功耗，而且新增器件容易集成，占用的芯片面积较小。

2、本发明预分频器具有在采样时间内动态负载的阻值减小的优点，从而提高工作频率，克服了电路结构动态负载会改变电路静态偏置点的缺点，使预分频器具有高工作稳定性。

3、本发明用一个钟控晶体管连接两个输出端，采用反向时钟信号控制，通过钟控晶体管增加一个控制维度，调节时钟控制管M_C1和M_C2的尺寸，并优化调整M₃～M₆对管的尺寸，满足极高工作频率和较宽工作范围的要求，使得带钟控晶体管的预分频器为高速、低功耗的预分频器。在采样阶段，电阻减小，使充放电时间减小，而能成倍提高转换速度，在锁存阶段，负载电阻仍然保持大的阻值能提供足够的增益。

4、本发明的预分频器比传统触发器具有更高的工作频率、更低的功耗，和更宽的工作范围，能够保持较高的灵敏度，可以广泛应用于移动电话、蓝牙产品、第三代移动通信终端、手机电视等无线射频领域的频率合成器的锁相环以及相应的产品。

附图说明

图1是传统的触发器组成的双触发器预分频器结构框图。

图2a是本发明实施例的双触发器预分频器的管级电路图；

图2a中：20-主触发器、20’-从触发器、21-采样差分对管、22-锁存交叉耦合对管、23-负载模块、24-时钟输入差分对管。

图2b是本发明实施例的一种触发器的晶体管级实现的电路图；

图2b中20-1-主触发器，23-负载模块，MP₁～MP₂-为负载管。

图2c是本发明实施例的另一种触发器的晶体管级实现的电路图；

图2c中：20-2-主触发器，23-负载模块，Z₁～Z₂-为阻性器件。

图3是本发明双触发器预分频具体实施例1的电路图。

图4是本发明双触发器预分频器实施例2电路图；

图4中：放大器均是NMOS管，负载模块中负载为阻型器件，钟控管为PMOS管。

图5是本发明双触发器预分频器实施例3电路图；

图5中：放大器中均是PMOS管，负载模块中均为NMOS管。

图6是本发明双触发器预分频器实施例4电路图；

图6中：放大器均是PMOS管，负载模块中负载为阻型器件，钟控管为NMOS管。

图7是本发明双触发器预分频器实施例5电路图；

图7中：放大器均是NPN管，负载模块中均为PMOS管。

图8是本发明双触发器预分频器实施例6电路图；

图8中：放大器均是NPN管，负载模块中负载为阻型器件，钟控管为PMOS管。

图9是本发明双触发器预分频器实施例7电路图；

图9中：放大器均是PNP管，负载模块中均为NMOS管。

图10是本发明双触发器预分频器实施例8电路图；

图10中：放大器均是PNP管，负载模块中负载为阻型器件，钟控管为NMOS管。

具体实施方式

下面按照本发明具体实施例，并结合附图，对本发明的技术方案作进一步的说明。

本发明带钟控晶体管的预分频器的基本结构的组成示意图如图2a所示。带钟控晶体管的预分频器由两个完全相同的、带钟控晶体管的触发器20和20交叉耦合组成。带钟控晶体管的触发器包括：采样差分对放大器21由M₃和M₄组成，锁存交叉耦合对放大器22由M₅和M₆组成，作为负载模块23由M_P1，M_P2和时钟控制管MC组成，以及时钟输入差分放大器24由M₁和M₂组成。

带钟控晶体管的一种触发器20-1的管级结构参见图2b。从前端VCO或其他器件来的差分信号CN、CP输入到预分频器的时钟差分对管24，带钟控晶体管的触发器20的采样差分对管21的差分信号输入端为IP和IN，锁存交叉耦合对管22的交叉耦合端为QP和QN，交叉耦合端QP和QN上并接负载模块23时钟控制管MC，负载模块23的M_P1，M_P2和时钟控制管MC都是FET场效应管，M_P1的栅极和和M_P2的栅极相连接一偏置电位V_b，MC的控制端加上时钟输入差分信号CN，钟控管等效的阻抗与M_P1和M_P2形成的并联阻抗，可以实现电路的动态负载改变时，而电路静态偏置点不变。

带钟控晶体管的另一种触发器20-2的管级结构参见图2c。它与一种触发器20-1管级结构基本相同，其区别在于：负载模块23由阻性负载Z₁，Z₂和时钟控制管MC组成，Z₁～Z₂-为阻性器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。

第1实施例

如图3给出的是第1实施例的带钟控晶体管的预分频器组成电路图，带钟控晶体管的预分频器包括第一触发器30和第二触发器30′。第一触发器包括由M₃和M₄组成的采样差分对管31和由M₅和M₆组成的锁存交叉耦合对管32，由MP₁、MP2和时钟控制管MC₁组成的负载模块33，以及由M₁和M₂组成的时钟输入差分对管34。第二触发器包括由M₉和M₁₀组成的采样差分对管35，和由M₁₁和M₁₂组成的锁存交叉耦合对管36，由MP₃，MP₄和时钟控制管MC₂组成的负载模块37，以及由M₇和M₈组成的时钟输入差分对管38。图3中，放大器M₁～M₁₂均是NMOS管，负载模块中的MP₁～MP₄和时钟控制管MC₁～MC₂均为PMOS管。

从前端送来的时钟信号分别输入到第一触发器的时钟信号输入差分对管34和第二触发器的时钟信号输入差分对管38的CP端和CN端。

当时钟信号CP端为低电平和CN端为高电平时，第一触发器的M₁截止，采样差分对管31被置于不活跃状态；M₂导通，时钟信号输入差分对管34的M₂漏极输出信号加到交叉耦合锁存对管32的M₅～M₆源极输入端，使交叉耦合锁存对管32处于活跃状态，这时第一触发器处于锁存阶段。同时，第二触发器的M₈截止，交叉耦合锁存对管36被置于不活跃状态；M₇导通，时钟信号输入差分对管38的M₇漏极输出信号被加到采样差分对管35的M₉～M₁₀源极输入端，采样差分对管35被置于活跃状态，这时第二触发器处于采样阶段。第一触发器的交叉耦合锁存对管32既接收来自时钟信号输入差分对管34的输出信号，二个输出端又分别输入到交叉耦合锁存对管的M₅和M₆的栅极，又接收来自锁存对管的输出信号，交叉耦合锁存对管32的二个输出端QN与QP和采样差分对管31的二个输出端并接在一起，与触发器内的负载模块33共同组成一个完整的交叉耦合锁存差分放大模块。

在时钟信号CP端的低电平期间完成第一触发器的输出锁存功能。交叉耦合锁存对管32把两路输出信号相应输入到第二个触发器的采样差分对管35的两路输入端，即两个晶体管M₉和M₁₀的栅极。第二触发器的采样差分对管35的两个晶体管的源极还接收来自时钟信号输入差分对管38的输出信号。第二个触发器采样差分对管35的M₉和M₁₀的漏极还分别接收来自交叉耦合锁存对管36的输出信号，采样差分对管35与负载模块37共同组成一个完整的差分放大器，把输出信号输入到第一个触发器的采样差分对管31。

当时钟信号为高电平时，第一触发器处于采样阶段，采样差分对管31被置于活跃状态，交叉耦合锁存对管32处于不活跃状态，第二触发器处于锁存阶段，采样差分对管35被置于不活跃状态，交叉耦合锁存对管36处于活跃状态；时钟信号输入差分对管34输出信号到采样差分对管31的源极输入端；时钟信号输入差分对管38输出信号到交叉耦合锁存对管36。

第二触发器的交叉耦合锁存对管36接收来自时钟信号输入差分对管38输出信号，这个信号接入到交叉耦合锁存对管36的两个晶体管的源极；交叉耦合锁存对管36和采样差分对管35的输出接在一起，输出分别输入到交叉耦合锁存对管36的两个晶体管的栅极；交叉耦合锁存对管36接收来自时钟信号输入差分对管和本身的输出信号，然后与触发器内的负载模块37共同组成一个完整的交叉耦合锁存差分放大模块，在时钟的高电平期间完成第二触发器的输出锁存功能，把输出信号输入到第一触发器的采样差分对管31。

第一触发器的采样差分对管31接收来自时钟信号输入差分对管38输出信号，这个信号接入到采样差分对管31的两个晶体管的源极；采样差分对管31接收来自第二触发器中的交叉耦合锁存对管36的输出信号，输入到采样差分对管21的两个晶体管的栅极；采样差分对管31接收分别来自时钟信号输入差分对管和第二个触发器中的交叉耦合锁存对管输出信号，然后与负载模块33共同组成一个完整的差分放大器，把输出信号输入到第二个触发器的采样差分对管35。

带钟控晶体管的预分频器的预分频工作过程如下所示：

1)时钟信号差分对放大：来自差分VCO或类似模块的时钟信号分为差分两路信号CP和CN，CP和CN分别接入到输入差分对管34和38的两个晶体管M₁和M₂的输入端，时钟信号输入CP和CN分别经差分对管34和38放大；

2)第一个触发器的采样差分放大：采样放大器31接收来自时钟信号输入差分放大器M₁的输出信号，这个信号接入到采样差分放大器的两个晶体管M₃和M₄的源极；采样放大器接收来自第二个触发器中的交叉耦合锁存放大器的输出信号，第二个触发器中的交叉耦合锁存放大器的输出信号输入到采样差分放大器的两个晶体管的栅极；采样放大器接收分别来自时钟信号输入差分放大器和第二个触发器中的交叉耦合锁存放大器输出信号，然后把输出信号输入到负载模块和第二个触发器的采样差分放大器；

3)第一个触发器的交叉耦合锁存放大步骤：配置一个交叉耦合锁存放大器对管22；交叉耦合锁存放大器接收来自时钟信号输入差分放大器输出信号，这个信号接入到交叉耦合锁存放大器的两个晶体管的源极；交叉耦合锁存放大器接收来自自己所处的触发器中的采样差分放大器的输出信号，即和采样差分放大器的输出接在一起，采样差分放大器的输出信号分别输入到交叉耦合锁存放大器的两个晶体管的栅极；交叉耦合锁存放大器接收分别来自时钟信号输入差分放大器和采样差分放大器输出信号，然后把输出信号输入到负载模块和第二个触发器的采样差分放大器；

4)第一个触发器的负载放大步骤：配置一个负载放大器23；负载放大器接收来自采样差分放大器或者交叉耦合锁存放大器的输出信号，将这个电流变化为电压信号输出到第二个触发器；也就是说，负载放大器在输入时钟为高电平情况下，与采样差分放大器组成完整的采样放大器，完成采样放大功能；在输入时钟为低电平情况下，与交叉耦合锁存放大器组成锁存放大器，完成信号锁存功能；

5)第二个触发器的采样差分放大步骤：配置采样差分放大器25；采样放大器接收来自时钟信号输入差分放大器输出信号，这个信号接入到采样差分放大器的两个晶体管的源极；采样放大器接收来自第一个触发器中的交叉耦合锁存放大器的输出信号，第一个触发器中的交叉耦合锁存放大器的输出信号输入到采样差分放大器的两个晶体管的栅极；采样放大器接收分别来自时钟信号输入差分放大器和第一个触发器中的交叉耦合锁存放大器输出信号，然后把输出信号输入到负载模块和第一个触发器的采样差分放大器；

6)第二个触发器的交叉耦合锁存放大步骤：配置一个交叉耦合锁存放大器26；交叉耦合锁存放大器接收来自时钟信号输入差分放大器输出信号，这个信号接入到交叉耦合锁存放大器的两个晶体管的源极；交叉耦合锁存放大器接收来自自己所处的触发器中的采样差分放大器的输出信号，即和采样差分放大器的输出接在一起，采样差分放大器的输出信号分别输入到交叉耦合锁存放大器的两个晶体管的栅极；交叉耦合锁存放大器接收分别来自时钟信号输入差分放大器和采样差分放大器输出信号，然后把输出信号输入到负载模块和第一个触发器的采样差分放大器；

7)第二个触发器的负载放大步骤：配置一个负载放大器27；负载放大器接收来自采样差分放大器或者交叉耦合锁存放大器的输出信号，将这个电流变化为电压信号，然后输出到第一个触发器；也就是说，负载放大器在输入时钟为高电平情况下，与采样差分放大器组成完整的采样放大器，完成采样放大功能；在输入时钟为低电平情况下，与交叉耦合锁存放大器组成锁存放大器，完成信号锁存功能。

第2实施实例

如图4给出的第2实施实例所涉及带钟控晶体管的预分频器组成框图所示，它是第一实施实例的变形，采用阻型器件代替MOS管。带钟控晶体管的预分频器包括第一触发器40和第二触发器40’，第一触发器40包括由M₃和M₄组成的采样差分对管41，由M₅和M₆组成的锁存交叉耦合对管42，由Z₁、Z₂和时钟控制管M_C1组成的负载模块43，以及由M1和M₂组成的时钟输入差分对管44。第二触发器40’包括由M₉和M₁₀组成的采样差分对管45，由M₁₁和M₁₂组成的锁存交叉耦合对管46，由Z₃、Z₄和时钟控制管M_C2组成的负载模块47，以及由M₇和M₈组成的时钟输入差分放大器48。Z₁～Z₄的阻型器件为电阻或电感或电阻与电感的组合器件，如果采用电感，不需要高Q值的电感。所有采样差分对管41和45、交叉耦合锁存对管42和46以及时钟输入差分对管44和48中的放大管为NMOS管，负载模块43和47中的时钟控制管M_C1和M_C2为PMOS管。M_P1～M_P4为为阻型器件Z1～Z4，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。

第3实施实例

如图5给出的第3实施实例所涉及带钟控晶体管的预分频器组成框图所示，它是第1实施实例的变形，采用PMOS管作为放大器的组件，而NMOS作为负载管和时钟控制管。带钟控晶体管的预分频器包括第一触发器50和第二触发器50’。第一触发器50包括由M₃和M₄组成的采样差分对51，由M₅和M₆组成的锁存交叉耦合对52，由M_N1，M_N2和时钟控制管M_C1组成的负载模块53，以及由M₁和M₂组成的时钟输入差分放大器54，。第二触发器50’包括由M₉和M₁₀组成的采样差分对55，和由M₁₁和M₁₂组成的锁存交叉耦合对56，由M_N3，M_N4和时钟控制管M_C2组成的负载模块57，以及由M₇和M₈组成的时钟输入差分放大器58。

第4实施实例

如图6给出的第4实施实例所涉及带钟控晶体管的预分频器组成框图所示，它是第3实施实例的变形，采用阻型器件代替作为负载的NMOS管。该带钟控晶体管的预分频器包括第一触发器60和第二触发器60’。第一触发器60包括由M₃和M₄组成的采样差分对61，和由M₅和M₆组成的锁存交叉耦合对62，由Z₁，Z₂和时钟控制管M_C1组成的负载模块63，以及由M₁和M₂组成的时钟输入差分放大器64；第二触发器60’包括由M₉和M₁₀组成的采样差分对65，和由M₁₁和M₁₂组成的锁存交叉耦合对66，由Z₃，Z₄和时钟控制管M_C2组成的负载模块67，以及由M₇和M₈组成的时钟输入差分放大器68；Z₁～Z₄的阻型器件可以是电阻，可以是电感，甚至可以是电阻与电感的组合；通常来说，如果是电感，不需要很高Q值的电感。

第5实施实例

如图7给出的第5实施实例所涉及带钟控晶体管的预分频器组成框图所示，它是第1实施实例的变形，采用NPN管作为放大器的组件，而PMOS作为负载管和时钟控制管。该带钟控晶体管的预分频器包括第一触发器70和第二触发器50’。第一触发器70包括由M₃和M₄组成的采样差分对71，和由M₅和M₆组成的锁存交叉耦合对72，由M_P1，M_P2和时钟控制管M_C1组成的负载模块73，以及由M₁和M₂组成的时钟输入差分放大器74；包括第二触发器50’包括由M₉和M₁₀组成的采样差分对75，和M₁₁和M₁₂组成的锁存交叉耦合对76，由M_P3，M_P4和时钟控制管M_C2组成的负载模块77，以及由M₇和M₈组成的时钟输入差分放大器78。

第6实施实例

如图8给出的第6实施实例所涉及带钟控晶体管的预分频器组成框图所示，它是第5实施实例的变形，采用阻型器件代替MOS管。该带钟控晶体管的预分频器包括第一触发器60和第二触发器60’。第一触发器60包括由M₃和M₄组成的采样差分对61，和由M₅和M₆组成的锁存交叉耦合对62，由Z₁，Z₂和时钟控制管MC1组成的负载模块63，以及由M₁和M₂组成的时钟输入差分放大器64；第二触发器60’包括由M₉和M₁₀组成的采样差分对65，和由M₁₁和M₁₂组成的锁存交叉耦合对66，由Z₃，Z₄和时钟控制管M_C2组成的负载模块67，以及由M₇和M₈组成的时钟输入差分放大器68；Z₁～Z₄的阻型器件可以是电阻，可以是电感，甚至可以是电阻与电感的组合；通常来说，如果是电感，不需要很高Q值的电感。

第7实施实例

如图9给出的第7实施实例所涉及带钟控晶体管的预分频器组成框图所示，它是第5实施实例的变形，采用PNP管作为放大器的组件，而NMOS作为负载管和时钟控制管。该带钟控晶体管的预分频器包括第一触发器90和第二触发器90’。第一触发器90包括由M₃和M₄组成的采样差分对91，和由M₅和M₆组成的锁存交叉耦合对92，由M_P1，M_P2和时钟控制管M_C1组成的负载模块93，以及由M₁和M₂组成的时钟输入差分放大器94；第二触发器90’包括由M₉和M₁₀组成的采样差分对95，和由M₁₁和M₁₂组成的锁存交叉耦合对96，由M_P3，M_P4和时钟控制管M_C2组成的负载模块97，以及由M₇和M₈组成的时钟输入差分放大器98。

第8实施实例

如图10给出的第8实施实例所涉及带钟控晶体管的预分频器组成框图所示，它是第7实施实例的变形，采用阻型器件代替MOS管。该带钟控晶体管的预分频器包括第一触发器100和第二触发器100’。第一触发器100包括由M₃和M₄组成的采样差分对101，和由M₅和M₆组成的锁存交叉耦合对102，由Z₁，Z₂和时钟控制管M_C1组成的负载模块103，以及由M₁和M₂组成的时钟输入差分放大器104；第二触发器100’包括由M₉和M₁₀组成的采样差分对105，和由M₁₁和M₁₂组成的锁存交叉耦合对106，由Z₃，Z₄和时钟控制管M_C2组成的负载模块107，以及由M₇和M₈组成的时钟输入差分放大器108；Z₁～Z₄的阻型器件可以是电阻，可以是电感，甚至可以是电阻与电感的组合；通常来说，如果是电感，不需要很高Q值的电感。

综上所述，根据第1-8实施实例，通过添加一个钟控晶体管连接两个输出端，采用反向时钟信号控制：在锁存阶段，电阻仍然保持大的阻值来提供足够的增益；在采样阶段，电阻减小，充放电时间减小，大大提高了转换速度，可以实现比传统触发器更高的工作的频率、更低的功耗，和更宽的工作范围，能够保持较高的灵敏度。本发明可以实现动态负载在采样时间期间减小负载电阻从而提高工作频率的优点，并解决了电路结构的动态负载的变化会引起电路静态偏置点改变的缺点。

本发明的保护范围并非局限于本发明描述的实施例。尽管已参考本发明的实施例详细地描述了本发明，但是权利要求所述的创新构思精神和范围不应限于说明书对本发明实施例的描述，本发明的保护范围也并不受到权利要求书中附图标记的限制，而在于每个新的特征或多个特征的组合。

Claims (10)

1.带钟控晶体管的预分频器，其特征在于：

(1)它由第一触发器和第二触发器组成，所述第一触发器的电路结构与第二触发器的电路结构完全相同，第一触发器的输出端QN和QP直接连接到第二触发器的输入端，第二触发器的输出端IN和IP交叉耦合到第一触发器的输入端；

(2)每个触发器包括采样差分对管、锁存交叉耦合对管、带时钟控制管的负载模块以及时钟信号输入差分对管；时钟控制管并接在触发器的输出端；时钟信号输入差分对管的二个输入端对应连接输入时钟信号CP、CN；第一触发器的时钟控制管的控制极连接输入时钟信号CN，第二触发器的时钟控制管的控制极连接输入时钟信号CP；每个触发器输出信号与其采样对管栅极所接入的输入信号的频率相同，都为输入的时钟信号频率的一半；

所述的每个触发器的采样差分对管(21)由M₃和M₄组成，M₃和M₄为FET场效应管，M₃的漏极和M₄的漏极分别连接到该触发器(20)的两个输出端，M₃的源极和M₄的源极连接在一起，连接到时钟输入差分对管(24)中M₁漏极；

所述的每个触发器的交叉耦合锁存对管(22)由M₅和M₆组成，M₅和M₆为FET场效应管，M₅的漏极和M₆的漏极分别连接到该触发器的两个输出端，M₅的源极和M₆的源极连接在一起，连接到时钟输入差分对管(24)中M₂的漏极；M₅的栅极和M₆的栅极分别交叉连接到该触发器的两个输出端；

所述的每个触发器的负载模块(23)由M_P1和M_P2及时钟控制管M_C组成，M_P1和M_P2及时钟控制管M_C为FET场效应管；M_P1的漏极和和M_P2的漏极分别连接到该触发器的两个输出端；M_P1的源极和和M_P2的源极相连接电源V_dd；M_P1的栅极和和M_P2的栅极相连接一偏置电位V_b；所述的每个触发器的负载模块(23)或由Z₁和Z₂及时钟控制管M_C组成，Z₁和Z₂为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件，时钟控制管M_C为FET场效应管；Z₁和Z₂的一端并联接电源V_dd，另一端连接时钟控制管M_C的漏极和源极的其中一极；时钟控制管M_C的漏极和源极分别连接到触发器两个输出端的其中一个端口，其栅极连接到一个时钟信号输入端口，第一触发器的时钟信号输入端口CN为正端，第二触发器的时钟信号输入端口CP为负端；

所述的每个触发器的时钟输入差分对管(24)由M₁和M₂组成，M₁和M₂为FET场效应管，M₁的漏极连接到采样差分对管(21)的M₃和M₄的源极，M₂的漏极连接到交叉耦合锁存对管(22)的M₅和M₆的源极；M₁和M₂的源极相连接到地或一个作为电流源I_S的FET场效应管的漏极上；M₁和M₂的栅极分别连接CP和CN，接收该触发器的输入时钟信号。

2.如权利要求1所述的带钟控晶体管的预分频器，其特征在于：在所述预分频器的每一个触发器的两个输出端上接入的一个钟控晶体管为采用反向时钟信号控制的钟控晶体管，通过钟控晶体管增加一个控制维度，调节时钟控制管M_C1和M_C2的尺寸，并优化调整M₃～M₆对管的尺寸，满足极高工作频率和较宽工作范围的要求，使钟控晶体管参与构成负载模块的动态负载在采样阶段呈低电阻，在锁存阶段呈高电阻，使得带钟控晶体管的预分频器为高速、低功耗的预分频器。

3.如权利要求1或2所述的带钟控晶体管的预分频器，它包括的第一触发器电路(30)与该第二触发器电路(30’)，其特征在于：

所有采样差分对管(31，35)和交叉耦合锁存对管(32，36)以及时钟输入差分对管(34，38)中的放大管为NMOS管；作为负载模块(33，38)的负载管MP₁～MP₄以及时钟控制管M_C1～M_C2为PMOS管。

4.如权利要求1或2所述的带钟控晶体管的预分频器，包括第一触发器电路(40)与该第二触发器电路(40’)，其特征在于：

所有采样差分对管(41，45)和交叉耦合锁存对管(42，46)，以及时钟输入差分对管(44，48)中的放大管为NMOS管；负载模块(43)由Z₁、Z₂和M_C1组成，负载模块(47)由Z₃、Z₄和M_C2组成，作为负载模块(43，47)的钟控晶体管M_C1、M_C2为PMOS管，Z₁～Z₄为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。

5.如权利要求1或2所述的带钟控晶体管的预分频器，包括第一触发器电路(50)与该第二触发器电路(50’)，其特征在于：

采样差分对管(51，55)和交叉耦合锁存对管(52，56)，以及时钟输入差分对管(54，58)中的放大管为PMOS管；负载模块(53)由M_N1、M_N2和M_C1组成，负载模块(57)由M_N3、M_N4和M_C2组成，作为负载模块(53，57)的晶体管M_N1～M_N4和钟控晶体管M_C1、M_C2为NMOS管。

6.如权利要求1或2所述的带钟控晶体管的预分频器，包括第一触发器电路(60)与该第二触发器电路(60’)，其特征在于：

所有采样差分对管(61，65)和交叉耦合锁存对管(62，66)，以及时钟输入差分对管(64，68)中的放大管为PMOS管；负载模块(63)由Z₁、Z₂和M_C1组成，负载模块(67)由Z₃、Z₄和M_C2组成，作为负载模块(63，67)的钟控晶体管M_C1、M_C2为NMOS管，Z₁～Z₄为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。

7.如权利要求1或2所述的带钟控晶体管的预分频器，包括第一触发器电路(70)与该第二触发器电路(70’)，其特征在于：

所有采样差分对管(71，75)和交叉耦合锁存对管(72，76)，以及时钟输入差分对管(74，78)中的放大管为NPN管；作为负载模块(73，77)的负载管MP₁～MP₄以及时钟控制管M_C1、M_C2为PMOS管。

8.如权利要求1或2所述的带钟控晶体管的预分频器，包括第一触发器电路(80)与该第二触发器电路(80’)，其特征在于：

所有采样差分对管(81，85)和交叉耦合锁存对管(82，86)，以及时钟输入差分对管(84，88)中的放大管为NPN管；负载模块(83)由Z₁、Z₂和M_C1组成，负载模块(87)由Z₃、Z₄和M_C2组成，作为负载模块(83，87)的钟控晶体管M_C1、M_C2为PMOS管，Z₁～Z₄为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。

9.如权利要求1或2所述的带钟控晶体管的预分频器，包括第一触发器电路(90)与该第二触发器电路(90’)，其特征在于：

所有采样差分对管(91，95)和交叉耦合锁存对管(92，96)，以及时钟输入差分对管(94，98)中的放大管为PNP管；负载模块(93)由M_N1、M_N2和M_C1组成，负载模块(97)由M_N3、M_N4和M_C2组成，作为负载模块(93，97)的晶体管M_N1～M_N4和钟控晶体管M_C1、M_C2为NMOS管。

10.如权利要求1或2所述的带钟控晶体管的预分频器，包括第一触发器电路(100)与该第二触发器电路(100’)，其特征在于：

所有采样差分对管(101，105)和交叉耦合锁存对管(102，106)，以及时钟输入差分对管(104，108)中的放大管为PNP管；负载模块(103)由Z₁、Z₂和M_C1组成，负载模块(107)由Z₃、Z₄和M_C2组成，作为负载模块(103，107)的晶体管Z₁～Z₄和钟控晶体管M_C1、M_C2为NMOS管，Z₁～Z₄为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件。

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