CN206077360U

CN206077360U - 信号增强源耦合逻辑分频器

Info

Publication number: CN206077360U
Application number: CN201621080565.6U
Authority: CN
Inventors: 于云丰; 黄伟; 潘文光; 肖时茂
Original assignee: WUXI ZHONGKE MICROELECTRONIC INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE Co Ltd
Current assignee: WUXI ZHONGKE MICROELECTRONIC INDUSTRIAL TECHNOLOGY RESEARCH INSTITUTE Co Ltd
Priority date: 2016-09-23
Filing date: 2016-09-23
Publication date: 2017-04-05
Anticipated expiration: 2026-09-23

Abstract

本实用新型涉及一种信号增强源耦合逻辑分频器，包括两个结构相同的第一触发器和第二触发器，在每个触发器的输入端及其互补输出端加入一个无源器件（可以是电阻，电容或者电感），主要目的是增加时钟输入的信号通路，以提高时钟输入差分放大器的增益，有效提高分频器工作频率；本实用新型所述的分频器比传统触发器具有更高的工作频率、更低的功耗，和更宽的工作范围，能够保持较高的灵敏度，可以广泛应用于移动电话、蓝牙产品、移动通信终端、手机电视等无线射频领域的频率合成器的锁相环以及相应的产品。

Description

信号增强源耦合逻辑分频器

技术领域

本实用新型涉及一种信号增强源耦合逻辑分频器，属于集成电路设计及信号处理技术领域。

背景技术

通信系统中高速分频器和VCO占据了绝大部分的功耗，降低它们的功耗已成为降低整个系统功耗的关键。分频器主要有三种类型：基于TSPC结构的分频器、基于源耦合触发器的分频器、锁定注入分频器。基于TSPC结构的分频器采用单相时钟技术，需要轨到轨(rail to rail)的输入信号，这需要大电流的缓冲级，并且不能提供正交信号，功耗较大。锁定注入分频器(Injection-locked Frequency Divider)虽然功耗较小，但其缺点是分频范围较小，而且构成中需要电感，芯片占用的面积大，工艺难度也较大。基于源耦合触发器的分频器功耗适中，分频范围较大，能够产生正交信号，缺点是随着工作频率的升高，其功耗增大较快。

据报导采用差分VCO与分频器的组合代替正交压控振荡器作为本振信号的产生器，有以下三个方面的优点：用分频器输出作为本振信号，可减小本振泄漏对射频前端电路如LNA、Mixer的影响。分频器输出的本振信号比正交VCO输出的本振信号的相噪低6dB。采用差分VCO和分频器组合的方案，减少了电感的数量，节省了芯片的面积。典型的基于源耦合触发器分频器由两个触发器输出交叉级联而成，触发器是分频器的基本单元。该分频器可以实现对输入信号的2分频。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种信号增强源耦合逻辑分频器，能够有效提高分频器的工作频率，功耗更低，能够保持较高的灵敏度。

按照本实用新型提供的技术方案，所述信号增强源耦合逻辑分频器，包括结构相同的第一触发器和第二触发器，其特征是：所述第一触发器的输出端QN、QP连接第二触发器的输入端，第二触发器的输出端IN和IP交叉耦合到第一触发器的输入端；

所述第一触发器包括第一采样差分放大器、第一锁存交叉耦合放大器、第一负载模块和第一时钟输入差分放大器，所述第二触发器包括第二采样差分放大器、第二锁存交叉耦合放大器、第二负载模块和第二时钟输入差分放大器；

所述第一采样差分放大器由晶体管M3和晶体管M4组成，第二采样差分放大器由晶体管M9和晶体管M10组成；所述第一锁存交叉耦合放大器由晶体管M5和晶体管M6组成，第二锁存交叉耦合放大器由晶体管M11和晶体管M12组成；所述第一负载模块由负载Z1和负载Z2组成，第二负载模块由负载Z3和负载Z4组成；所述第一时钟输入差分放大器由晶体管M1、晶体管M2以及电容C1和电容C2组成，第二时钟输入差分放大器由晶体管M7、晶体管M8以及电容C3和电容C4组成；

所述第一采样差分放大器的晶体管M3的漏极和晶体管M4的漏极分别连接第一触发器的两个输出端QN和QP，晶体管M3的源极和晶体管M4的源极连接在一起并连接到第一时钟输入差分放大器中晶体管M1的漏极；所述第一锁存交叉耦合放大器的晶体管M5的漏极和晶体管M6的漏极分别连接到第一触发器的两个输出端QN和QP，晶体管M5的源极和晶体管M6的源极连接在一起，并连接到第一时钟输入差分放大器中晶体管M2的漏极，晶体管M5的栅极和晶体管M6的栅极分别交叉连接到第一触发器的两个输出端QN和QP；所述第一负载模块的负载Z1和负载Z2的一端并联接电源Vdd，另一端连接到第一触发器的两个输端QN和QP；所述第一时钟输入差分放大器的晶体管M1的漏极连接电容C2的一端，晶体管M2的漏极连接电容C1的一端，晶体管M1的源极和晶体管M2的源极相连接到地或相连接到作为电流源Is的FET场效应管的漏极上，晶体管M1的栅极和电容C1的另一端连接输入时钟信号CP，晶体管M2的栅极与电容C2的另一端连接输入时钟信号CN，接收第一触发器的输入时钟信号；

所述第二采样差分放大器的晶体管M9的漏极和晶体管M10的漏极分别连接第二触发器的两个输出端IN和IP，晶体管M9的源极和晶体管M10的源极连接在一起并连接到第二时钟输入差分放大器中晶体管M7的漏极；所述第二锁存交叉耦合放大器的晶体管M11的漏极和晶体管M11的漏极分别连接到第二触发器的两个输出端IN和IP，晶体管M11的源极和晶体管M12的源极连接在一起，并连接到第二时钟输入差分放大器中晶体管M8的漏极，晶体管M11的栅极和晶体管M12的栅极分别交叉连接到第二触发器的两个输出端IN和IP；所述第二负载模块的负载Z3和负载Z4一端并联接电源Vdd，另一端连接到第二触发器的两个输出端IN和IP；所述第二时钟输入差分放大器的晶体管M7的漏极连接电容C4的一端，晶体管M8的漏极连接电容C3的一端，晶体管M7的源极和晶体管M8的源极相连接到地或相连接到作为电流源Is的FET场效应管的漏极上，晶体管M7的栅极和电容C3的另一端连接输入时钟信号CN，晶体管M8的栅极与电容C4的另一端连接输入时钟信号CP，接收第二触发器的输入时钟信号。

进一步的，所述晶体管M1～M12均为NMOS管；所述负载Z1～Z4为晶体管或阻型电器，阻型电器为电阻、电感或由电阻和电感组合的阻型器件。

进一步的，所述第一时钟输入差分放大器和第二时钟输入差分放大器中的电容C1～C4分别由电阻R1～R4代替。

进一步的，所述第一时钟输入差分放大器和第二时钟输入差分放大器中的电容C1～C4分别由电感L1～L4代替。

进一步的，所述晶体管M1～M12为FET场效应管。

本实用新型具有以下效果：

1、本实用新型所述的分频器在每个触发器的输入端及其互补输出端加入一个无源器件(可以是电阻，电容或者电感)，主要目的是增加时钟输入的信号通路，以提高时钟输入差分放大器的增益，有效提高分频器工作频率；

2、本实用新型所述的分频器比传统触发器具有更高的工作频率、更低的功耗，和更宽的工作范围，能够保持较高的灵敏度，可以广泛应用于移动电话、蓝牙产品、移动通信终端、手机电视等无线射频领域的频率合成器的锁相环以及相应的产品。

附图说明

图1为本实用新型实施例1的双触发器分频器的管级电路图。

10-第一触发器、10’-第二触发器、11-第一采样差分放大器、12-第一锁存交叉耦合放大器、13-第一负载模块、14-第一时钟输入差分放大器、15-第二采样差分放大器、16-第二锁存交叉耦合放大器、17-第二负载模块、18-第二时钟输入差分放大器。

图2为本实用新型实施例2的电路图。

图3为本实用新型实施例3的电路图。

具体实施方式

下面结合具体附图对本实用新型作进一步说明。

实施例1：

如图1所示，本实用新型所述信号增强源耦合逻辑分频器包括完全相同的第一触发器10和第二触发器10’；第一触发器10包括由晶体管M3和M4组成的第一采样差分放大器11、由晶体管M5和M6组成的第一锁存交叉耦合放大器12、由负载Z1和Z2组成的第一负载模块13、以及由晶体管M1、M2、电容C1、C2组成的第一时钟输入差分放大器14；第二触发器10’包括由晶体管M9和M10组成的第二采样差分放大器15、由晶体管M11和M12组成的第二锁存交叉耦合放大器16、由负载Z3和Z4组成的第二负载模块17、以及由晶体管M7和M8、电容C3和C4组成的第二时钟输入差分放大器18。图1中，晶体管M1～M12均是NMOS管；负载Z1～Z4可以是晶体管、也可以是为阻型器件，阻型器件为电阻或电感，或由电阻和电感组合的阻型器件；电容C1～C4为电容或者可等效的容性器件。

从前端VCO或其他模块送来的时钟信号CP、CN分别输入到第一触发器10的第一时钟输入差分放大器14和第二触发器10’的第二时钟输入差分放大器18的CP端和CN端。第一触发器10的第一采样差分放大器11的差分信号输入端为IP和IN，第一锁存交叉耦合放大器12的交叉耦合端为QP和QN。

当时钟信号CP端为低电平和CN端为高电平时，第一触发器10的晶体管M1截止，第一采样差分放大器11被置于不活跃状态；晶体管M2导通，第一时钟输入差分放大器14的晶体管M2漏极输出信号加到第一锁存交叉耦合放大器12的晶体管M5～M6源极输入端，使第一锁存交叉耦合放大器12处于活跃状态，电容C1和C2分别将CP和CN信号的相移信号传递到晶体管M2和M1的漏端，这时第一触发器10处于锁存阶段。同时，第二触发器10’的晶体管M8截止，第二锁存交叉耦合放大器16被置于不活跃状态；晶体管M7导通，第二时钟输入差分放大器18的晶体管M7漏极输出信号被加到第二采样差分放大器15的晶体管M9～M10源极输入端，第二采样差分放大器15被置于活跃状态，电容C3和C4分别将CN和CP信号的相移信号传递到晶体管M7和M8的漏端，这时第二触发器10’处于采样阶段。第一触发器10的第一锁存交叉耦合放大器12既接收来自第一时钟输入差分放大器14的输出信号，二个输出端又分别输入到第一锁存交叉耦合放大器12的晶体管M5和M6的栅极，又接收来自第一锁存交叉耦合放大器12的输出信号，第一锁存交叉耦合放大器12的二个输出端QN与QP和第一采样差分放大器11的二个输出端并接在一起，与第一触发器10内的第一负载模块13共同组成一个完整的交叉耦合锁存差分放大模块。

在时钟信号CP端的低电平期间完成第一触发器10的输出锁存功能。第一锁存交叉耦合放大器12把两路输出信号相应输入到第二触发器10’的第二采样差分放大器15的两路输入端，即两个晶体管M9和M10的栅极。第二触发器10’的第二采样差分放大器15的两个晶体管M9、M10的源极还接收来自第二时钟输入差分放大器18的输出信号。第二触发器10’的第二采样差分放大器15的晶体管M9和M10的漏极还分别接收来自第二锁存交叉耦合放大器36的输出信号，第二采样差分放大器15与第二负载模块17共同组成一个完整的差分放大器，把输出信号输入到第一触发器10的第一采样差分放大器11。

当时钟信号为高电平时，第一触发器10处于采样阶段，第一采样差分放大器11被置于活跃状态，第一锁存交叉耦合放大器12处于不活跃状态，第二触发器10’处于锁存阶段，第二采样差分放大器15被置于不活跃状态，第二锁存交叉耦合放大器16处于活跃状态；第一时钟输入差分放大器14输出信号到第一采样差分放大器11的源极输入端；第二时钟输入差分放大器18输出信号到第二锁存交叉耦合放大器16。

第二触发器10’的第二锁存交叉耦合放大器16接收来自第二时钟输入差分放大器18输出信号，这个信号接入到第二锁存交叉耦合放大器16的两个晶体管M11、M12的源极；第二锁存交叉耦合放大器16和第二采样差分放大器15的输出接在一起，输出分别输入到第二锁存交叉耦合放大器16的两个晶体管M11、M12的栅极；第二锁存交叉耦合放大器16接收来自第二时钟输入差分放大器18和本身的输出信号，然后与第二触发器10’内的第二负载模块17共同组成一个完整的交叉耦合锁存差分放大模块，在时钟的高电平期间完成第二触发器10’的输出锁存功能，把输出信号输入到第一触发器10的第一采样差分放大器11。

第一触发器10的第一采样差分放大器11接收来自第一时钟输入差分放大器14输出信号，这个信号接入到第一采样差分放大器11的两个晶体管M3、M4的源极；第一采样差分放大器11接收来自第二触发器10’中的第二锁存交叉耦合放大器16的输出信号，输入到第一采样差分放大器11的两个晶体管M3、M4的栅极；第一采样差分放大器11接收分别来自第一时钟输入差分放大器14和第二触发器10’中的第二锁存交叉耦合放大器16输出信号，然后与第一负载模块13共同组成一个完整的差分放大器，把输出信号输入到第二触发器10’的第二采样差分放大器15。

本实用新型所述信号增强源耦合逻辑分频器工作过程如下所示：

(1)时钟信号差分对放大：来自差分VCO或类似模块的时钟信号分为差分两路信号CP和CN，CP和CN分别接入到第一时钟输入差分放大器14的两个晶体管M1、M2的输入端、电容C1、C2的一端，以及第二时钟输入差分放大器18的两个晶体管M7和M8的输入端、电容C3和C4的一端；时钟信号CP和CN分别经第一时钟输入差分放大器14和第二时钟输入差分放大器18放大；

(2)第一触发器10的采样差分放大：第一采样差分放大器11接收来自第一时钟输入差分放大器14的晶体管M1的输出信号，这个信号接入到第一采样差分放大器11的两个晶体管M3和M4的源极；第一采样差分放大器11接收来自第二触发器10’中的第二锁存交叉耦合放大器16的输出信号，第二触发器10’中的第二锁存交叉耦合放大器16的输出信号输入到第一采样差分放大器11的两个晶体管M3、M4的栅极；第一采样差分放大器11接收分别来自第一时钟输入差分放大器14和第二触发器10’中的第二锁存交叉耦合放大器16输出信号，然后把输出信号输入到第一负载模块13和第二触发器10’的第二采样差分放大器15；

(3)第一触发器10的交叉耦合锁存放大步骤：配置第一锁存交叉耦合放大器12；第一锁存交叉耦合放大器12接收来自第一时钟输入差分放大器14输出信号，这个信号接入到第一锁存交叉耦合放大器12的两个晶体管M5、M6的源极；第一锁存交叉耦合放大器12接收来自第一触发器10中的第一采样差分放大器11的输出信号，即和第一采样差分放大器11的输出接在一起，第一采样差分放大器11的输出信号分别输入到第一锁存交叉耦合放大器12的两个晶体管M5、M6的栅极；第一锁存交叉耦合放大器12接收分别来自第一时钟输入差分放大器14和第一采样差分放大器11输出信号，然后把输出信号输入到第一负载模块13和第二触发器10’的第二采样差分放大器15；

(4)第一触发器10的负载放大步骤：配置第一负载模块13；第一负载模块13接收来自第一采样差分放大器11或者第一锁存交叉耦合放大器12的输出信号，将这个电流变化为电压信号输出到第二触发器10’；也就是说，第一负载模块13在输入时钟为高电平情况下，与第一采样差分放大器11组成完整的采样放大器，完成采样放大功能；在输入时钟为低电平情况下，与第一锁存交叉耦合放大器12组成锁存放大器，完成信号锁存功能；

(5)第二触发器10’的采样差分放大步骤：配置第二采样差分放大器15；第二采样差分放大器15接收来自第二时钟输入差分放大器18输出信号，这个信号接入到第二采样差分放大器15的两个晶体管M9、M10的源极；第二采样差分放大器15接收来自第一触发器10中的第一锁存交叉耦合放大器12的输出信号，第一触发器10中的第一锁存交叉耦合放大器12的输出信号输入到第二采样差分放大器15的两个晶体管M9、M10的栅极；第二采样差分放大器15接收分别来自第二时钟输入差分放大器18和第一触发器10中的第一锁存交叉耦合放大器12输出信号，然后把输出信号输入到第二负载模块17和第一触发器10的第一采样差分放大器11；

(6)第二触发器10’的交叉耦合锁存放大步骤：配置第二锁存交叉耦合放大器16；第二锁存交叉耦合放大器16接收来自第二时钟输入差分放大器18输出信号，这个信号接入到第二锁存交叉耦合放大器16的两个晶体管M11、M12的源极；第二锁存交叉耦合放大器16接收来自第二触发器10’中的第二采样差分放大器15的输出信号，即和第二采样差分放大器15的输出接在一起，第二采样差分放大器15的输出信号分别输入到第二锁存交叉耦合放大器16的两个晶体管M11、M12的栅极；第二锁存交叉耦合放大器16接收分别来自第二时钟输入差分放大器18和第二采样差分放大器15输出信号，然后把输出信号输入到第二负载模块17和第一触发器10的第一采样差分放大器11；

(7)第二触发器10’的负载放大步骤：配置第二负载模块17；第二负载模块17接收来自第二采样差分放大器15或者第二锁存交叉耦合放大器16的输出信号，将这个电流变化为电压信号，然后输出到第一触发器10；也就是说，第二负载模块17在输入时钟为高电平情况下，与第二采样差分放大器15组成完整的采样放大器，完成采样放大功能；在输入时钟为低电平情况下，与第二锁存交叉耦合放大器16组成锁存放大器，完成信号锁存功能。

实施例2：

如图2所示，本实施例所述信号增强源耦合逻辑分频器，包括第一触发器20和第二触发器20’，第一触发器20包括由晶体管M3和M4组成的第一采样差分放大器21、由晶体管M5和M6组成的第一锁存交叉耦合放大器22、由负载Z1和Z2组成的第一负载模块23、以及由晶体管M1、M2、电阻R1和R2组成的第一时钟输入差分放大器24，第二触发器20’包括由晶体管M9和M10组成的第二采样差分放大器25、由晶体管M11和M12组成的第二锁存交叉耦合放大器26、由负载Z3和Z4组成的第二负载模块27、以及由晶体管M7和M8、电阻R3和R4组成的第二时钟输入差分放大器28。Z1～Z4为晶体管、电阻或电感、或由电阻和电感组合的阻型器件。晶体管M1～M12为NMOS管。负载Z1～Z4为晶体管、电阻或电感、或由电阻和电感组合的阻型器件。R1～R4为电阻或者可等效的阻性器件。

实施例3：

如图3所示，本实施例所述信号增强源耦合逻辑分频器，包括第一触发器30和第二触发器30’；第一触发器30包括由晶体管M3和M4组成的第一采样差分放大器31、由晶体管M5和M6组成的第一锁存交叉耦合放大器32、由负载Z1和Z2组成的第一负载模块33、以及由晶体管M1和M2、电感L1和L2组成的第一时钟输入差分放大器34；第二触发器30’包括由晶体管M9和M10组成的第二采样差分放大器35、由晶体管M11和M12组成的第二锁存交叉耦合放大器36、由负载Z3和Z4组成的第二负载模块37、以及由晶体管M7和M8、电感L3和L4组成的第二时钟输入差分放大器38。Z1～Z4为晶体管、电阻或电感、或由电阻和电感组合的阻型器件；L1～L4为电感或者可等效的感性器件。

综上所述，根据实施例1～3，本实用新型所述信号增强源耦合逻辑分频器在每个触发器的输入端及其互补输出端加入一个无源器件(可以是电阻，电容或者电感)，可以有效提高分频器工作频率。

本实用新型的原理如下：根据发明专利ZL200910100066《带钟控晶体管的分频器》和实用新型专利ZL201420281467《一种新型低电压分频器》，源耦合触发器的速度决定于采样电路的速度，所以在分析工作于采样状态时的触发器，只需分析其小信号等效电路的半边电路。小信号模型的传输函数A_V1用下式表示：

G_L＝g_ds3+g_ds5 (1)；

式中，g_m3为采样对管M3、M4的跨导，g_m5为锁存对管M5、M6的跨导，GL为采样管的沟道跨导与锁存对管的沟道电导之和，R为作为负载电阻的MP1、MP2的直流等效电阻，CL是输出节点总寄生电容以及负载电容之和。

当(1)式小信号传输函数的增益为1，触发器输出节点最高工作频率

从(2)式中明显可见，如果用锁存对管M5、M6组成的负阻结构产生的负跨导g_m5来抵销采样管对管的沟道跨导与锁存对管的沟道电导GL以及负载电阻R的电导，可以提高触发器输出节点工作频率。如果完全抵消，(2)式中分子中第二项恰好为0。

在传统的源耦合触发器中，由于采样管和锁存管采用相同的尺寸，所以g_m3,max和负跨导g_m5,max相等，使触发器的最高工作频率受到限制。为了提高工作频率，通常减小锁存管M5、M6的尺寸，但是M5、M6的尺寸的减小会影响锁存状态下电路的工作性能，并且随着M5、M6尺寸的减小，触发器的最低工作频率逐渐提高而压缩了触发器的工作范围。所以在实际当中，(2)式中分子中第二项不会为0，传统源耦合逻辑触发器实际最大工作频率小于根据(2)式计算出的最大值。

以上推导均忽略了源耦合逻辑工作频率的另一个重要影响因素——时钟输入差分放大器对触发器工作频率的影响。因为在通信系统中考虑功耗的限制，锁相环给预分频提供的输入时钟不可能完全轨到轨(Rail to Rail)信号，那么时钟输入差分放大器也就不能提供最高的输入增益，那么时钟输入差分放大器的放大倍数将会影响f_max。

本实用新型通过在每个触发器的输入端及其互补输出端加入一个无源器件(可以是电阻，电容或者电感)，增加一条信号通路，那么时钟输入差分放大器能提供的增益为：

A_V2＝-(1+α)g_m1R' (3)；

α为本专利增加的信号通路带来的增益倍增因子。

如果忽略(4)中分子第二项的影响，信号增强型触发器比传统源耦合逻辑触发器提高工作频率α倍。

Claims

1.一种信号增强源耦合逻辑分频器，包括结构相同的第一触发器和第二触发器，其特征是：所述第一触发器的输出端QN、QP连接第二触发器的输入端，第二触发器的输出端IN和IP交叉耦合到第一触发器的输入端；

2.如权利要求1所述的信号增强源耦合逻辑分频器，其特征是：所述晶体管M1～M12均为NMOS管；所述负载Z1～Z4为晶体管或阻型电器，阻型电器为电阻、电感或由电阻和电感组合的阻型器件。

3.如权利要求1所述的信号增强源耦合逻辑分频器，其特征是：所述第一时钟输入差分放大器和第二时钟输入差分放大器中的电容C1～C4分别由电阻R1～R4代替。

4.如权利要求1所述的信号增强源耦合逻辑分频器，其特征是：所述第一时钟输入差分放大器和第二时钟输入差分放大器中的电容C1～C4分别由电感L1～L4代替。

5.如权利要求1所述的信号增强源耦合逻辑分频器，其特征是：所述晶体管M1～M12为FET场效应管。