CN108599757A - 锁存器、基于电流模逻辑的二分频器电路以及分频器 - Google Patents

Abstract

本发明公开了一种锁存器、基于电流模逻辑的二分频器电路以及分频器，锁存器包括第一、第二逻辑单元和控制单元，第一逻辑单元包括第一输入端、第二输入端、第一输出端、第二输出端和时钟信号正输入端，第二逻辑单元包括第三输入端、第四输入端、第三输出端、第四输出端和时钟信号负输入端，第一输出端与第三输入端和第四输出端耦接，第二输出端与第三输出端和第四输入端耦接；控制单元耦接于第一逻辑单元与电源之间，以及第二逻辑单元与电源之间，通过电阻调节控制电源与地线之间的电流通路。本发明提供了一种输出端电阻值可控的锁存器，基于该锁存器实现的分频器能够消除现有分频器分频范围窄的问题，很大程度上提高分频器的分频范围。

Description

锁存器、基于电流模逻辑的二分频器电路以及分频器

技术领域

本发明涉及射频与毫米波集成电路设计技术领域，尤其涉及一种锁存器、基于电流模逻辑的二分频器电路以及分频器。

背景技术

随着电路设计频率的不断提高，毫米波电路设计已经成为电路工程师争相角逐的新方向。毫米波频率范围为26.5～300GHz，带宽高达273.5GHz。超过从直流到微波全部带宽的10倍。即使考虑大气吸收，在大气中传播时只能使用四个主要窗口，但这四个窗口的总带宽也可达135GHz，为微波以下各波段带宽之和的5倍。这在频率资源紧张的今天无疑极具吸引力。与激光相比，毫米波的传播受气候的影响要小得多，可以认为具有全天候特性。和微波相比，毫米波元器件的尺寸要小得多。因此毫米波系统更容易小型化。由于上述原因，导致毫米波的芯片应用设计得到了学术领域和工业界的关注。

工作在毫米波波段的收发机系统，需要将高频分频到低频再传送给基带。就现有的技术而言，对于5～40GHz的分频，主要采用流模逻辑二分频器电路实现。

在实现本发明过程中发明人发现现有锁存器电路中的电阻值固定，采用现有锁存器构成的电流模逻辑二分频器电路进行分频时至少存在以下缺陷：虽然现有的电流模逻辑二分频器电路的分频范围相对来说比较宽，但是依然无法满足宽带分频的要求，而且要覆盖各个工艺角，因此现有技术已经难以满足当前毫米波电路设计的分频需求。

发明内容

鉴于上述问题，本发明实施例提出了一种锁存器、基于电流模逻辑的二分频器电路以及分频器，本实施例提供了一种输出端电阻值可控的锁存器，基于该锁存器实现的分频器能够消除现有分频器分频范围窄的问题，很大程度上提高分频器的分频范围。

本发明实施例提供了一种锁存器，所述锁存器包括耦接于电源和地线之间的第一逻辑单元、与所述第一逻辑单元结构对称的第二逻辑单元以及控制单元，其中：

所述第一逻辑单元包括第一输入端、第二输入端、第一输出端、第二输出端和时钟信号正输入端，所述第二逻辑单元包括第三输入端、第四输入端、第三输出端、第四输出端和时钟信号负输入端，所述第一输出端分别与所述第三输入端和第四输出端耦接，所述第二输出端分别与所述第三输出端和第四输入端耦接；

所述控制单元，分别耦接于所述第一逻辑单元与所述电源之间，以及所述第二逻辑单元与所述电源之间，用于通过电阻调节控制所述电源与地线之间的电流通路。

优选地，所述第一控制单元包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一电阻、第二电阻、第三电阻以及第四电阻，其中，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管和所述第四PMOS晶体管的源端分别与所述电源耦接，所述第一PMOS晶体管和所述第二PMOS晶体管的栅端作为锁存器的第一控制端VC1，用于输入第一控制信号，所述第三PMOS晶体管和所述第四PMOS晶体管的栅端作为锁存器的第二控制端VC2，用于输入第二控制信号，所述第一电阻的一端和所述第一PMOS晶体管的漏端相连，另一端和所述第一输出端相连，所述第二电阻的一端和所述第三PMOS晶体管的漏端相连，另一端和所述第一输出端相连，所述第三电阻的一端和所述第二PMOS晶体管的漏端相连，另一端和所述第二输出端相连，所述第四电阻的一端和所述第四PMOS晶体管的漏端相连，另一端和所述第二输出端相连。

优选地，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管和所述第四PMOS晶体管具有相等的宽长比。

优选地，所述第一逻辑单元包括第一NMOS晶体管、第二NMOS晶体管以及第三NMOS晶体管；所述第二逻辑单元包括第四NMOS晶体管、第五NMOS晶体管以及第六NMOS晶体管；

所述第一NMOS晶体管的漏端与所述第一输出端耦接，所述第二NMOS晶体管的漏端与所述第二输出端耦接，所述第四NMOS晶体管的漏端与所述第四输出端耦接，所述第五NMOS晶体管的漏端与所述第三输出端耦接，所述第一NMOS晶体管的栅端与所述第一输入端耦接，所述第二NMOS晶体管的栅端与所述第二输入端耦接，第一NMOS晶体管的源端和所述第二NMOS晶体管的源端分别与所述第三NMOS晶体管的漏端耦接，所述第三NMOS晶体管的栅端与所述时钟信号正输入端耦接，所述第三NMOS晶体管的源端与地线耦接，所述第四NMOS晶体管的栅端与所述第四输入端耦接，所述第五NMOS晶体管的栅端与所述第三输入端耦接，所述第四NMOS晶体管的栅端和所述第五NMOS晶体管的漏端耦接，所述第五NMOS晶体管的栅端和所述第四NMOS晶体管的漏端耦接，所述第四NMOS晶体管的源端和所述第五NMOS晶体管的源端分别与所述第六NMOS晶体管的漏端耦接，所述第六NMOS晶体管的栅端与所述时钟信号负输入端耦接，所述第六NMOS晶体管的源端与地线耦接。

优选地，所述第一NMOS晶体管和所述第二NMOS晶体管具有相等的宽长比，所述第四NMOS晶体管和所述第五NMOS晶体管具有相等的宽长比，所述第三NMOS晶体管和所述第六NMOS晶体管具有相等的宽长比。

本发明实施例还提供了一种基于电流模逻辑的二分频器电路，所述基于电流模逻辑的二分频器电路包括第一锁存器和第二锁存器，所述第一锁存器和所述第二锁存器均为如上实施例所述的分频器；

第一锁存器的第二输出端和第二锁存器的第一输入端相连，第一锁存器的第一输出端和第二锁存器的第二输入端相连，第二锁存器的第二输出端和第一锁存器的第二输入端相连，第二锁存器的第一输出端和第一锁存器的第一输入端相连，第一锁存器的时钟信号正输入端和第二锁存器的时钟信号负输入端相连，第一锁存器的时钟信号负输入端和第二锁存器的时钟信号正输入端相连，所述第一锁存器与所述第二锁存器的控制单元相连；

所述第一锁存器的时钟信号正输入端用于输入正时钟信号，所述第一锁存器的时钟信号负输入端用于输入负时钟信号，所述第一锁存器的控制单元用于接收控制信号，所述第二锁存器的第二输出端为分频器电路的正输出端，所述第二锁存器的第一输出端为分频器电路的负输出端。

本发明实施例还提供了一种分频器，级联N个如上实施例所述的基于电流模逻辑的二分频器电路，形成2N分频器；

其中，N为自然数。

本发明实施例提供的锁存器，可通过控制单元控制输出端电阻值，进而控制电流通路的输出电流，提供一种输出可控的锁存器。进一步地，基于该锁存器实现的基于电流模逻辑的二分频器电路，通过采用开关电阻，实现对分频器的自谐振频率调节，消除了现有分频器分频范围窄的问题，相比于传统的电流模逻辑分频器结构，能够很大程度上提高分频器的分频范围，有效地提高收发机的性能。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1是本发明实施例提供的一种锁存器的结构框图；

图2是本发明实施例提供的一种锁存器的具体电路结构图；

图3是本发明实施例提供的基于电流模逻辑的二分频器电路结构图；

图4是采用本发明实施例提供的电流模逻辑的二分频器电路的分频灵敏度曲线示意图；

图5是采用现有锁存器构成的二分频器电路的分频灵敏度曲线示意图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非被特定定义，否则不会用理想化或过于正式的含义来解释。

图1是本发明实施例提供的一种锁存器的结构框图。如图1所示，本发明实施例提供的锁存器，包括第一逻辑单元101、第二逻辑单元102、控制单元103，其中：

第一逻辑单元101和第二逻辑单元102耦接于电源VDD和地线之间，且二者电路结构对称。

第一逻辑单元101包括第一输入端D、第二输入端DB、第一输出端QB、第二输出端Q和时钟信号正输入端CK，第二逻辑单元102包括第三输入端、第四输入端、第三输出端、第四输出端和时钟信号负输入端CKN。其中，第一输出端QB分别与第三输入端和第四输出端耦接，第二输出端分别与第三输出端和第四输入端耦接；

控制单元103，分别耦接于第一逻辑单元101与所述电源VDD之间，以及第二逻辑单元102与电源VDD之间，用于通过电阻调节控制所述电源VDD与地线之间的电流通路，实现对输出电流的控制。

图2是本发明实施例提供的一种锁存器的具体电路结构图。如图2所示，第一控制单元103包括第一PMOS晶体管MP1、第二PMOS晶体管MP2、第三PMOS晶体管MP3、第四PMOS晶体管MP4、第一电阻R1、第二电阻R2、第三电阻R3以及第四电阻R4，其中：

MP1、MP2、MP3和MP4的源端分别与所述电源VDD耦接，MP1和MP2的栅端连在一起作为锁存器的第一控制端VC1，用于输入第一控制信号，MP3和MP4的栅端连在一起作为锁存器的第二控制端VC2，用于输入第二控制信号，所述R1的一端和MP1的漏端相连，另一端和所述第一输出端QB相连，所述R2的一端和所述MP3的漏端相连，另一端和所述第一输出端QB相连，所述R3的一端和所述MP2的漏端相连，另一端和所述第二输出端Q相连，所述R4的一端和所述MP4的漏端相连，另一端和所述第二输出端Q相连。

优选地，所述MP1、所述MP2、所述MP3和所述MP4性能相同，具有相等的宽长比。

如图2所示，第一逻辑单元101包括第一NMOS晶体管MN1、第二NMOS晶体管MN2以及第三NMOS晶体管MN3。

第二逻辑单元102包括第四NMOS晶体管MN4、第五NMOS晶体管MN5以及第六NMOS晶体管MN6。

其中，MN1的漏端与所述第一输出端QB耦接；

MN2的漏端与所述第二输出端Q耦接；

MN4的漏端与所述第四输出端耦接，第四输出端与第一输出端QB耦接，也即MN4的漏端与第一输出端QB耦接；

MN5的漏端与所述第三输出端耦接，第三输出端与第二输出端Q耦接，也即MN5的漏端与第二输出端Q耦接；

MN1的栅端与所述第一输入端D耦接；

MN2的栅端与所述第二输入端DB耦接；

MN4的栅端与所述第四输入端耦接，第四输入端与第二输出端Q耦接，也即MN4的栅端与第二输出端Q耦接；

MN5的栅端与所述第三输入端耦接，第三输入端与第一输出端QB耦接，也即MN5的栅端与第一输出端QB耦接。

具体的，所述MN2的漏端和MN5的漏端相连，MN1的漏端和MN4的漏端相连，MN1的源端和MN2的源端分别与MN3的漏端耦接，MN3的栅端与所述时钟信号正输入端CK耦接，MN3的源端与地线耦接，MN4的栅端和MN5的漏端耦接，MN5的栅端和MN4的漏端耦接，所述MN4的源端和MN5的源端分别与MN6的漏端耦接，MN6的栅端与时钟信号负输入端CKN耦接，MN6的源端与地线耦接。

优选地，MN1、MN2性能相同，具有相等的宽长比；MN4、MN5性能相同，具有相等的宽长比；MN3和MN6性能相同，具有相等的宽长比。

图3是本发明实施例提供的基于电流模逻辑的二分频器电路结构图。如图3所示，本发明实施例提供的基于电流模逻辑的二分频器电路，包括第一锁存器D1和第二锁存器D2，所述第一锁存器D1和所述第二锁存器D2均为如上实施例所述的分频器.

第一锁存器D1的第二输出端Q和第二锁存器D2的第一输入端D相连，第一锁存器D1的第一输出端QB和第二锁存器D2的第二输入端DB相连，第二锁存器D2的第二输出端Q和第一锁存器D1的第二输入端DB相连，第二锁存器D2的第一输出端QB和第一锁存器D1的第一输入端D相连，第一锁存器D1的时钟信号正输入端CK和第二锁存器D2的时钟信号负输入端CKN相连，第一锁存器D1的时钟信号负输入端CKN和第二锁存器D2的时钟信号正输入端CK相连，所述第一锁存器D1与所述第二锁存器D2的控制单元相连。具体的，第一锁存器D1的VC1和第二锁存器D2的VC1相连，第一锁存器D1的VC2和第二锁存器D2的VC2相连。

所述第一锁存器D1的时钟信号正输入端CK用于输入二分频器电路的正时钟信号，所述第一锁存器D1的时钟信号负输入端CKN用于输入二分频器电路的负时钟信号，所述第一锁存器D1的控制单元用于接收控制信号，所述第二锁存器D2的第二输出端QB和第一输出端Q作为分频器电路的输出端。本发明实施例提供的采用开关电阻的电流模逻辑二分频器电流可以调节电路的自谐振频率，提高分频器的分频范围。

本发明实施例提供的基于电流模逻辑的二分频器电路，通过采用开关电阻，实现对分频器的自谐振频率调节，消除了现有分频器分频范围窄的问题，相比于传统的电流模逻辑分频器结构，能够很大程度上提高分频器的分频范围，有效地提高收发机的性能。

为了验证本发明提出的采用开关电阻的电流模逻辑二分频器电路的正确性和实效性，本实施例采用65nm CMOS工艺针对工作在10～40GHz附近的频率进行分频，和采用现有阻值固定的锁存器构成的二分频器结构进行了对比仿真验证。

本实施例中各个元件的参数通过表1列出：

元件的参数表表1

以上实施例中的注入锁定分频器的分频灵敏度曲线仿真结果分别如图4、图5所示。从图4、图5的对比结果来看，在相同的供电电压不引入额外的功耗的情况下，本实施例提出的二分频器电路可以实现从11到33GHz的范围内分频。而传统的二分频器结构仅可以实现从15GHz到33GHz的范围内分频。可见，相比于传统的结构，本发明可以在不引入额外功耗的情况下，将分频器的分频范围提高22％。以上实施例验证了本发明的正确性和实效性。

需要说明的是，以上所述仅为本发明在具体CMOS工艺下与具体毫米波波段下电流模逻辑分频器的验证实例而已，并非用于限定本发明的保护范围。

本发明实施例的技术特点及有益效果：

1、利用开关管控制电阻值，从而可以调节分频器的自谐振频率。

2、每次都只有一个控制端的晶体管导通，不会增加额外的功耗。

3、相比于传统的电流模逻辑分频器结构，可以将分频范围提高22％。

此外，本发明实施例还提供了一种分频器，通过级联N个如上实施例所述的基于电流模逻辑的二分频器电路，形成2N分频器；

其中，N为自然数。

可理解的，通过级联N个如上实施例所述的基于电流模逻辑的二分频器电路形成的2N分频器，同样具有上述有益效果。

本领域的技术人员能够理解，尽管在此的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在下面的权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (7)

1.一种锁存器，其特征在于，所述锁存器包括耦接于电源和地线之间的第一逻辑单元、与所述第一逻辑单元结构对称的第二逻辑单元以及控制单元，其中：

所述第一逻辑单元包括第一输入端、第二输入端、第一输出端、第二输出端和时钟信号正输入端，所述第二逻辑单元包括第三输入端、第四输入端、第三输出端、第四输出端和时钟信号负输入端，所述第一输出端分别与所述第三输入端和第四输出端耦接，所述第二输出端分别与所述第三输出端和第四输入端耦接；

所述控制单元，分别耦接于所述第一逻辑单元与所述电源之间，以及所述第二逻辑单元与所述电源之间，用于通过电阻调节控制所述电源与地线之间的电流通路。

2.根据权利要求1所述的锁存器，其特征在于，所述第一控制单元包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一电阻、第二电阻、第三电阻以及第四电阻，其中，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管和所述第四PMOS晶体管的源端分别与所述电源耦接，所述第一PMOS晶体管和所述第二PMOS晶体管的栅端作为锁存器的第一控制端VC1，用于输入第一控制信号，所述第三PMOS晶体管和所述第四PMOS晶体管的栅端作为锁存器的第二控制端VC2，用于输入第二控制信号，所述第一电阻的一端和所述第一PMOS晶体管的漏端相连，另一端和所述第一输出端相连，所述第二电阻的一端和所述第三PMOS晶体管的漏端相连，另一端和所述第一输出端相连，所述第三电阻的一端和所述第二PMOS晶体管的漏端相连，另一端和所述第二输出端相连，所述第四电阻的一端和所述第四PMOS晶体管的漏端相连，另一端和所述第二输出端相连。

3.根据权利要求2所述的锁存器，其特征在于，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管和所述第四PMOS晶体管具有相等的宽长比。

4.根据权利要求1或2所述的锁存器，其特征在于，所述第一逻辑单元包括第一NMOS晶体管、第二NMOS晶体管以及第三NMOS晶体管；所述第二逻辑单元包括第四NMOS晶体管、第五NMOS晶体管以及第六NMOS晶体管；

所述第一NMOS晶体管的漏端与所述第一输出端耦接，所述第二NMOS晶体管的漏端与所述第二输出端耦接，所述第四NMOS晶体管的漏端与所述第四输出端耦接，所述第五NMOS晶体管的漏端与所述第三输出端耦接，所述第一NMOS晶体管的栅端与所述第一输入端耦接，所述第二NMOS晶体管的栅端与所述第二输入端耦接，第一NMOS晶体管的源端和所述第二NMOS晶体管的源端分别与所述第三NMOS晶体管的漏端耦接，所述第三NMOS晶体管的栅端与所述时钟信号正输入端耦接，所述第三NMOS晶体管的源端与地线耦接，所述第四NMOS晶体管的栅端与所述第四输入端耦接，所述第五NMOS晶体管的栅端与所述第三输入端耦接，所述第四NMOS晶体管的栅端和所述第五NMOS晶体管的漏端耦接，所述第五NMOS晶体管的栅端和所述第四NMOS晶体管的漏端耦接，所述第四NMOS晶体管的源端和所述第五NMOS晶体管的源端分别与所述第六NMOS晶体管的漏端耦接，所述第六NMOS晶体管的栅端与所述时钟信号负输入端耦接，所述第六NMOS晶体管的源端与地线耦接。

5.根据权利要求4所述的锁存器，其特征在于，所述第一NMOS晶体管和所述第二NMOS晶体管具有相等的宽长比，所述第四NMOS晶体管和所述第五NMOS晶体管具有相等的宽长比，所述第三NMOS晶体管和所述第六NMOS晶体管具有相等的宽长比。

6.一种基于电流模逻辑的二分频器电路，其特征在于，所述基于电流模逻辑的二分频器电路包括第一锁存器和第二锁存器，所述第一锁存器和所述第二锁存器均为如权利要求1-3任一项所述的分频器；

第一锁存器的第二输出端和第二锁存器的第一输入端相连，第一锁存器的第一输出端和第二锁存器的第二输入端相连，第二锁存器的第二输出端和第一锁存器的第二输入端相连，第二锁存器的第一输出端和第一锁存器的第一输入端相连，第一锁存器的时钟信号正输入端和第二锁存器的时钟信号负输入端相连，第一锁存器的时钟信号负输入端和第二锁存器的时钟信号正输入端相连，所述第一锁存器与所述第二锁存器的控制单元相连；

所述第一锁存器的时钟信号正输入端用于输入正时钟信号，所述第一锁存器的时钟信号负输入端用于输入负时钟信号，所述第一锁存器的控制单元用于接收控制信号，所述第二锁存器的第二输出端为分频器电路的正输出端，所述第二锁存器的第一输出端为分频器电路的负输出端。

7.一种分频器，其特征在于，级联N个如权利要求6所述的基于电流模逻辑的二分频器电路，形成2N分频器；

其中，N为自然数。