CN101873134A - 一种具有高谐波抑制特性的正交输入五分频器 - Google Patents

Abstract

本发明属于射频无线接收机集成电路技术领域，具体为一种具有较高谐波抑制特性的正交输入五分频器。本发明在混频器中使用源级负反馈技术，以提高混频器输出信号的线性度；在第二级除法器中使用负载分割技术，以增加第二级除法器处理的频率范围；将正交输入正交输出分频器应用于传统的密勒出发器中，显著改善了五分频除法器的谐波抑制特性。本发明在不提高整个分频器功耗的前提下，提高了输出信号正交跟随特性。

Description

一种具有高谐波抑制特性的正交输入五分频器

技术领域

本发明属于射频无线接收机集成电路技术领域，具体涉及一种应用于无线接收机集成电路中的正交输入五分频器的设计，可实现对高频信号的五分频，具有较高的三次谐波抑制作用。

背景技术

随着现代信息技术的发展，对无线通信技术的高数据率和大的带宽要求越来越强烈，这促使人们不断去开发更高的频带资源和研究超高频的无线通信技术。与此同时，在现代集成电路向系统芯片方向发展的必然趋势下，低功耗设计已成为各种通信系统对电路设计的必然要求。随着系统性能要求的不断提高，对分频器的谐波抑制效果要求也在不断提高。在这种背景下，对高频低功耗，具有谐波抑制效果的分频器研究与设计无疑有着重要的意义。正交输入输出二分频器利用米勒(Miller)除法器的原理，通过将输出信号反馈到单边带混频器，完成对输入信号的二分频。并且正交输入输出分频器具有非常好的三次谐波抑制效果。正交输入输出分频器比较稳定，对工艺偏差及温度偏差不敏感。然而，正交输入正交输出分频器的缺点在于它的工作频率范围有限。

发明内容

针对当前奇数分频(三或五分频)分频器输出信号三次谐波低的缺点，本发明的目的是提出一种能在较小的功耗下实现较高的奇次谐波抑制的正交输入五分频器，从而实现该结构分频器在频率综合器系统中的实际应用。

本发明提出的正交输入五分频器，其电路结构如图1所示，该正交输入五分频器包括以下三个子电路：高线性度的混频器，负载分割的二分频器和正交输入正交输出的二分频器。输入信号进入所述混频器的开关级，与从跨导级输入的输出信号混频，被负载分割的二分频器和正交输入正交输出的二分频器分频后输出，完成五分频功能。

本发明中，高线性度混频器如图2所示，其电路结构如下：单端电感L1和L2的一端连接到电源VDD，单端电感L1和L2的另一端分别连接到输出端VOUTP和VOUTN。输出端VOUTP连接到NMOS管M15，M17，M19和M21的漏端，输出端VOUTN连接到NMOS管M14，M16，M18和M20的漏端。NMOS管M14和M17的源端分别连接到NMOS管M6和M7的漏端。NMOS管M15和M16的源端分别连接到NMOS管M10和M11的漏端。NMOS管M18和M21的源端分别连接到NMOS管M8和M9的漏端。NMOS管M19和M20的源端连接到NMOS管M12和M13的漏端。为了提高输出信号的线性度，NMOS管M14和M17的源端间通过电阻R6连接，NMOS管M15和M16的源端间通过电阻R5连接，NMOS管M19和M20的源端间通过电阻R7连接，NMOS管M18和M21的源端间通过电阻R8连接。NMOS管M6和M7的源端连接到电阻R1的一端，电阻R1的另一端连接到NMOS管M2的漏端，NMOS管M8和M9的源端连接到电阻R4的一端，电阻R4的另一端连接到NMOS晶体管M5的漏端。NMOS晶体管M10和M11的源端连接到电阻R2的一端，电阻R2的另一端连接到NMOS晶体管M3的漏端。NMOS晶体管M12和M13的源端连接到电阻R3的一端，电阻R3的另一端连接到NMOS晶体管M4的漏端。NMOS晶体管M2-M5的源端接到地VSS，NMOS晶体管M2-M5的栅端与NMOS晶体管M1的栅端连接到一起，NMOS晶体管M1的栅端与漏端连接到一起组成电流源，外灌电流信号由NMOS晶体管M1的漏端注入。调谐电路部分，权重为1∶2的两个单位电容分别串连由数字控制信号D1和D2控制的NMOS开关管，开关管源级接地，漏级接电容C1-C4的一端，电容C1-C4的另一端则直接连接到振荡器的输出端VOUTN和VOUTP作为其负载。信号注入部分，输入信号IN1I的正端从NMOS晶体管M14和M15栅端注入到振荡器的谐振腔，输入信号IN1I的负端从NMOS晶体管M16和M17栅端注入到谐振器的谐振腔，输入信号IN1Q的正端从NMOS晶体管M20和M21栅端注入到谐振器的谐振腔，输入信号IN1Q的负端从NMOS晶体管M18和M19栅端注入到谐振器的谐振腔，输入信号IN2I的正端从NMOS晶体管M10和M11栅端注入到跨导级，输入信号IN2I的负端从NMOS晶体管M6和M7栅端注入到跨导级，输入信号IN2Q的正端从NMOS晶体管M8和M9的栅端注入到跨导级，输入信号IN2Q的负端从NMOS晶体管M12和M13的栅端注入到跨导级。

电阻分割二分频器如图3所示，其电路结构如下：NMOS晶体管M13-M24的漏端连接到电源VDD，NMOS晶体管M13-M24的另一端分别连接到电阻R1-R12的一端，其中，电阻R1-R3的另一端串连到电阻R13的一端，电阻R4-R6的另一端串联到电阻R14的一端，电阻R7-R9的另一端串联到电阻R15的一端，电阻R10-R12的另一端串联到电阻R16的一端；电阻R13-R16的另一端分别对应连接到输出段OUTIP，OUTIN，OUTQP，OUTQN。PMOS晶体管M15，M16，M21和M22的栅端接地，PMOS晶体管M13，M17，M20和M23的栅端接控制信号CR1，PMOS晶体管M14，M18，M19，M24的栅端连接到控制信号CR2，组成数控电阻阵列，通过电阻并联的方式，调节输出电阻的大小。输出信号OUTIP连接到NMOS晶体管M5，M8的漏端和M7，M9的栅端。输出信号OUTIN连接到NMOS晶体管M6，M7的漏端和M8，M10的栅端，输出信号OUTQP连接到NMOS晶体管M9，M12的漏端和M6，M11的栅端，输出信号OUTQN连接到NMOS晶体管M10，M11的漏端和M5，M12的栅端。NMOS晶体管M5和M6的源端连接到晶体管M1的漏端，NMOS晶体管M7和M8的源端连接到晶体管M2的漏端，NMOS晶体管M9和M10的源端连接到晶体管M3的漏端，NMOS晶体管M11和M12的源端连接到晶体管M4的漏端，NMOS晶体管M1-M4的源端连接到地VSS。输入信号部分，CLK信号输入到NMOS晶体管M1和M4的栅端，CLKB信号输入到NMOS晶体管M2和M3的栅端。

正交输入正交输出二分频器如图4所示，其电路结构如下：电源VDD连接到电阻R5-R8的一端；电阻R5-R8的另一端分别连接到输出端OUTI，OUTIB，OUTQB，OUTQ；输出端OUTI连接到混频器级的NMOS管M7的漏端和栅端，M9的漏端，M10的栅端，M15的漏端，M17的漏端，M19的栅端和M22的栅端；输出端OUTIB接到混频器级的NMOS管M8的栅端和漏端，M9的栅端，M10的漏端，M16的漏端，M18的漏端，M20的栅端和M21的栅端；输出端OUTQB接到混频器级的NMOS管M11的漏端，M12的栅端，M13的栅端和漏端，M16的栅端，M17的栅端，M20的漏端，M22的漏端；输出端OUTQ接到混频器级的NMOS管M11的栅端，M12的漏端，M14的栅端和漏端，M15的栅端，M18的栅端，M19的漏端，M21的漏端；NMOS管M7，M18，M11和M12的源端接到跨导级NMOS管M13的漏端；NMOS管M9，M10，M13和M14的源端接到跨导级NMOS管M14的漏端；NMOS管M15，M16，M19和M20的源端接到跨导级NMOS管M5的漏端；NMOS管M15，M16，M17和M18的源端接到跨导级NMOS管M2的漏端；NMOS管M2的栅端连接到NMOS管M1的栅端和漏端构成电流镜，而NMOS管M1的漏端则直接连接到外部的电流源，NMOS管M2和M1的源端接到地VSS。输入信号经过隔直电容C1-C4后，被电阻R1-R4偏置后输入到跨导级NMOS管M3-M6的栅端。

与已有结构相比较，本发明中主要的改进在于，在混频器中使用源级负反馈技术，以提高混频器输出信号的线性度；在第二级除法器中使用负载分割技术，以增加第二级除法器可以处理的频率范围；将正交输入正交输出分频器应用于传统的密勒出发器中，显著改善了五分频除法器的谐波抑制特性。电路的混频器级和第一级分频器中增加了数字调谐电路，使电路可以在较大的频率范围内工作，提高了电路的稳定性。这种改进的优点在于，在不提高整个分频器功耗的前提下，提高了输出信号的正交跟随特性。

附图说明

图1本方明电路结构示意图。

图2本发明中混频器电路图。

图3本发明中第一级分频器电路图。

图4本发明中第二级分频器电路图。

图5使用五分频电路的锁相环示意图。

具体实施方式

将本发明的正交输入五分频器应用于3.1GHz到10.6GHz频段的MB-OFDM UWB射频接收机的频率综合器系统中，图5所示为该频率综合器中锁相环路的结构示意图。它由鉴频鉴相器，电荷泵，环路滤波器，压控振荡器及分频器链路组成。鉴频鉴相器检测晶体振荡器(参考时钟)和分频器输出信号两者的频率差和相位差，并通过电荷泵把差值的大小转换成电流信号，这个电流流入环路滤波器后形成电压信号从而调节压控振荡器的频率，直至鉴频鉴相器检测到的频率和相位差值为零。实际应用中，分频器链路通常由许多级的分频器电路组成，每一级的工作频率依次降低。第一级分频器的输入信号是锁相环路中振荡器的输出信号，在整个电路中工作频率最高，也是功耗消耗最大的一级。本文所提出的正交输入分频器正是应用在整个分频器链路的第一级，它的低三次谐波的优势可以降低整个分频器链路的三次谐波，同时大的频率锁定范围可以保证后级分频器电路稳定工作。

Claims (4)

1.一种正交输入五分频器，其特征在于：该五分频器由高线性度的混频器、负载分割的二分频器和正交输入正交输出的二分频器三部分组成；输入信号进入所述混频器的开关级，与从跨导级输入的输出信号混频，被负载分割的二分频器和正交输入正交输出的二分频器分频后输出，完成五分频功能。

2.如权利要求1所述的正交输入五分频器，其特征在于所述的高线性度混频器的电路结构如下：NMOS管M14和M17的源端间通过电阻R6连接，NMOS管M15和M16的源端间通过电阻R5连接，NMOS管M19和M20的源端间通过电阻R7连接，NMOS管M18和M21的源端间通过电阻R8连接；NMOS管M6和M7的源端连接到电阻R1的一端，电阻R1的另一端连接到NMOS管M2的漏端；NMOS管M8和M9的源端连接到电阻R4的一端，电阻R4的另一端连接到晶体管M5的漏端；NMOS管M10和M11的源端连接到电阻R2的一端，电阻R2的另一端连接到晶体管M3的漏端；NMOS管M12和M13的源端连接到电阻R3的一端，电阻R3的另一端连接到NMOS管M4的漏端。

3.如权利要求1所述的正交输入五分频器，其特征在于所述的负载分割的二分频器电路将输出负载分割成为两个独立的电阻，其电路结构为：PMOS晶体管M13-M24的漏端连接到电源VDD，PMOS晶体管M13-M24的另一端分别连接到电阻R1-R12的一端；其中，电阻R1-R3的另一端串连到电阻R13的一端，电阻R4-R6的另一端串联到电阻R14的一端，电阻R7-R9的另一端串联到电阻R15的一端，电阻R10-R12的另一端串联到电阻R16的一端；电阻R13-R16的另一端分别对应连接到输出段OUTIP，OUTIN，OUTQP，OUTQN；PMOS晶体管M15，M16，M21和M22的栅端接地，PMOS晶体管M13，M17，M20和M23的栅端接控制信号CR1，PMOS晶体管M14，M18，M19，M24的栅端连接到控制信号CR2，组成数控电阻阵列，通过电阻并联的方式，调节输出电阻的大小。

4.如权利要求1所述的正交输入五分频器，其特征在于所述的正交输入正交输出二分频器的电路结构如下：电源VDD连接到电阻R5-R8的一端；电阻R5-R8的另一端分别连接到输出端OUTI，OUTIB，OUTQB，OUTQ；输出端OUTI连接到混频器级NMOS管M7的漏端和栅端，M9的漏端，M10的栅端，M15的漏端，M17的漏端，M19的栅端和M22的栅端；输出端OUTIB接到混频器级NMOS管M8的栅端和漏端，M9的栅端，M10的漏端，M16的漏端，M18的漏端，M20的栅端和M21的栅端；输出端OUTQB接到混频器级NMOS管M11的漏端，M12的栅端，M13的栅端和漏端，M16的栅端，M17的栅端，M20的漏端，M22的漏端；输出端OUTQ接到混频器级NMOS管M11的栅端，M12的漏端，M14的栅端和漏端，M15的栅端，M18的栅端，M19的漏端，M21的漏端；NMOS管M7，M18，M11和M12的源端接到跨导级NMOS管M13的漏端；NMOS管M9，M10，M13和M14的源端接到跨导级NMOS管M14的漏端；NMOS管M15，M16，M19和M20的源端接到跨导级NMOS管M5的漏端；NMOS管M15，M16，M17和M18的源端接到跨导级NMOS管M2的漏端；NMOS管M2的栅端连接到NMOS管M1的栅端和漏端构成电流镜，而NMOS管M1的漏端则直接连接到外部的电流源，NMOS管M2和M1的源端接到地VSS；输入信号经过隔直电容C1-C4后，被电阻R1-R4偏置后输入到跨导级NMOS管M3-M6的栅端。

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