CN101814907A - 信号延迟电路及使用信号延迟电路的振荡器 - Google Patents

Abstract

本发明是关于一种信号延迟电路及使用信号延迟电路的振荡器。所述信号延迟电路包括第一、第二充电电路、电容器、开关元件以及放电元件。本发明是在包含有充电路径的信号延迟电路额外增加了一个充电路径，并且在所述两充电路径之间增加一开关元件做隔离，使得一个充电路径直接对电容器充电，另一充电路径对其输出端充电，因此，除了增加所述信号延迟电路的反应速度外，还可在电压，温度，工艺等改变较大的情况下进一步减少延迟时间的漂移，从而能在较高频率下正常操作。

Description

信号延迟电路及使用信号延迟电路的振荡器

技术领域

本发明是有关于一种振荡器的技术，且特别是有关于一种信号延迟电路及使用此信号延迟电路的振荡器。

背景技术

随着科技的进步，电子技术已经由最早的真空管、晶体管，进展到集成电路芯片。其用途十分的广泛，也因此，电子产品也渐渐的成为现代人生活中不可或缺的生活必需品。然而，振荡器更是模拟电路或数字电路中不可或缺的重要元件。

图1是依照已知技术中所绘示的电阻-电容振荡器的电路图。请参考图1，所述电路包括一设定-重设触发器101、一第一或非门102、一第二或非门103、一第一信号延迟电路104、一第二信号延迟电路105、一第一反相器106以及一第二反相器107。第一信号延迟电路104是由P型晶体管MP1、N型晶体管MN1以及电容器C01构成。第二信号延迟电路105是由P型晶体管MP2、N型晶体管MN2以及电容器C02构成。

所述电路的操作主要是通过电容器C01、C02以及晶体管MN1、MN2所构成的电阻，通过RC延迟的原理，产生时脉信号CK。为了详细说明所述振荡器的运作原理，先假设设定-重设触发器101的重设端R、设定端S、Q输出端以及反Q输出端的初始逻辑状态分别是0、1、1、0。此时，反相器106的输入端的电压为逻辑高电压，反相器107的输入端的电压则低于其门槛电压。由于重设端R的逻辑状态为0，且Q输出端的逻辑状态为1，因此，第二或非门103的输出端为逻辑低电压，使得P型晶体管MP2导通。电容器C02被快速的充电到逻辑高电压，使得设定-重设触发器101的设定端S转为逻辑低电压，此时，设定-重设触发器101的重设端R、设定端S、Q输出端以及反Q输出端的逻辑状态改变为0、0、1、0。

接下来，由于设定-重设触发器101的设定端S与反Q输出端的逻辑皆为0，使得第一或非门102的输出端输出逻辑高电压，因此，P型晶体管MP1截止，电容器C01通过晶体管MN1进行放电。当电容器C01被放电到逻辑低电压时，设定-重设触发器101的重设端R、设定端S、Q输出端以及反Q输出端的逻辑状态被改变为1、0、0、1。由于此时，设定-重设触发器i0i的设定端S以及其反Q输出端的逻辑分别是0、1，并且，重设端R以及其Q输出端的逻辑分别是1、0，因此，第一或非门102以及第二或非门103的输出端皆为逻辑低电压，P型晶体管MP1以及MP2也因此导通。此时，电容器C01被快速的充电到逻辑高电压，而设定-重设触发器101的重设端R、设定端S、Q输出端以及反Q输出端的逻辑状态被改变为0、0、0、1。

接下来，由于设定-重设触发器101的重设端R与Q输出端的逻辑皆为0，使得第二或非门103的输出端输出逻辑高电压，因此，P型晶体管MP2截止，电容器C02通过晶体管MN2进行放电。当电容器C02被放电到逻辑低电压时，此时，设定-重设触发器101的重设端R、设定端S、Q输出端以及反Q输出端的逻辑状态又再度变回0、1、1、0。

由上述的操作原理，可以看出，所述种振荡器的振荡周期是由电容器C01、C02以及晶体管MN1、MN2所构成的电阻来决定。从图1的电路，可以计算出半个时脉的周期为：

$\frac{t_{\mathrm{clock}}}{2}=\frac{R_1{C}_1}{M}$ .....................(式1)

其中，M是由偏压VBN所决定，一般的做法是利用电流镜的方式产生VBN。图2是已知偏压VBN产生电路的电路图。请参考图1以及图2，由上述电路图，可以进一步将M改写如下：

$M=\frac{I_{\mathrm{MN}1}}{I_{\mathrm{MN}3}}=\frac{{(W/L)}_{\mathrm{MN}1}}{{(W/L)}_{\mathrm{MN}3}}$ .........(式2)

由此可以看出，时脉周期t_clock理论上只与晶体管MN1、MN2所构成的电阻和电容C01、C02有关。然而，由于在所述振荡器的电路中，必须依靠一些逻辑电路来控制，而这些逻辑电路的切换是需要时间的。举例来说，当设定-重设触发器101的重设端R、设定端S、Q输出端以及反Q输出端的逻辑状态转换成0、1、1、0时，电容器C02必须要被充电到逻辑高电压。在较低频率时，这些时间的影响还不很明显，但是，随着振荡器对频率的要求越来越高，在高压与低压之间的切换时间的差异，对时脉频率的影像会越来越大，甚至影响芯片的正常操作。此外，电流源的有限阻抗，比较器的偏移(offset)都会使时脉信号的频率受到温度，电源电压，工艺的影响。

发明内容

有鉴于此，本发明的一个目的就是在提供一种信号延迟电路，在不明显增加电路面积的情况下，改善电路的性能，使电阻-电容振荡器产生的时脉信号能够在温度，电压，工艺变化的情况下，进一步增强稳定度。

本发明的另一个目的就是在提供一种使用上述信号延迟电路的振荡器，用以改善其操作在高频时的性能，并且增加量产的成品率。

为达上述或其他目的，本发明提出一种信号延迟电路，所述信号延迟电路包括第一充电电路、第二充电电路、电容器、开关元件以及放电元件。第一充电电路包括一第一端、一第二端以及一控制端，其第一端耦接一第一共接电压。电容器包括一第一端以及一第二端，其第一端耦接一第二共接电压，其第二端耦接第一充电电路的第二端。第一开关元件包括一第一端以及一第二端，其第一端耦接电容器的第二端，其第二端用以输出一延迟信号。第二充电电路包括一第一端、一第二端以及一控制端，其第一端耦接第一共接电压，其第二端耦接第一开关元件的第二端。放电元件包括一第一端以及一第二端，其第一端耦接第一开关元件的第二端，其第二端耦接第二共接电压。当第一充电电路以及第二充电电路的控制端所接收到的一控制信号由一第一逻辑电压转为一第二逻辑电压时，第一开关元件截止，并且第一充电电路与第二充电电路的第一端与第二端导通，使电容器通过第一充电电路充电至第一共接电压，并且使延迟信号的电压转换为第一共接电压。当第一充电电路以及第二充电电路的控制端所接收到的控制信号由第二逻辑电压转为第一逻辑电压时，第一开关导通，并且第一充电电路与第二充电电路的第一端与第二端截止。

本发明另外提出一种振荡器，所述振荡器包括设定一重设触发器、第一或非门、第二或非门、第一信号延迟电路、第二信号延迟电路、第一非门以及第二非门。设定一重设触发器包括设定端、重设端、Q输出端以及反Q输出端，Q输出端以及反Q输出端分别用以输出时脉信号以及反相时脉信号。第一或非门包括第一输入端、第二输入端以及输出端，其第一输入端耦接设定端，其第二输入端耦接反Q输入端。第二或非门包括第一输入端、第二输入端以及输出端，其第一输入端耦接重设端，其第二输入端耦接Q输入端。

第一信号延迟电路包括第一充电电路、第一电容器、第一开关元件、第二充电电路以及第一放电元件。第一充电电路包括第一端、第二端以及控制端，其第一端耦接一第一共接电压，其控制端耦接第一或非门的输出端。第一电容器包括第一端以及第二端，其第一端耦接一第二共接电压，其第二端耦接第一充电电路的第二端。第一开关元件包括第一端以及第二端，其第一端耦接第一电容器的第二端。第二充电电路包括第一端、第二端以及控制端，其第一端耦接第一共接电压，其第二端耦接第一开关元件的第二端，其控制端耦接第一或非门的输出端。第一放电元件包括第一端以及第二端，其第一端耦接第一开关元件的第二端，其第二端耦接第二共接电压。

一第二信号延迟电路包括第三充电电路、第二电容器、第二开关元件、第四充电电路以及第二放电元件。第三充电电路包括第一端、第二端以及控制端，其第一端耦接第一共接电压，其控制端耦接第二或非门的输出端。第二电容器包括第一端以及第二端，其第一端耦接第二共接电压，其第二端耦接第三充电电路的第二端。第二开关元件包括第一端以及第二端，其第一端耦接第二电容器的第二端。第四充电电路包括第一端、第二端以及控制端，其第一端耦接第一共接电压，其第二端耦接第二开关元件的第二端，其控制端耦接第二或非门的输出端。第二放电元件包括第一端以及第二端，其第一端耦接第一开关元件的第二端，其第二端耦接第二共接电压。第一非门包括一输入端以及输出端，其输入端耦接第一开关元件的第二端，其输出端耦接设定-重设触发器的重设端。第二非门包括输入端以及输出端，其输入端耦接第二开关元件的第二端，其输出端耦接设定-重设触发器的设定端。当第一电容器通过第一充电电路进行充电时，第一开关元件截止，当第二电容器通过第一充电电路进行充电时，第二开关元件截止。

依照本发明的较佳实施例所述的信号延迟电路及使用所述信号延迟电路的振荡器，所述第一充电电路包括第一晶体管，所述第一晶体管包括栅极、第一源漏极以及第二源漏极，其第一源漏极耦接第一共接电压，其第二源漏极耦接第一电容器的第二端，其栅极接收控制信号。第二充电电路包括第二晶体管，所述第二晶体管包括栅极、第一源漏极以及第二源漏极，其第一源漏极耦接第一共接电压，其第二源漏极耦接第一开关元件的第二端，其栅极接收控制信号。上述第一开关元件包括第三晶体管以及第四晶体管。第三晶体管包括栅极、第一源漏极以及第二源漏极，其第一源漏极耦接电容器的第二端，其第二源漏极耦接放电元件的第一端，其栅极接收控制信号。第四晶体管包括栅极、第一源漏极以及第二源漏极，其第一源漏极耦接电容器的第二端，其第二源漏极耦接放电元件的第一端，其栅极接收控制信号的反相信号，其中，第三晶体管与第四晶体管互为不同型态的晶体管。第一放电元件包括第五晶体管以及第六晶体管。第五晶体管包括栅极、第一源漏极以及第二源漏极，其栅极接收第一偏压，其第一源漏极耦接第一开关元件的第二端。第六晶体管包括栅极、第一源漏极以及第二源漏极，其栅极接收第二偏压，其第一源漏极耦接第五晶体管的第二源漏极，其第二源漏极耦接第二共接电压。

本发明的精神是在于对包含有充电路径的信号延迟电路的电容器额外增加了一个充电路径，并且在所述两充电路径之间增加一开关元件做隔离。因此，增加所述信号延迟电路的反应速度。与传统信号延迟器相比，本电路能在电压，温度，工艺等改变较大的情况下进一步减少延迟时间的漂移，从而能在较高频率下正常操作。以此延迟器可构成性能稳定的振荡器，时脉滤波器，脉冲产生器等不同电路，提高生产的成品率。

附图说明

图1是依照已知技术中所绘示的电阻-电容振荡器的电路图。

图2是已知偏压VBN产生电路的电路图。

图3是根据本发明实施例所绘示的信号延迟电路的电路图。

图4是根据本发明实施例所绘示的信号延迟电路的详细电路图。

图5是根据本发明实施例所绘示的用以产生偏压VBN1以及VBN2的偏压产生电路的电路图。

图6是根据本发明实施例所绘示的使用图3的信号延迟电路的振荡器的电路图。

图7是根据本发明实施例所绘示的图6的振荡器的详细电路图。

图8是根据本发明实施例图7所绘示的信号延迟电路的输出节点S1充放电波形图。

图9是根据已知技术图1所绘示的振荡器的电容器C01充放电波形图。

图10是已知的电容器C01充放电波形以及本发明实施例的信号延迟电路的输出节点S1充放电波形的比较图。

图11是根据本发明图3的实施例所绘示的脉冲产生电路的电路图。

图12是根据本发明图3的实施例所绘示的时脉滤波器的电路图。

附图标号

101、607：设定-重设触发器

102、605：第一或非门

103、606：第二或非门

104：已知的第一信号延迟电路

105：已知的第二信号延迟电路

106、603：第一反相器

107、604：第二反相器

MP1、MP2、401、402、404、701、702、704、707、708、710、713、715：P型晶体管

MN1、MN2、403、405、406、703、705、706、709、711、712、714、716：N型晶体管

C01、C02、303：电容器

R：设定-重设触发器的重设端

S：设定-重设触发器的设定端

Q：设定-重设触发器的Q输出端

设定-重设触发器的反Q输出端

VBN、VBN1、VBN2、VBP：固定偏压

301：第一充电电路

302：第二充电电路

304：开关元件

305：放电元件

AIN：信号延迟电路的输入节点

AOUT：信号延迟电路的输出节点

601：本发明实施例的第一信号延迟电路

602：本发明实施例的第二信号延迟电路

608、1101、1201：偏压产生电路

609：第三或非门

610：第四或非门

AIN、N1、

N2、S1、S2：节点

CK：时脉信号

反相时脉信号

1102、1202、1203：本发明实施例的信号延迟电路

1204：反相器

1103、1205、1206：与非门

具体实施方式

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

图3是根据本发明实施例所绘示的信号延迟电路的电路图。请参考图3，所述信号延迟电路包括第一充电电路301、第二充电电路302、电容器303、开关元件304以及放电元件305。图4是根据本发明实施例所绘示的信号延迟电路的详细电路图。请参考图4，第一充电电路301是由P型晶体管401实施。第二充电电路302是由P型晶体管402实施。开关元件304是由N型晶体管403以及P型晶体管404所构成的传输门实施。放电元件305则是由N型晶体管405以及406实施，其中，N型晶体管405以及406分别接收固定偏压VBN1以及VBN2。另外，为了让电路图看起来较为清楚，所述电路图上还标示了输入节点AIN、反相输入节点

输出节点AOUT、电源电压VDD以及共接电压VSS。

图5是根据本发明实施例所绘示的用以产生偏压VBN1以及VBN2的偏压产生电路的电路图。请参考图4以及图5，图5的偏压产生电路是利用电流镜的原理，以产生固定偏压VBN1、VBN2，因此，N型晶体管405以及406实质上，等效于一个电阻。图3的信号延迟电路通过其输入端AIN接收输入信号，通过电容器303以及N型晶体管405以及406所构成的电阻，将输入信号进行RC延迟，输出到其输出端AOUT。

相较于已知技术中的第一信号延迟电路104以及第二信号延迟电路105，本案的信号延迟电路的拓扑额外增加了一个开关元件304以及一充电电路301。当电容器303放电时，开关元件304导通，电容器303中的电荷会通过开关元件304以及放电元件305开始放电。当电容器303进行充电时，开关元件304会截止，第一充电电路301会对电容器303充电，第二充电电路302则是对输出节点AOUT进行充电。由于所述信号延迟电路有两个充电路径，并且所述两充电路径由开关元件304隔离，因此，所述信号延迟电路可以解决频率飘移的问题。

图6是根据本发明实施例所绘示的使用图3的信号延迟电路的振荡器的电路图。请参考图6，所述电路包括第一信号延迟电路601、第二信号延迟电路602、第一反相器603、第二反相器604、第一或非门605、第二或非门606、设定-重设触发器607以及一偏压产生电路608，其中，设定-重设触发器607由第三或非门609以及第四或非门610所组成。所属技术领域的技术人员应当知道，设定-重设触发器607并非只能用两个或非门609与610来实施，也可以用例如两个与非门来实施。此部分为已知技术，故在此不予赘述。

图7是根据本发明实施例所绘示的图6的振荡器的详细电路图。请参考图7，第一信号延迟电路601的两个充电电路分别是由两个P型晶体管701以及702所实施。第一信号延迟电路601的开关元件是由一N型晶体管703以及一P型晶体管704所构成的传输门实施。第一信号延迟电路601的放电电路是由两个N型晶体管705以及706实施。第二信号延迟电路602的两个充电电路分别是由两个P型晶体管707以及708所实施。第二信号延迟电路602的开关元件是由一N型晶体管709以及一P型晶体管710所构成的传输门实施。第二信号延迟电路603的放电电路是由两个N型晶体管711以及712实施。第一反相器603是由接收一固定偏压VBP的P型晶体管713以及一N型晶体管714实施。第二反相器604是由一接收一固定偏压VBP的P型晶体管715以及N型晶体管716实施。在所述电路中，固定偏压VBN1、VBN2以及VBP可由图5的偏压产生电路实施，在此不予赘述。

另外，为了让电路图看起来较为清楚，所述电路图上还标示了节点S 1、S2、N1、

N2以及

并且，为了让晶体管703与704所构成的传输门以及晶体管709与710所构成的传输门能够正确的运作，晶体管703的栅极耦接节点N1，晶体管704的栅极耦接节点

晶体管709的栅极耦接节点N2，晶体管710的栅极耦接节点

为了详细说明所述振荡器的运作原理，先假设设定-重设触发器607的重设端R、设定端S、Q输出端以及反Q输出端的初始逻辑状态分别是0、1、1、0。此时，N型晶体管714的栅极的电压为逻辑高电压，N型晶体管716的栅极的电压则低于其门槛电压。由于重设端R的逻辑状态为0，且Q输出端的逻辑状态为1，因此，第二或非门606的输出端为逻辑低电压，使得P型晶体管707以及708同时导通，并且N型晶体管709与P型晶体管710截止。电容器C02通过晶体管707充电到逻辑高电压，另一方面，节点S2会被快速的充电到逻辑高电压，使得设定-重设触发器607的设定端S转为逻辑低电压，此时，设定-重设触发器607的重设端R、设定端S、Q输出端以及反Q输出端的逻辑状态改变为0、0、1、0。

接下来，由于设定-重设触发器607的设定端S与反Q输出端的逻辑皆为0，使得第一或非门605的输出端输出逻辑高电压，因此，P型晶体管701以及702同时截止，并且N型晶体管703与P型晶体管704导通，电容器C01通过晶体管703、704、705以及706进行放电。当电容器C01被放电到逻辑低电压时，设定-重设触发器607的重设端R、设定端S、Q输出端以及反Q输出端的逻辑状态被改变为1、0、0、1。

由于此时，设定-重设触发器607的设定端S以及其反Q输出端的逻辑分别是0、1，并且，重设端R以及其Q输出端的逻辑分别是1、0，因此，第一或非门605以及第二或非门606的输出端皆为逻辑低电压，P型晶体管701、702、707以及708也因此导通，然而，晶体管703、704、709以及710截止。此时，电容器C01被充电到逻辑高电压，并且，节点S1被快速的充电到逻辑高电压，而设定-重设触发器的重设端R、设定端S、Q输出端以及反Q输出端的逻辑状态被改变为0、0、0、1。

接下来，由于设定-重设触发器607的重设端R与Q输出端的逻辑皆为0，使得第二或非门606的输出端输出逻辑高电压，因此，P型晶体管707以及708截止，晶体管709以及710导通，电容器C02通过晶体管709、710、711以及712进行放电。当电容器C02被放电到逻辑低电压时，此时，设定-重设触发器607的重设端R、设定端S、Q输出端以及反Q输出端的逻辑状态又再度变回0、1、1、0。

图8是根据本发明实施例图7所绘示的信号延迟电路的输出节点S1充放电波形图。图9是根据已知技术图1所绘示的振荡器的电容器C01充放电波形图。图10是已知的电容器C01充放电波形以及本发明实施例的信号延迟电路的输出节点S1充放电波形的比较图。请同时参考图8、图9以及图10，由上述图8～图10的波形图便可以看出，当本发明实施例的信号延迟电路在对电容器C01进行充电时，晶体管703以及704截止，并且同时有两个路径分别对电容器C01以及节点S1充电。由于节点S1的电容效应(Capacitive Effect)较小，因此节点S1很快就会被充电到逻辑高电压。相较于已知技术，已知技术的电容器C01需要在较长的时间，才能充电到逻辑高电压。由图型801以及901的时间点比较便可以知道，本发明实施例可以比已知技术操作在更高的频率。

另外，发明人使用本发明的结构，设计了两种不同频率的振荡器，并且分别使用HSPICE和magnachip 0.5um SPICE model进行模拟，其模拟结果如下表所示：

表1

从上述表1中可以看出，在电压，温度，工艺都改变极大的情况下，所述振荡器仍然能够保持时脉频率的稳定，最大误差小于5％。

虽然上述实施例的信号延迟电路是应用在振荡器，然而所属技术领域的技术人员应当知道，本发明的信号延迟电路并不限定使用在振荡器。图11是根据本发明图3的实施例所绘示的脉冲产生电路的电路图。请参考图11，所述脉冲产生电路是由偏压产生电路1101、本发明实施例的信号延迟电路1102、与非门1103以及反相器1104所构成。图12是根据本发明图3的实施例所绘示的时脉滤波器的电路图。请参考图12，所述时脉滤波器是由偏压产生电路1201、本发明实施例的信号延迟电路1202、1203、反相器1204、与非门1205以及1206所构成。另外，上述图11的偏压产生电路1101以及图12的偏压产生电路1201可由图5的偏压产生电路实施，在此不予赘述。

虽然上述实施例是以图4的电路实施本发明的信号延迟电路，然所属技术领域的技术人员应当知道，当电源电压VDD与共接电压VSS相互交换时，其差别仅在于N型晶体管改为P型晶体管，以及输入节点AIN与输出节点AOUT的信号反相。故本发明不应仅限于此种实施态样。

综上所述，本发明的精神是在于对包含有充电路径的信号延迟电路的电容器额外增加了一个充电路径，并且在所述两充电路径之间增加一开关元件做隔离。因此，增加所述信号延迟电路的反应速度。与传统信号延迟器相比，本电路能在电压，温度，工艺等改变较大的情况下进一步减少延迟时间的漂移，从而能在较高频率下正常操作。

另外，在上述实施例中，所述信号延迟电路除了可以构成性能稳定的振荡器外，还可以构成时脉滤波器，脉冲产生器等不同电路，故所属技术领域的技术人员应当知道，所述信号延迟电路并非只限定用于震荡器。

在较佳实施例的详细说明中所提出的具体实施例仅用以方便说明本发明的技术内容，而非将本发明狭义地限制于上述实施例，在不超出本发明的精神及权利要求的情况，所做的种种变化实施，皆属于本发明的范围。因此本发明的保护范围当以权利要求所界定范围为准。

Claims (19)

1.一种信号延迟电路，其特征在于，所述信号延迟电路包括：

一第一充电电路，所述第一充电电路包括一第一端、一第二端以及一控制端，所述第一充电电路的第一端耦接一第一共接电压；

一电容器，所述电容器包括一第一端以及一第二端，所述电容器的第一端耦接一第二共接电压，所述电容器的第二端耦接所述第一充电电路的第二端；

一第一开关元件，所述第一开关元件包括一第一端以及一第二端，所述第一开关元件的第一端耦接所述电容器的第二端，所述第一开关元件的第二端用以输出一延迟信号；

一第二充电电路，所述二充电电路包括一第一端、一第二端以及一控制端，所述二充电电路的第一端耦接所述第一共接电压，所述二充电电路的第二端耦接所述第一开关元件的第二端；以及

一放电元件，所述放电元件包括一第一端以及一第二端，所述放电元件的第一端耦接所述第一开关元件的第二端，所述放电元件的第二端耦接所述第二共接电压，

其中，当所述第一充电电路以及所述第二充电电路的控制端所接收到的一控制信号由一第一逻辑电压转为一第二逻辑电压时，所述第一开关元件截止，并且所述第一充电电路与所述第二充电电路的第一端与第二端导通，使所述电容器通过所述第一充电电路充电至所述第一共接电压，并且使所述延迟信号的电压转换为所述第一共接电压，当所述第一充电电路以及所述第二充电电路的控制端所接收到的所述控制信号由所述第二逻辑电压转为所述第一逻辑电压时，所述第一开关导通，并且所述第一充电电路与所述第二充电电路的第一端与第二端截止。

2.如权利要求1所述的信号延迟电路，其特征在于，所述第一充电电路包括：

一第一晶体管，所述晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述晶体管的第一源漏极耦接所述第一共接电压，所述晶体管的第二源漏极耦接所述电容器的第二端，所述第一晶体管的栅极接收所述控制信号。

3.如权利要求2所述的信号延迟电路，其特征在于，所述第一共接电压为一电源电压，且所述第一晶体管为P型晶体管。

4.如权利要求1所述的信号延迟电路，其特征在于，所述第二充电电路包括：

一第二晶体管，所述第二晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第二晶体管的第一源漏极耦接所述第一共接电压，所述第二晶体管的第二源漏极耦接所述第一开关元件的第二端，所述第二晶体管的栅极接收所述控制信号。

5.如权利要求4所述的信号延迟电路，其特征在于，所述第一共接电压为一电源电压，且所述第一晶体管为P型晶体管。

6.如权利要求1所述的信号延迟电路，其特征在于，所述第一开关元件包括：

一第三晶体管，所述第三晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第三晶体管的第一源漏极耦接所述电容器的第二端，所述第三晶体管的第二源漏极耦接所述放电元件的第一端，所述第三晶体管的栅极接收所述控制信号；以及

一第四晶体管，所述第四晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第四晶体管的第一源漏极耦接所述电容器的第二端，所述第四晶体管的第二源漏极耦接所述放电元件的第一端，所述第四晶体管的栅极接收所述控制信号的反相信号，

其中，所述第三晶体管与所述第四晶体管互为不同型态的晶体管。

7.如权利要求1所述的信号延迟电路，其特征在于，所述放电元件包括：

一第五晶体管，所述第五晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第五晶体管的栅极接收一第一偏压，所述第五晶体管的第一源漏极耦接所述第一开关元件的第二端；以及

一第六晶体管，所述第六晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第六晶体管的栅极接收一第二偏压，所述第六晶体管的第一源漏极耦接所述第五晶体管的第二源漏极，所述第六晶体管的第二源漏极耦接所述第二共接电压。

8.一种振荡器，其特征在于，所述振荡器包括：

一设定一重设触发器，所述设定一重设触发器包括一设定端、一重设端、一Q输出端以及一反Q输出端，所述Q输出端以及所述反Q输出端分别用以输出一时脉信号以及一反相时脉信号；

一第一或非门，所述第一或非门包括一第一输入端、一第二输入端以及一输出端，所述第一或非门的第一输入端耦接所述设定端，所述第一或非门的第二输入端耦接所述反Q输入端；

一第二或非门，所述第二或非门包括一第一输入端、一第二输入端以及一输出端，所述第二或非门的第一输入端耦接所述重设端，所述第二或非门的第二输入端耦接所述Q输入端；

一第一信号延迟电路，所述第一信号延迟电路包括：

一第一充电电路，所述第一充电电路包括一第一端、一第二端以及一控制端，所述第一充电电路的第一端耦接一第一共接电压，第一充电电路的控制端耦接所述第一或非门的输出端；

一第一电容器，所述第一电容器包括一第一端以及一第二端，所述第一电容器的第一端耦接一第二共接电压，所述第一电容器的第二端耦接所述第一充电电路的第二端；

一第一开关元件，所述第一开关元件包括一第一端以及一第二端，所述第一开关元件的第一端耦接所述第一电容器的第二端；

一第二充电电路，所述第二充电电路包括一第一端、一第二端以及一控制端，所述第二充电电路的第一端耦接所述第一共接电压，所述第二充电电路的第二端耦接所述第一开关元件的第二端，所述第二充电电路的控制端耦接所述第一或非门的输出端；以及

一第一放电元件，所述第一放电元件包括一第一端以及一第二端，所述第一放电元件的第一端耦接所述第一开关元件的第二端，所述第一放电元件的第二端耦接所述第二共接电压；

一第二信号延迟电路，所述第二信号延迟电路包括：

一第三充电电路，所述第三充电电路包括一第一端、一第二端以及一控制端，所述第三充电电路的第一端耦接所述第一共接电压，所述第三充电电路的控制端耦接所述第二或非门的输出端；

一第二电容器，所述第二电容器包括一第一端以及一第二端，所述第二电容器的第一端耦接所述第二共接电压，所述第二电容器的第二端耦接所述第三充电电路的第二端；

一第二开关元件，所述第二开关元件包括一第一端以及一第二端，所述第二开关元件的第一端耦接所述第二电容器的第二端；

一第四充电电路，所述四充电电路包括一第一端、一第二端以及一控制端，所述第四充电电路的第一端耦接所述第一共接电压，所述第四充电电路的第二端耦接所述第二开关元件的第二端，所述第四充电电路的控制端耦接所述第二或非门的输出端；以及

一第二放电元件，所述第二放电元件包括一第一端以及一第二端，所述第二放电元件的第一端耦接所述第一开关元件的第二端，所述第二放电元件的第二端耦接所述第二共接电压；

一第一非门，所述第一非门包括一输入端以及一输出端，所述第一非门的输入端耦接所述第一开关元件的第二端，所述第一非门的输出端耦接所述设定一重设触发器的重设端；以及

一第二非门，所述第二非门包括一输入端以及一输出端，所述第二非门的输入端耦接所述第二开关元件的第二端，所述第二非门的输出端耦接所述设定一重设触发器的设定端，

其中，当所述第一电容器通过所述第一充电电路进行充电时，所述第一开关元件截止，当所述第二电容器通过所述第一充电电路进行充电时，所述第二开关元件截止。

9.如权利要求8所述的振荡器，其特征在于，所述第一充电电路包括：

一第一晶体管，所述第一晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第一晶体管的第一源漏极耦接所述第一共接电压，所述第一晶体管的第二源漏极耦接所述第一电容器的第二端，所述第一晶体管的栅极耦接所述第一或非门的输出端。

10.如权利要求8所述的振荡器，其特征在于，所述第二充电电路包括：

一第二晶体管，所述第二晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第二晶体管的第一源漏极耦接所述第一共接电压，所述第二晶体管的第二源漏极耦接所述第一开关元件的第二端，所述第二晶体管的栅极接收所述控制信号。

11.如权利要求8所述的振荡器，其特征在于，所述第一开关元件包括：

一第三晶体管，所述第三晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第三晶体管的第一源漏极耦接所述第一电容器的第二端，所述第三晶体管的第二源漏极耦接所述放电元件的第一端，所述第三晶体管的栅极接收所述控制信号；以及

一第四晶体管，所述第四晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第四晶体管的第一源漏极耦接所述第二电容器的第二端，所述第四晶体管的第二源漏极耦接所述放电元件的第一端，所述第四晶体管的栅极接收所述控制信号的反相信号，

其中，所述第三晶体管与所述第四晶体管互为不同型态的晶体管。

12.如权利要求8所述的振荡器，其特征在于，所述第一放电元件包括：

一第五晶体管，所述第五晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第五晶体管的栅极接收一第一偏压，所述第五晶体管的第一源漏极耦接所述第一开关元件的第二端；以及

一第六晶体管，所述第六晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第六晶体管的栅极接收一第二偏压，所述第六晶体管的第一源漏极耦接所述第五晶体管的第二源漏极，所述第六晶体管的第二源漏极耦接所述第二共接电压。

13.如权利要求8所述的振荡器，其特征在于，所述第一非门包括：

一第七晶体管，所述第七晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第七晶体管的第一源漏极耦接所述第一共接电压，所述第七晶体管的栅极接收一第三偏压，所述第七晶体管的第二源漏极为所述第一非门的输出端；以及

一第八晶体管，所述第八晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第八晶体管的第一源漏极耦接所述第七晶体管的第二源漏极，所述第八晶体管的第二源漏极耦接所述第二共接电压，所述第八晶体管的栅极为所述第一非门的输入端。

14.如权利要求8所述的振荡器，其特征在于，所述第三充电电路包括：

一第九晶体管，所述第九晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第九晶体管的第一源漏极耦接所述第一共接电压，所述第九晶体管的第二源漏极耦接所述第二电容器的第二端，所述第九晶体管的栅极耦接所述第二或非门的输出端。

15.如权利要求8所述的振荡器，其特征在于，所述第四充电电路包括：

一第十晶体管，所述第十晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第十晶体管的第一源漏极耦接所述第一共接电压，所述第十晶体管的第二源漏极耦接所述第二开关元件的第二端，所述第十晶体管的栅极接收所述控制信号。

16.如权利要求8所述的振荡器，其特征在于，所述第二开关元件包括：

一第十一晶体管，所述第十一晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第十一晶体管的第一源漏极耦接所述第二电容器的第二端，所述第十一晶体管的第二源漏极耦接所述第二放电元件的第一端，所述第十一晶体管的栅极接收所述控制信号；以及

一第十二晶体管，所述第十二晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第十二晶体管的第一源漏极耦接所述第二电容器的第二端，所述第十二晶体管的第二源漏极耦接所述第二放电元件的第一端，所述第十二晶体管的栅极接收所述控制信号的反相信号，

其中，所述第十一晶体管与所述第十二晶体管互为不同型态的晶体管。

17.如权利要求8所述的振荡器，其特征在于，所述第二放电元件包括：

一第十三晶体管，所述第十三晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第十三晶体管的栅极接收一第一偏压，所述第十三晶体管的第一源漏极耦接所述第二开关元件的第二端；以及

一第十四晶体管，所述第十四晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第十四晶体管的栅极接收一第二偏压，所述第十四晶体管的第一源漏极耦接所述第十三晶体管的第二源漏极，所述第十四晶体管的第二源漏极耦接所述第二共接电压。

18.如权利要求8所述的振荡器，其特征在于，所述第二非门包括：

一第十五晶体管，所述第十五晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第十五晶体管的第一源漏极耦接所述第一共接电压，所述第十五晶体管的栅极接收一第三偏压，所述第十五晶体管的第二源漏极为所述第一非门的输出端；以及

一第十六晶体管，所述第十六晶体管包括一栅极、一第一源漏极以及一第二源漏极，所述第十六晶体管的第一源漏极耦接所述第十五晶体管的第二源漏极，所述第十六晶体管的第二源漏极耦接所述第二共接电压，所述第十六晶体管的栅极为所述第一非门的输入端。

19.如权利要求8所述的振荡器，其特征在于，所述设定-重设触发器包括：

一第三或非门，所述第三或非门包括一第一输入端、一第二输入端以及一输出端，所述第三或非门的第一输入端为所述设定-重设触发器的重设端，所述第三或非门的输出端为所述设定-重设触发器的Q输出端；以及

一第四或非门，所述四或非门包括一第一输入端、一第二输入端以及一输出端，所述第四或非门的第一输入端耦接所述第三或非门的输出端，所述第四或非门的第二输入端为所述设定-重设触发器的设定端，所述第四或非门的输出端耦接所述第三或非门的第二输入端。

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