CN111786668B - 一种双模预分频器 - Google Patents
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Abstract
本发明提供了一种2/3双模预分频器，包括：第一触发器，包括第一时钟端、第一信号端和第一输出端；第二触发器，包括第二时钟端、第二信号端、第二输出端和第二反相输出端，其中，第一输出端与第二信号端连接；控制电路，与第二触发器电连接，包括第一开关和第二开关，用于根据控制信号切换2/3双模预分频器的2分频或3分频的工作状态；其中，当控制信号为高电平时，2/3双模预分频器工作于3分频状态；当控制信号为低电平时，2/3双模预分频器工作于2分频状态。根据本发明提供的2/3双模预分频器，去除了传统双模预分频器中附加的逻辑门，保证双模预分频器的分频性能稳定可靠的同时，大大提升工作速度且降低了功耗。
Description
技术领域
本发明涉及电路技术领域，尤其涉及双模预分频器。
背景技术
锁相环(Phase Locked Loop，PLL)频率合成器广泛地应用于大规模数字集成电路，如视频图像处理系统、通讯系统和微处理器中地各种低抖动的时钟都是有PLL频率合成器产生。锁相环频率合成器主要包括鉴频鉴相器、电荷泵、压控振荡器和分频器，其中，分频器是锁相环的一个非常重要的功能模块，它的性能直接影响着频率合成器中频率合成功能的准确实现。分频器与压控振荡器相同，均工作在频率合成器的最高频率处，分频器的频率范围决定了整个频率合成器乃至整个系统的工作速度。为了获得2个不同的分频比，分频器一般采用双模预分频器，包括一个N/N+1(如2/3或4/5)分频器加上多个2分频器组成，高速双模分频器通常包括触发器和附加的逻辑门组成，但是附加逻辑门会存在延迟，其延迟会大大降低分频器的工作速度。所以，一本的2/3分频器和3/4分频器的速度都比单个触发器形成的2分频器慢，这些延迟也会造成PLL频率合成器的工作速度低且功耗大，严重影响了整个系统的性能。
因此，现有技术中的双模预分频器存在工作速度低，功耗大的问题。
发明内容
本发明实施例提供一种双模预分频器，以解决双模预分频器工作速度低，功耗大的问题。
根据本发明实施例，提供了一种2/3双模预分频器，包括：
第一触发器，包括第一时钟端、第一信号端和第一输出端；
第二触发器，包括第二时钟端、第二信号端、第二输出端和第二反相输出端，其中，所述第一输出端与所述第二信号端连接；
控制电路，与所述第二触发器电连接，包括第一开关和第二开关，用于根据控制信号切换所述2/3双模预分频器的2分频或3分频的工作状态；其中，当所述控制信号为高电平时，所述2/3双模预分频器工作于3分频状态；当所述控制信号为低电平时，所述2/3双模预分频器工作于2分频状态。
可选地，所述第一触发器包括第一阶电路和第二阶电路，所述第一阶电路包括第一时钟端和第一信号端，所述第二阶电路包括第一输出端，所述第一阶电路与所述第二阶电路串联连接。
可选地，所述第一阶电路包括：第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的栅端为所述第一时钟端，所述第一晶体管的漏端与所述第二晶体管的源端连接，所述第二晶体管的漏端与所述第三晶体管的漏端连接且作为所述第一阶电路的输出端，所述第二晶体管的栅端与所述第三晶体管的栅端连接且作为所述第一信号端。
可选地，所述第一晶体管的源端连接工作电源。
可选地，所述第三晶体管的源端接地。
可选地，所述第一晶体管和所述第二晶体管包括P型晶体管。
可选地，所述第三晶体管包括N型晶体管。
可选地，所述第二阶电路包括：第四晶体管、第五晶体管和第六晶体管，所述第四晶体管的栅端与所述第五晶体管的栅端连接且作为所述第二阶电路的输入端，所述第四晶体管的漏端与所述第五晶体管的漏端连接且作为所述第一触发器的第一输出端，所述第五晶体管的源端与所述第六晶体管的漏端连接，所述第六晶体管的栅端连接至所述第一时钟端。
可选地，所述第四晶体管的源端连接工作电源。
可选地，所述第六晶体管的源端接地。
可选地，所述第四晶体管包括P型晶体管。
可选地，所述第五晶体管和所述第六晶体管包括N型晶体管。
可选地，所述第一阶电路的输出端与所述第二阶电路的输入端连接。
可选地，所述第二触发器包括第三阶电路、第四阶电路、第五阶电路和反相器，所述第三阶电路包括第二时钟端和第二信号端，所述第五阶电路包括第二反相输出端，所述反相器包括第二输出端，所述第三阶电路、所述第四阶电路、所述第五阶电路和所述反相器串联连接。
可选地，所述第三阶电路包括：第七晶体管、第八晶体管和第九晶体管，所述第七晶体管的栅端为所述第二时钟端，所述第七晶体管的漏端与所述第八晶体管的源端连接，所述第八晶体管的漏端与所述第九晶体管的漏端连接且作为所述第三阶电路的输出端，所述第八晶体管的栅端与所述第九晶体管的栅端连接且作为所述第二信号端。
可选地，所述第一触发器的输出端连接至所述第二信号端。
可选地，所述第七晶体管的源端连接工作电源。
可选地，所述第九晶体管的源端接地。
可选地，所述第七晶体管和所述第八晶体管包括P型晶体管。
可选地，所述第九晶体管包括N型晶体管。
可选地，所述第四阶电路包括：第十晶体管、第十一晶体管和第十二晶体管，所述第十晶体管的栅端连接至所述第二时钟端，所述第十晶体管的漏端与所述第十一晶体管的漏端连接且作为所述第四阶电路的输出端，所述第十一晶体管的源端与所述第十二晶体管的漏端连接，所述第十一晶体管的栅端作为所述第四阶电路的输入端，所述第十二晶体管的栅端连接至所述第二时钟端。
可选地，所述第十晶体管的源端连接工作电源。
可选地，所述第十二晶体管的源端接地。
可选地，所述第十晶体管包括P型晶体管。
可选地，所述第十一晶体管和所述第十二晶体管包括N型晶体管。
可选地，所述第三阶电路的输出端与所述第四阶电路的输入端连接。
可选地，所述第五阶电路包括：第十三晶体管、第十四晶体管和第十五晶体管，所述第十三晶体管的栅端与所述第十四晶体管的栅端连接且作为所述第五阶电路的输入端，所述第十三晶体管的漏端与所述第十四晶体管的漏端连接且作为所述第二触发器的第二反相输出端，所述第十四晶体管的源端与所述第十五晶体管的漏端连接，所述第十五晶体管的栅端连接至所述第二时钟端。
可选地，所述第十三晶体管的源端连接工作电源。
可选地，所述第十五晶体管的源端接地。
可选地，所述第十三晶体管包括P型晶体管。
可选地，所述第十四晶体管和所述第十五晶体管包括N型晶体管。
可选地，所述第四阶电路的输出端与所述第五阶电路的输入端连接。
可选地，所述反相器包括：第十六晶体管和第十七晶体管，所述第十六晶体管的栅端与所述第十七晶体管的栅端连接且作为所述反相器的输入端，所述第十六晶体管的漏端与所述第十七晶体管的漏端连接且作为所述第二触发器的第二输出端。
可选地，所述第十六晶体管的源端连接工作电源。
可选地，所述第十七晶体管的源端接地。
可选地，所述第十六晶体管包括P型晶体管。
可选地，所述第十七晶体管包括N型晶体管。
可选地，所述第五阶电路的输出端与所述反相器的输入端连接。
可选地，所述第二触发器的第二反向输出端连接至所述第一触发器的第一信号端。
可选地，所述控制电路包括：第十八晶体管和第十九晶体管，所述第十八晶体管的栅端连接至所述控制信号，所述第十八晶体管的源端连接至所述第二触发器的第二反向输出端，所述第十八晶体管的漏端连接至所述第十九晶体管的栅端，所述第十九晶体管的漏端连接至所述第三阶电路的输出端。
可选地，所述第十九晶体管的源端连接至工作电源。
可选地，所述第十八晶体管和所述第十九晶体管包括P型晶体管。
可选地，所述第一时钟端与所述第二时钟端连接至相同的时钟信号。
可选地，所述第一触发器和/或所述第二触发器包括MCML DFF、TSPC DFF、或E-TSPC DFF。
本发明实施例的双模预分频器，通过实现了3分频结构后，加入控制电路时3分频结构减少一个时钟周期实现2分频结构，去除了传统双模预分频器中附加的逻辑门，解决了双模预分频器工作速度低，功耗大的问题，保证双模预分频器的分频性能稳定可靠的同时，减小了体积，大大提升工作速度且降低了功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中的一种2/3双模预分频器的示意性框图；
图2是现有技术中的一种2/3双模预分频器的晶体管电路图；
图3是现有技术中的又一种2/3双模预分频器的晶体管电路图；
图4是本发明实施例的一种2/3双模预分频器的晶体管电路图；
图5是本发明实施例的一种2/3双模预分频器的仿真结果示例。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参见图1，图1示出了现有技术中的一种2/3双模预分频器的示意性框图。如图1所示，所述2/3双模预分频器100包括第一触发器DFF110和第二触发器DFF120，以及逻辑门G1和G2，其中，所述逻辑门G1和G2可以是或非门(NOR门)。
图1中所述的传统式2/3双模预分频器100中，第一触发器DFF110的时钟端CP1和第二触发器DFF120的时钟端CP2均连接至时钟信号Fin，第一触发器DFF110的输出端Q1连接至或非门G1的一个输入端，或非门G1的另一个输入端连接至控制信号MC，或非门G1的输出端连接至或非门G2的一个输入端，或非门G2的输出端连接至第二触发器DFF120的信号端D2，第二触发器DFF120的输出端Q2连接至或非门G2的另一个输入端，且作为2/3双模预分频器100的信号输出端Fout，第二触发器DFF120的反相输出端Q2b连接至第一触发器DFF110的信号端D1。
其中，第一触发器DFF110和第二触发器DFF120均为D触发器，D触发器具有信号输入端即为D1端和D2端，而CP1端和CP2端是时钟信号的输入端，D触发器需要提供时钟信号(如时钟脉冲)才能正常工作，将D触发器的Q非端接到数据输入端D即可实现二分频。第一触发器DFF110和第二触发器DFF120属于脉冲上升沿触发。当控制信号MC为高电平即MC＝1时，2/3双模预分频器100实现2分频功能，2/3双模预分频器100的输出信号的频率时脉冲信号的1/2倍；当控制信号MC为低电平即MC＝0时，2/3双模预分频器100实现3分频功能，2/3双模预分频器100的输出信号的频率时脉冲信号的1/3倍。
参见图2，如2示出了图1所示的传统2/3双模预分频器的晶体管电路图。如图2所示，传统2/3双模预分频器200包括第一TSPC触发器DFF210和第二TSPC触发器DFF220，以及或非门230、240。从图2中可以看出，第一TSPC触发器DFF210的负载是一个或非门230，第二TSPC触发器DFF220的负载是第一TSPC触发器DFF210、一个或非门240和第二TSPC触发器DFF220的输出阶221。由于第二TSPC触发器DFF220上的大负载以及或非门230、240，限制了传统2/3双模预分频器200的工作速度以及功耗的改善。
为了增加图1所示的传统2/3双模预分频器的工作速度，参见图3，图3中示出了现有技术中的又一种2/3双模预分频器的晶体管电路图。如图3所示，图3中的2/3双模预分频器300可以减小单独的逻辑门数量，尽量将逻辑门和D触发器的一些支路合并，既可以降低功耗，又可以减少逻辑门产生的延迟，加快2/3双模预分频器的工作速度。
图3中的2/3双模预分频器300包括第一TSPC触发器DFF310和第二TSPC触发器DFF320，其中，与图2中的2/3双模预分频器200相比，将图2中2/3双模预分频器200的第一个与非门230嵌入到第一TSPC触发器DFF210的第三阶电路311中，将图2中2/3双模预分频器200的第二个与非门240嵌入到第二TSPC触发器DFF220的第一阶中，以改善传统2/3双模预分频器的工作速度。但是根据图3所示的电路图可知，第二TSPC触发器DFF320的第一阶电路321堆栈了四个晶体管且第二TSPC触发器DFF320的三阶电路均为上升沿触发，仍然限制了对2/3双模预分频器的工作速度的改善。
为了保证整个频率合成器和锁相环的工作性能，双模预分频器作为一种可编程分频器需要能够提供最小的关键路径延迟，即在触发器单元相同的情况下，整个分频器能够达到最高工作速度，或者说在速度要求一定的情况下，能够达到功耗最小。
基于上述考虑，本发明实施例提供了一种2/3双模预分频器，参见图4，图4示出了本发明实施例的一种2/3双模预分频器。所述一种2/3双模预分频器400包括：
第一触发器410，包括第一时钟端CP41、第一信号端D41和第一输出端Q41；
第二触发器420，包括第二时钟端CP42、第二信号端D42、第二输出端Q42和第二反相输出端Q42b，其中，所述第一输出端Q41与所述第二信号端D42连接；
控制电路430，与所述第二触发器420电连接，包括第一开关431和第二开关432，用于根据控制信号MC切换所述2/3双模预分频器400的2分频或3分频的工作状态；其中，当所述控制信号MC为高电平时，所述2/3双模预分频器400工作于3分频状态；当所述控制信号MC为低电平时，所述2/3双模预分频器400工作于2分频状态。
可选地，所述第一触发器410包括第一阶电路411和第二阶电路412，所述第一阶电路411包括第一时钟端CP41和第一信号端D41，所述第二阶电路412包括第一输出端Q41，所述第一阶电路411与所述第二阶电路412串联连接。
可选地，所述第一阶电路411包括：第一晶体管P1、第二晶体管P5和第三晶体管N2，所述第一晶体管P1的栅端为所述第一时钟端CP41，所述第一晶体管P1的漏端与所述第二晶体管P5的源端连接，所述第二晶体管P5的漏端与所述第三晶体管N2的漏端连接且作为所述第一阶电路411的输出端，所述第二晶体管P5的栅端与所述第三晶体管N2的栅端连接且作为所述第一信号端D41。
可选地，所述第一晶体管P1的源端连接工作电源。
可选地，所述第三晶体管N2的源端接地。
可选地，所述第一晶体管P1和所述第二晶体管P5包括P型晶体管。
可选地，所述第三晶体管N2包括N型晶体管。
可选地，所述第二阶电路412包括：第四晶体管P2、第五晶体管N3和第六晶体管N4，所述第四晶体管P2的栅端与所述第五晶体管N3的栅端连接且作为所述第二阶电路412的输入端，所述第四晶体管P2的漏端与所述第五晶体管N3的漏端连接且作为所述第一触发器410的第一输出端Q41(也是所述第二阶电路412的输出端S2)，所述第五晶体N3管的源端与所述第六晶体管N4的漏端连接，所述第六晶体管N4的栅端连接至所述第一时钟端CP41。
可选地，所述第四晶体管P2的源端连接工作电源。
可选地，所述第六晶体管N4的源端接地。
可选地，所述第四晶体管P2包括P型晶体管。
可选地，所述第五晶体管N3和所述第六晶体管N4包括N型晶体管。
可选地，所述第一阶电路411的输出端S1与所述第二阶电路412的输入端连接。
可选地，所述第二触发器420包括第三阶电路421、第四阶电路422、第五阶电路423和反相器424，所述第三阶电路421包括第二时钟端CP42和第二信号端D42，所述第五阶电路423包括第二反相输出端Q42b，所述反相器424包括第二输出端Q42，所述第三阶电路421、所述第四阶电路422、所述第五阶电路423和所述反相器424串联连接。
可选地，所述第三阶电路421包括：第七晶体管P8、第八晶体管P9和第九晶体管N11，所述第七晶体管P8的栅端为所述第二时钟端CP42，所述第七晶体管P8的漏端与所述第八晶体管P9的源端连接，所述第八晶体管P9的漏端与所述第九晶体管N11的漏端连接且作为所述第三阶电路421的输出端S3，所述第八晶体管P9的栅端与所述第九晶体管N11的栅端连接且作为所述第二信号端D42。
可选地，所述第一触发器410的输出端Q41连接至所述第二信号端D42。
可选地，所述第七晶体管P8的源端连接工作电源。
可选地，所述第九晶体管N11的源端接地。
可选地，所述第七晶体管P8和所述第八晶体管P9包括P型晶体管。
可选地，所述第九晶体管N11包括N型晶体管。
可选地，所述第四阶电路422包括：第十晶体管P10、第十一晶体管N12和第十二晶体管N13，所述第十晶体管P10的栅端连接至所述第二时钟端CP42，所述第十晶体管P10的漏端与所述第十一晶体管N12的漏端连接且作为所述第四阶电路422的输出端S4，所述第十一晶体管N12的源端与所述第十二晶体管N13的漏端连接，所述第十一晶体管N12的栅端作为所述第四阶电路422的输入端，所述第十二晶体管N13的栅端连接至所述第二时钟端CP42。
可选地，所述第十晶体管P10的源端连接工作电源。
可选地，所述第十二晶体管N13的源端接地。
可选地，所述第十晶体管P10包括P型晶体管。
可选地，所述第十一晶体管N12和所述第十二晶体N13管包括N型晶体管。
可选地，所述第三阶电路421的输出端S3与所述第四阶电路422的输入端连接。
可选地，所述第五阶电路423包括：第十三晶体管P11、第十四晶体管N14和第十五晶体管N15，所述第十三晶体管P11的栅端与所述第十四晶体管N14的栅端连接且作为所述第五阶电路423的输入端，所述第十三晶体管P11的漏端与所述第十四晶体管N14的漏端连接且作为所述第二触发器420的第二反相输出端Q42b(也是所述第五阶电路423的输出端)，所述第十四晶体管N14的源端与所述第十五晶体管N15的漏端连接，所述第十五晶体管N15的栅端连接至所述第二时钟端CP42。
可选地，所述第十三晶体管P11的源端连接工作电源。
可选地，所述第十五晶体管N15的源端接地。
可选地，所述第十三晶体管P11包括P型晶体管。
可选地，所述第十四晶体管N14和所述第十五晶体管N15包括N型晶体管。
可选地，所述第四阶电路422的输出端S4与所述第五阶电路423的输入端连接。
可选地，所述反相器424包括：第十六晶体管P12和第十七晶体管N16，所述第十六晶体管P12的栅端与所述第十七晶体管N16的栅端连接且作为所述反相器的输入端，所述第十六晶体管P12的漏端与所述第十七晶体管N16的漏端连接且作为所述第二触发器420的第二输出端Q42(也是所述反相器424的输出端)。
可选地，所述第十六晶体管P12的源端连接工作电源。
可选地，所述第十七晶体管N16的源端接地。
可选地，所述第十六晶体管P12包括P型晶体管。
可选地，所述第十七晶体管N16包括N型晶体管。
可选地，所述第五阶电路423的输出端与所述反相器424的输入端连接。
可选地，所述第二触发器420的第二反向输出端Q42b连接至所述第一触发器410的第一信号端D41。
可选地，所述第一开关和/或第二开关包括晶体管，可以是P型晶体管或N型晶体管。
可选地，所述控制电路430包括：第十八晶体管P4和第十九晶体管P3，所述第十八晶体管P4的栅端连接至所述控制信号MC，所述第十八晶体管P4的源端连接至所述第二触发器420的第二反向输出端Q42b，所述第十八晶体管P4的漏端连接至所述第十九晶体管P3的栅端，所述第十九晶体管P3的漏端连接至所述第三阶电路421的输出端S3。
可选地，所述第十九晶体管P3的源端连接至工作电源。
可选地，所述第十八晶体管P4和所述第十九晶体管P3包括P型晶体管。
可选地，所述第一时钟端CP41与所述第二时钟端CP42连接至相同的时钟信号。
可选地，所述第一触发器410和/或所述第二触发器420可以是MCML(MOS Current-Mode Logic)/TSPC(true single phase clock，真单相时钟)/E-TSPC(Extentended TrueSingle Phase Clock,扩展真单相时钟)DFF(data flip-flop或delay flip-flop，D触发器)中的一种。
在一个实施例中，再次参见图4和图5，以图4和图5对本发明实施例的2/3双模预分频器的原理进行进一步说明。具体包括：
当控制信号MC＝1时，所述控制电路430的第十八晶体管P4和第十九晶体管P3均断开，即十八晶体管P4和第十九晶体管P3不工作，则第一阶电路411、第二阶电路412、第三阶电路421、第四阶电路422、第五阶电路423和反相器424组成3分频电路，实现2/3双模预分频器的3分频功能。
当控制信号MC＝0时，所述控制电路430的第十八晶体管P4和第十九晶体管P3均导通，即十八晶体管P4和第十九晶体管P3均工作，则第三阶电路421的输出端S3的电压被拉高，且连接至第二接触器420的第二反相输出端Q24b，则仅第三阶电路421、第四阶电路422、第五阶电路423和反相器424进行工作，而第一阶电路411和第二阶电路412均不工作，第三阶电路421、第四阶电路422、第五阶电路423和反相器424组成2分频电路，实现2/3双模预分频器的2分频功能。
在一个实施例中，参见图5，图5示出了本发明实施例的图4中一种2/3双模预分频器的仿真结果示例。如图5所示，所述第一时钟端CP41与所述第二时钟端CP42连接至相同的时钟信号V(clk)，其频率为1GHZ；控制信号V(mc)为一个阶跃信号，其首先为低电平，在t1时刻变为高电平；输出信号V(q)为图4中一种2/3双模预分频器的输出信号；
在时间段0-t1之间，控制信号MC＝0即为低电平，所述控制电路430的第十八晶体管P4和第十九晶体管P3均导通，即十八晶体管P4和第十九晶体管P3均工作，则第三阶电路421的输出端S3的电压被拉高，且连接至第二接触器420的第二反相输出端Q24b，则仅第三阶电路421、第四阶电路422、第五阶电路423和反相器424进行工作，而第一阶电路411和第二阶电路412均不工作，第三阶电路421、第四阶电路422、第五阶电路423和反相器424组成3分频电路，实现2/3双模预分频器的2分频功能组成2分频电路，实现2/3双模预分频器的2分频功能；所以，在时间段0-t1之间，2/3双模预分频器的输出信号V(q)的频率为500MHZ，即为时钟信号V(clk)的频率的1/2倍；
在时间段t1-t2之间，控制信号MC＝1即为高电平，所述控制电路430的第十八晶体管P4和第十九晶体管P3均断开，即十八晶体管P4和第十九晶体管P3不工作，则第一阶电路411、第二阶电路412、第三阶电路421、第四阶电路422、第五阶电路423和反相器424组成3分频电路，实现2/3双模预分频器的3分频功能；所以，在时间段t1-t2之间，2/3双模预分频器的输出信号V(q)的频率为333MHZ，即为时钟信号V(clk)的频率的1/3倍。
本发明实施例通过提供上述2/3双模预分频器，通过实现了3分频结构后，加入控制电路时3分频结构减少一个时钟周期实现2分频结构，去除了传统双模预分频器中附加的逻辑门，解决了双模预分频器工作速度低，功耗大的问题，保证双模预分频器的分频性能稳定可靠的同时，减小了体积，大大提升工作速度且降低了功耗。
本发明实施例中所使用的技术术语仅用于说明特定实施例而并不旨在限定本发明。在本文中，单数形式“一”、“该”及“所述”用于同时包括复数形式，除非上下文中明确另行说明。进一步地，在说明书中所使用的用于“包括”和/或“包含”是指存在所述特征、整体、步骤、操作、元件和/或构件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、元件和/或构件。
在所附权利要求中对应结构、材料、动作以及所有装置或者步骤以及功能元件的等同形式(如果存在的话)旨在包括结合其他明确要求的元件用于执行该功能的任何结构、材料或动作。本发明的描述出于实施例和描述的目的被给出，但并不旨在是穷举的或者将被发明限制在所公开的形式。在不偏离本发明的范围和精神的情况下，多种修改和变形对于本领域的一般技术人员而言是显而易见的。本发明中所描述的实施例能够更好地揭示本发明的原理与实际应用，并使本领域的一般技术人员可了解本发明。
本发明中所描述的流程图仅仅为一个实施例，在不偏离本发明的精神的情况下对此图示或者本发明中的步骤可以有多种修改变化。比如，可以不同次序的执行这些步骤，或者可以增加、删除或者修改某些步骤。本领域的一般技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。
Claims (10)
1.一种2/3双模预分频器，其特征在于，所述2/3双模预分频器包括：
第一触发器，包括第一时钟端、第一信号端和第一输出端，所述第一触发器包括第一阶电路和第二阶电路，所述第一阶电路包括第一时钟端和第一信号端，所述第二阶电路包括第一输出端，所述第一阶电路与所述第二阶电路串联连接；
第二触发器，包括第二时钟端、第二信号端、第二输出端和第二反相输出端，其中，所述第一输出端与所述第二信号端连接，所述第二触发器包括第三阶电路、第四阶电路、第五阶电路和反相器，所述第三阶电路包括第二时钟端和第二信号端，所述第五阶电路包括第二反相输出端，所述反相器包括第二输出端，所述第三阶电路、所述第四阶电路、所述第五阶电路和所述反相器串联连接；
控制电路，与所述第二触发器电连接，包括第一开关和第二开关，用于根据控制信号切换所述2/3双模预分频器的2分频或3分频的工作状态；其中，当所述控制信号为高电平时，所述2/3双模预分频器工作于3分频状态；当所述控制信号为低电平时，所述2/3双模预分频器工作于2分频状态。
2.如权利要求1所述的2/3双模预分频器，其特征在于，所述第一阶电路包括：第一晶体管、第二晶体管和第三晶体管，所述第一晶体管的栅端为所述第一时钟端，所述第一晶体管的漏端与所述第二晶体管的源端连接，所述第二晶体管的漏端与所述第三晶体管的漏端连接且作为所述第一阶电路的输出端，所述第二晶体管的栅端与所述第三晶体管的栅端连接且作为所述第一信号端。
3.如权利要求1所述的2/3双模预分频器，其特征在于，所述第二阶电路包括：第四晶体管、第五晶体管和第六晶体管，所述第四晶体管的栅端与所述第五晶体管的栅端连接且作为所述第二阶电路的输入端，所述第四晶体管的漏端与所述第五晶体管的漏端连接且作为所述第一触发器的第一输出端，所述第五晶体管的源端与所述第六晶体管的漏端连接，所述第六晶体管的栅端连接至所述第一时钟端。
4.如权利要求1所述的2/3双模预分频器，其特征在于，所述第三阶电路包括：第七晶体管、第八晶体管和第九晶体管，所述第七晶体管的栅端为所述第二时钟端，所述第七晶体管的漏端与所述第八晶体管的源端连接，所述第八晶体管的漏端与所述第九晶体管的漏端连接且作为所述第三阶电路的输出端，所述第八晶体管的栅端与所述第九晶体管的栅端连接且作为所述第二信号端。
5.如权利要求1所述的2/3双模预分频器，其特征在于，所述第四阶电路包括：第十晶体管、第十一晶体管和第十二晶体管，所述第十晶体管的栅端连接至所述第二时钟端，所述第十晶体管的漏端与所述第十一晶体管的漏端连接且作为所述第四阶电路的输出端，所述第十一晶体管的源端与所述第十二晶体管的漏端连接，所述第十一晶体管的栅端作为所述第四阶电路的输入端，所述第十二晶体管的栅端连接至所述第二时钟端。
6.如权利要求1所述的2/3双模预分频器，其特征在于，所述第五阶电路包括：第十三晶体管、第十四晶体管和第十五晶体管，所述第十三晶体管的栅端与所述第十四晶体管的栅端连接且作为所述第五阶电路的输入端，所述第十三晶体管的漏端与所述第十四晶体管的漏端连接且作为所述第二触发器的第二反相输出端，所述第十四晶体管的源端与所述第十五晶体管的漏端连接，所述第十五晶体管的栅端连接至所述第二时钟端。
7.如权利要求1所述的2/3双模预分频器，其特征在于，所述反相器包括：第十六晶体管和第十七晶体管，所述第十六晶体管的栅端与所述第十七晶体管的栅端连接且作为所述反相器的输入端，所述第十六晶体管的漏端与所述第十七晶体管的漏端连接且作为所述第二触发器的第二输出端。
8.如权利要求1所述的2/3双模预分频器，其特征在于，所述控制电路包括：第十八晶体管和第十九晶体管，所述第十八晶体管的栅端连接至所述控制信号，所述第十八晶体管的源端连接至所述第二触发器的第二反向输出端，所述第十八晶体管的漏端连接至所述第十九晶体管的栅端，所述第十九晶体管的漏端连接至所述第三阶电路的输出端。
9.如权利要求1所述的2/3双模预分频器，其特征在于，所述第二触发器的第二反向输出端连接至所述第一触发器的第一信号端。
10.如权利要求1所述的2/3双模预分频器，其特征在于，所述第一时钟端与所述第二时钟端连接至相同的时钟信号。
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