CN102710259B - 高速低功耗真单相时钟双模预分频器 - Google Patents

Abstract

本发明公开一种高速低功耗真单相时钟双模预分频器，包括由多个静态CMOSD触发器组成的触发器单元、模式切换控制单元和自适应功耗控制单元，静态CMOSD触发器采用同步触发，静态CMOSD触发器的CK端接输入时钟，静态CMOSD触发器的D端接模式切换控制单元的输出；模式切换控制单元的输入接分频及模式控制端和触发器单元的输出；自适应功耗控制单元的输入接模块电源关断控制字和模式切换控制单元的输出。本发明的D触发器采用有比逻辑降低电容负载来提高工作速度，在同等高速下真单相时钟较电流模逻辑结构的电流由毫安级降为微安级，自适应功耗控制模式根据总分频比配置使双模预分频器功耗进一步节省15～50%。

Description

高速低功耗真单相时钟双模预分频器

技术领域

本发明涉及PLL结构的频率合成器，具体是一种高速低功耗真单相时钟双模预分频器。

背景技术

在无线通信系统中，接收系统需要将已调制的射频或微波信号还原成原始信号或数据，而在发射系统中，则需要将信号或数据调制到射频或微波频率上，以便于远距离传播。在接收和发送过程中，都离不开本机振荡信号，将接收信号下变频和将发射信号上变频。

本机振荡信号通常通过基于锁相环的频率合成器来产生，频率合成器通常包括压控振荡器，含电荷泵的鉴频鉴相器，多模分频器，环路滤波器。当接收的无线信号信道改变或者发射信号需要改变频率时，通过配置多模分频器的分频比N，使压控振荡器的振荡频率通过锁相环锁定到参考晶振频率的N倍，即所需要的振荡频率处。

多模分频器，可理解为一组高频时钟工作的计数器，可以任意配置计数值。目前常用的结构有脉冲吞咽式和2/3级联结构，脉冲吞咽式结构如附图1所示，可编程的主、辅计数器负责双模预分频器的模式切换，经过N分频的时钟经主计数器输出，N=M×P+A。但是在传统的高速脉冲吞咽式结构中，第一级的双模预分频采用电流模逻辑电路实现，模块消耗的功耗成为决定芯片功耗的关键模块之一，不利于应用于移动便携设备等低功耗场合。电流模逻辑的D锁存器如图2所示，采用电流源供电，故静态功耗等于工作功耗，且在高频工作中，为了保证工作速度和一定的输出幅度，功耗成指数的增长。两种结构中的双模分频器，都不能在分频比切换时，自适用的关断一些不需使用的D触发器，来进一步降低功耗。

发明内容

本发明的目的是提供一种高速低功耗真单相时钟双模预分频器，极大的降低传统电流模结构的功耗，同时通过采用有比逻辑和逻辑D触发器结构，使传统的真单相时钟结构的分频器工作频率大大提高，再通过优化电路，减少电路晶体管的数目，同时加入自适应功耗管理模块，在分频比切换时，关断无需使用的D触发器，进一步降低双模预分频器的功耗。

按照本发明提供的技术方案，所述高速低功耗真单相时钟双模预分频器包括：由多个静态CMOS D触发器组成的触发器单元、模式切换控制单元和自适应功耗控制单元，静态CMOS D触发器采用同步触发，静态CMOS D触发器的CK端接输入时钟，静态CMOS D触发器的D端接模式切换控制单元的输出；模式切换控制单元的输入接分频及模式控制端和触发器单元的输出；自适应功耗控制单元的输入接模块电源关断控制字和模式切换控制单元的输出。

所述自适应功耗控制单元的输出连接每个静态CMOS D触发器的电源关断端。

进一步的，所述触发器单元包括4个真单相时钟的D触发器，D触发器采用有比逻辑电路，减小晶体管数目，减小关键节点负载电容而提高工作速度。

所述模式切换控制单元用于切换双模预分频器的分频比P、P+1，控制双模预分频器使之工作在P或P+1模式，其中P为4或8，完成工作分频比配置。所述自适应功耗控制单元根据预分频的分频比为4时，关断第3个、第4个D触发器，分频比为8时，关断第3个D触发器。

所述触发器单元包括第一D触发器、第二D触发器、第三D触发器、第四D触发器，模式切换控制单元包括或门、第一与非门、第二与非门、第一双路选择器、第二双路选择器，自适应功耗控制单元包括非门、第四与非门，模式切换控制单元和自适应功耗控制单元共用第三与非门；第一D触发器的D端连接第一与非门的输出，第一D触发器的Q端接第二D触发器的D端和第二双路选择器的第二输入端，第一D触发器的电源关断端接非门的输出，第一D触发器的QN端接第四D触发器的CK，第二D触发器的Q端接第一与非门的输入，第二D触发器的电源关断端接非门的输出，第二D触发器的QN端接第二与非门的输入，第三D触发器的D端接第二与非门的输出，第三D触发器的Q端接或门的输入，第三D触发器的电源关断端接第三与非门的输出，第三与非门的输出还连接或门的另一输入所述第一D触发器的CK端、第二D触发器的CK端、第三D触发器的CK端连接输入时钟，第四D触发器的D端接自身的QN端，第四D触发器的Q端接第一双路选择器的第一输入端和第二双路选择器的第一输入端，第四D触发器的电源关断端接第四与非门的输出，或门的输出连接第一与非门的输入，第二与非门输入还连接分频比控制字和第一双路选择器输出，第一双路选择器第二输入端接分频比控制字，第一双路选择器选择端和第二双路选择器选择端接模式控制字，第二双路选择器输出端输出模块输出时钟，第三与非门输入端连接第一双路选择器输出、分频比控制字、模块电源关断控制字，非门输入接模块电源关断控制字，第四与非门输入接模块电源关断控制字和模式控制字；其中第一D触发器、第二D触发器、第三D触发器和或门、第一与非门、第二与非门构成4/5双模预分频器，而加上当作2分频的第四D触发器和第一双路选择器、第二双路选择器，则构成8/9双模预分频器；模式控制字通过控制第四与非门来打开或关闭第四D触发器，同时通过选择第一双路选择器、第二双路选择器的输出，来完成4/5或8/9工作模式的切换；分频比控制字控制第三与非门和模式控制字控制第四与非门，实现自适应的功耗控制，当模式控制字为高电平时，分频比控制字为低电平时，预分频工作在8分频，此时，第三与非门输出高电平关断第三D触发器，节能25%；当模式控制字和分频比控制字都为低电平时，预分频器工作在4分频，此时第三与非门输出高电平关断第三D触发器，第四与非门输出高电平关断第四D触发器，节能50%。

所述D触发器包括：第一NMOS管栅极接D触发器的D端，第一NMOS管漏极和第二PMOS管漏极接第二NMOS管栅极、第四PMOS管栅极、第四NMOS管栅极，第二PMOS管栅极、第三PMOS管栅极、第三NMOS管栅极、第六NMOS管栅极接D触发器的CK端，第三PMOS管漏极和第二NMOS管漏极接第五PMOS管栅极，第二NMOS管源极接第三NMOS管漏极，第四PMOS管漏极和第四NMOS管漏极接第五NMOS管栅极，第五PMOS管漏极和第五NMOS管漏极接D触发器的QN端和第六PMOS管栅极、第七NMOS管栅极，第六PMOS管漏极、第七NMOS管漏极接D触发器的Q端；所述第二PMOS管源极、第三PMOS管源极、第四PMOS管源极、第五PMOS管源极、第六PMOS管源极接第一PMOS管漏极，第一PMOS管源极接电源电压，第一PMOS管栅极接D触发器的电源关断端，第一NMOS管源极、第三NMOS管源极、第四NMOS管源极、第六NMOS管源极、第七NMOS管源极接地；所述D触发器带关断控制，由电源关断端控制第一PMOS管完成，第一NMOS管和第二PMOS管组成伪NMOS反相器，第三PMOS管、第二NMOS管和第三NMOS管组成NMOS预充电级，第五PMOS管、第五NMOS管和第六NMOS管组成反相器输出级输出QN信号，第六PMOS管和第七NMOS管组成的反相器输出Q信号，第四PMOS管、第四NMOS管将第一级伪NMOS反相器输出信号反向后输入第五NMOS管栅极。

将所述或门、第一与非门、第二与非门、第一双路选择器、第二双路选择器、第三与非门、非门、第四与非门内嵌到所述第一D触发器、第二D触发器、第三D触发器或第四D触发器中，组成逻辑D触发器。

本发明带来的有益效果是：

1.  提供了一种低功耗双模预分频器的解决方案，相对于传统电流模结构功耗为数十或数毫安，降低为数百微安。

2.  提供了一种高速的真单相时钟双模预分频器的解决方案，相对于传统的真单相时钟结构，工作频率由数百MHz提高到数GHz。

3.  采用自适应功耗管理模式，使功耗进一步降低15～50%。

4.  双模分频器采用真单相时钟结构实现，晶体管尺寸大大减小，极大了节省了芯片面积，降低了成本。

5.  采用有比逻辑的D触发器，减小关键路径上节点的负载电容，提高工作速度。

6.  将模式切换的逻辑电路内嵌于D触发器，组成逻辑D触发器，减小关键路径延时，提高工作速度。

附图说明

图1是脉冲吞咽式多模分频器框图。

图2是传统的电流模逻辑的D锁存器原理图。

图3是本发明实施例的用于脉冲吞咽式双模预分频器框图。

图4是本发明实施例的用于脉冲吞咽式双模预分频器原理图。

图5是本发明实施例的用于脉冲吞咽式双模预分频器中有比逻辑D触发器原理图。

图6是本发明实施例的用于脉冲吞咽式双模预分频器中先或再与非逻辑输入的逻辑D触发器原理图。

图7是本发明实施例的用于脉冲吞咽式双模预分频器中3输入与非逻辑输入的逻辑D触发器原理图。

具体实施方式

以下结合实施例，参照附图，对本发明的具体实现方式进行详细阐述，使本发明的技术方案、有益效果得到进一步说明。

本发明实施例的用于脉冲吞咽式双模预分频器框图，如图3所示，包括由多个静态CMOS D触发器组成的触发器单元41、模式切换控制单元42和自适应功耗控制单元43，静态CMOS D触发器采用同步触发，静态CMOS D触发器的CK端接输入时钟Fin，D端接模式切换控制单元42的输出；模式切换控制单元42的输入接分频模式控制端和触发器单元41的输出；自适应功耗控制单元43的输入接模块电源关断控制字NSHD和模式切换控制单元42的输出。所述静态CMOS D触发器的端口采用标准的D触发器模型，其D端和CK端为输入，Q端和QN端为输出，QN端输出Q非，即Q的反信号。

其中触发器单元41由3个或4个真单相时钟结构的D触发器构成，以极大地降低传统的采用电流模逻辑结构的功耗，触发器采用同步工作模式，以减小多模分频器的累积时钟抖动和本模块器件引入的噪声，改善相位噪声性能。模式切换控制单元42由组合逻辑电路构成，负责切换双模预分频器为4/5或8/9模式工作，当模式配置好后，进一步控制双模预分频器使之工作在P或P+1模式，其中P为4或8，完成工作分频比配置。自适应功耗控制单元43通过对触发器单元41和模式切换控制单元42的控制来完成，当工作在8/9双模预分频器模式时，如果分频比为8，则自适应的关断触发器单元41中的第3个D触发器；当工作在4/5双模预分频器模式时，如果分频比为4，则自适应的关断触发器单元41中的第3和第4个D触发器；进一步降低双模预分频器的功耗最高达50%。附图1中，Fin为输入时钟，Fout为模块输出时钟，SW为4/5或8/9模式控制字，MC为P或P+1分频比控制字，NSHD为模块电源关断控制字。

为实现D触发器的关断控制，每个D触发器具有电源关断端PD，连接至自适应功耗控制单元43的输出。

本发明用于脉冲吞咽式双模预分频器的实施例原理图如图4所示，其中所述触发器单元41包括第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3、第四D触发器DFF4，模式切换控制单元42包括或门I1、第一与非门I2、第二与非门I3、第一双路选择器I4、第二双路选择器I5，自适应功耗控制单元43包括非门I7、第四与非门I8，模式切换控制单元42和自适应功耗控制单元43共用第三与非门I6。第一D触发器DFF1的D端连接第一与非门I2的输出，第一D触发器DFF1的Q端接第二D触发器DFF2的D端和第二双路选择器I5的第二输入端，第一D触发器DFF1的电源关断端PD接非门I7的输出，第一D触发器DFF1的QN端接第四D触发器DFF4的CK，第二D触发器DFF2的Q端接第一与非门I2的输入，第二D触发器DFF2的电源关断端PD接非门I7的输出，第二D触发器DFF2的QN端接第二与非门I3的输入，第三D触发器DFF3的D端接第二与非门I3的输出，第三D触发器DFF3的Q端接或门I1的输入，第三D触发器DFF3的电源关断端PD接第三与非门I6的输出，第三与非门I6的输出还连接或门I1的另一输入；所述第一D触发器DFF1的CK端、第二D触发器DFF2的CK端、第三D触发器DFF3的CK端连接输入时钟Fin，第四D触发器DFF4的D端接自身的QN端，第四D触发器DFF4的Q端接第一双路选择器I4的第一输入端和第二双路选择器I5的第一输入端，第四D触发器DFF4的电源关断端PD接第四与非门I8的输出，或门I1的输出连接第一与非门I2的输入，第二与非门I3输入还连接分频比控制字MC和第一双路选择器I4输出，第一双路选择器I4第二输入端接分频比控制字MC，第一双路选择器I4选择端和第二双路选择器I5选择端接模式控制字SW，第二双路选择器I5输出端输出模块输出时钟Fout，第三与非门I6输入端连接第一双路选择器I4输出、分频比控制字MC、模块电源关断控制字NSHD，非门I7输入接模块电源关断控制字NSHD，第四与非门I8输入接模块电源关断控制字NSHD和模式控制字SW；其中第一D触发器DFF1、第二D触发器DFF2、第三D触发器DFF3和或门I1、第一与非门I2、第二与非门I3构成4/5双模预分频器，而加上当作2分频的第四D触发器DFF4和第一双路选择器I4、第二双路选择器I5，则构成8/9双模预分频器；模式控制字SW通过控制第四与非门I8来打开或关闭第四D触发器DFF4，同时通过选择第一双路选择器I4、第二双路选择器I5的输出，来完成4/5或8/9工作模式的切换；分频比控制字MC控制第三与非门I6和模式控制字SW控制第四与非门I8，实现自适应的功耗控制，当模式控制字SW为高电平时，分频比控制字MC为低电平时，预分频工作在8分频，此时，第三与非门I6输出高电平关断第三D触发器DFF3，节能25%；当模式控制字SW和分频比控制字MC都为低电平时，预分频器工作在4分频，此时第三与非门I6输出高电平关断第三D触发器DFF3，第四与非门I8输出高电平关断第四D触发器DFF4，节能50%。

本发明实施例的双模预分频器中的D触发器采用真单相时钟结构实现，使电路只有动态功耗，且电路本身的功耗大大减小。为保证实施例的双模预分频器可以工作到5GHz，D触发器采用有比逻辑的真单相时钟如附图5所示。所述D触发器包括：第一NMOS管MN1栅极接D触发器的D端，第一NMOS管MN1漏极和第二PMOS管MP2漏极接第二NMOS管MN2栅极、第四PMOS管MP4栅极、第四NMOS管MN4栅极，第二PMOS管MP2栅极、第三PMOS管MP3栅极、第三NMOS管MN3栅极、第六NMOS管MN6栅极接D触发器的CK端，第三PMOS管MP3漏极和第二NMOS管MN2漏极接第五PMOS管MP5栅极，第二NMOS管MN2源极接第三NMOS管MN3漏极，第四PMOS管MP4漏极和第四NMOS管MN4漏极接第五NMOS管MN5栅极，第五PMOS管MP5漏极和第五NMOS管MN5漏极接D触发器的QN端和第六PMOS管MP6栅极、第七NMOS管MN7栅极，第六PMOS管MP6漏极、第七NMOS管MN7漏极接D触发器的Q端；所述第二PMOS管MP2源极、第三PMOS管MP3源极、第四PMOS管MP4源极、第五PMOS管MP5源极、第六PMOS管MP6源极接第一PMOS管MP1漏极，第一PMOS管MP1源极接电源电压，第一PMOS管MP1栅极接D触发器的电源关断端PD，第一NMOS管MN1源极、第三NMOS管MN3源极、第四NMOS管MN4源极、第六NMOS管MN6源极、第七NMOS管MN7源极接地；所述D触发器带关断控制，由电源关断端PD控制第一PMOS管MP1完成，第一NMOS管MN1和第二PMOS管MP2组成伪NMOS反相器，第三PMOS管MP3、第二NMOS管MN2和第三NMOS管MN3组成NMOS预充电级，第五PMOS管MP5、第五NMOS管MN5和第六NMOS管MN6组成反相器输出级输出QN信号，第六PMOS管MP6和第七NMOS管MN7组成的反相器输出Q信号，第四PMOS管MP4、第四NMOS管MN4将第一级伪NMOS反相器输出信号反向后输入第五NMOS管MN5栅极。其中第一PMOS管MP1为关断管，通过置PD为高电平，使其进入休眠模式。MP2和MN1组成伪NMOS反相器，由于采用比例逻辑，使反相器输出节点的负载电容和本身等效的电阻都要小于传统的采用堆叠结构的互补逻辑反相器，提高了D触发器的工作速度，MP3，MN2和MN3组成NMOS预充电级，对第一级反相器的输出进行预充电。由于在D触发器中，当状态转换时驱动管和负载管会成为决定D触发器延时的关键。以附图5为例，在QN由0变为1的过程中，第一级伪NMOS反相器的输出会导致中间级NMOS预充电级的输出（即输出级MP5的栅极输入）通过MOS管MN2和MN3放电，此时QN会通过MP5充电，使QN逐渐充电至电源电压Vcc,考虑到输出级的驱动能力，需要保证MP5为一个大的尺寸，但这将导致一个大的栅电容，影响预充电级的输出节点的放电速度。为此本实施例在输出的由MP5和MN6组成的伪PMOS反相器间串入MN5，并将第一级伪NMOS反相器的输出经过MP4和MN4组成的反相器反相后，控制MN5的栅极，这样可保证在MN6导通前，QN的放电路径被关断，因此输出级驱动管MP5的尺寸可以减小，相应的负载电容小了，D触发器的关键延时减小，其最高的工作频率提高了。

为了进一步减小关键路径的延时，本实施例将模式切换控制单元42中的逻辑电路内嵌到D触发器中，组成逻辑D触发器，使双模预分频器的工作速度大大提升。

先或再与非逻辑的逻辑D触发器如附图6所示，PD控制MP11实现关断控制，使逻辑D触发器工作或关闭。MN12, MN13组成或逻辑，再与MN11组成与非门后，接MP12组成伪NMOS反相器，使先或再与非的逻辑门内嵌于第一级伪NMOS反相器中。MP13, MN14和MN15组成NMOS预充电级对伪NMOS反相器的输出预充电，MP15, MN17和MN18组成反相器输出级输出Q信号，MP16, MN19输出QN信号，MP14, MN16将第一级伪NMOS反相器输出信号反向后，接MN17栅极，来减小输出驱动管MP15的尺寸。这样相比传统的组合逻辑电路串接的真单相时钟的D触发器，工作速度大大提高了。

同样的三输入与非逻辑的逻辑D触发器如图7所示，PD控制MP21实现关断控制，MP22, MP23,和MP24组成3输入与非门，接MN21组成伪PMOS反相器，将三输入与非门内嵌于伪PMOS反相器中，为了使电路工作于更小的工艺尺寸和更低的电源电压中，这里三输入与非门改成伪PMOS结构。MP25, MN22和MN23组成NMOS预充电级，对第一级伪PMOS反相器输出预充电。MP27, MN25和MN26组成反相器输出级输出Q信号。MP27, MN28输出QN信号，MP26, MN24将第一级伪NMOS反相器输出信号反向后，接MN25栅极，这样可减小输出驱动管的尺寸，而提高逻辑D触发器的速度。

本发明实施例中的双模预分频器电路原理图如图4所示，而决定其关键延时和功耗的D触发器和模式切换控制电路如图5，7，8所示，这样大大降低了传统结构的功耗，使功耗由数毫安到数十毫安减小到数百微安，同时采用改进的比例逻辑真单相时钟D触发器，并将模式切换的逻辑门内嵌于触发器中，使发明实施例中的双模预分频器的工作速度可到5GHz，满足大多数的高速高频应用。

Claims (3)

1.高速低功耗真单相时钟双模预分频器，其特征是：包括由多个静态CMOS D触发器组成的触发器单元（41）、模式切换控制单元（42）和自适应功耗控制单元（43），静态CMOS D触发器采用同步触发，静态CMOS D触发器的时钟输入端（CK）接输入时钟（Fin），静态CMOS D触发器的D端接模式切换控制单元（42）的输出；模式切换控制单元（42）的输入接分频及模式控制端和触发器单元（41）的输出；自适应功耗控制单元（43）的输入接模块电源关断控制字（NSHD）和模式切换控制单元（42）的输出；

所述自适应功耗控制单元（43）的输出连接每个静态CMOS D触发器的电源关断端（PD），分别对静态CMOS D触发器实现关断控制；

所述触发器单元（41）包括4个真单相时钟的D触发器，D触发器采用有比逻辑电路；

所述模式切换控制单元（42）用于切换双模预分频器的分频比P、P+1，控制双模预分频器使之工作在P或P+1模式，其中P为4或8，完成工作分频比配置；

所述自适应功耗控制单元（43）根据预分频的分频比为4时，关断第3个、第4个D触发器，分频比为8时，关断第3个D触发器；

所述触发器单元（41）包括第一D触发器（DFF1）、第二D触发器（DFF2）、第三D触发器（DFF3）、第四D触发器（DFF4），模式切换控制单元（42）包括或门（I1）、第一与非门（I2）、第二与非门（I3）、第一双路选择器（I4）、第二双路选择器（I5），自适应功耗控制单元（43）包括非门（I7）、第四与非门（I8），模式切换控制单元（42）和自适应功耗控制单元（43）共用第三与非门（I6）；第一D触发器（DFF1）的D端连接第一与非门（I2）的输出，第一D触发器（DFF1）的Q端接第二D触发器（DFF2）的D端和第二双路选择器（I5）的第二输入端，第一D触发器（DFF1）的电源关断端（PD）接非门（I7）的输出，第一D触发器（DFF1）的QN端接第四D触发器（DFF4）的时钟输入端（CK），第二D触发器（DFF2）的Q端接第一与非门（I2）的输入，第二D触发器（DFF2）的电源关断端（PD）接非门（I7）的输出，第二D触发器（DFF2）的QN端接第二与非门（I3）的输入，第三D触发器（DFF3）的D端接第二与非门（I3）的输出，第三D触发器（DFF3）的Q端接或门（I1）的输入，第三D触发器（DFF3）的电源关断端（PD）接第三与非门（I6）的输出，第三与非门（I6）的输出还连接或门（I1）的另一输入；所述第一D触发器（DFF1）的时钟输入端（CK）、第二D触发器（DFF2）的时钟输入端（CK）、第三D触发器（DFF3）的时钟输入端（CK）连接输入时钟（Fin），第四D触发器（DFF4）的D端接自身的QN端，第四D触发器（DFF4）的Q端接第一双路选择器（I4）的第一输入端和第二双路选择器（I5）的第一输入端，第四D触发器（DFF4）的电源关断端（PD）接第四与非门（I8）的输出，或门（I1）的输出连接第一与非门（I2）的输入，第二与非门（I3）输入还连接分频比控制字（MC）和第一双路选择器（I4）输出，第一双路选择器（I4）第二输入端接分频比控制字（MC），第一双路选择器（I4）选择端和第二双路选择器（I5）选择端接模式控制字（SW），第二双路选择器（I5）输出端输出模块输出时钟（Fout），第三与非门（I6）输入端连接第一双路选择器（I4）输出、分频比控制字（MC）、模块电源关断控制字（NSHD），非门（I7）输入接模块电源关断控制字（NSHD），第四与非门（I8）输入接模块电源关断控制字（NSHD）和模式控制字（SW）；其中第一D触发器（DFF1）、第二D触发器（DFF2）、第三D触发器（DFF3）和或门（I1）、第一与非门（I2）、第二与非门（I3）构成4/5双模预分频器，而加上当作2分频的第四D触发器（DFF4）和第一双路选择器（I4）、第二双路选择器（I5），则构成8/9双模预分频器；模式控制字（SW）通过控制第四与非门（I8）来打开或关闭第四D触发器（DFF4），同时通过选择第一双路选择器（I4）、第二双路选择器（I5）的输出，来完成4/5或8/9工作模式的切换；分频比控制字（MC）控制第三与非门（I6）和模式控制字（SW）控制第四与非门（I8），实现自适应的功耗控制，当模式控制字（SW）为高电平时，分频比控制字（MC）为低电平时，预分频工作在8分频，此时，第三与非门（I6）输出高电平关断第三D触发器（DFF3），节能25%；当模式控制字（SW）和分频比控制字（MC）都为低电平时，预分频器工作在4分频，此时第三与非门（I6）输出高电平关断第三D触发器（DFF3），第四与非门（I8）输出高电平关断第四D触发器（DFF4），节能50%。

2.如权利要求1所述高速低功耗真单相时钟双模预分频器，其特征是，所述D触发器包括：第一NMOS管（MN1）栅极接D触发器的D端，第一NMOS管（MN1）漏极和第二PMOS管（MP2）漏极接第二NMOS管（MN2）栅极、第四PMOS管（MP4）栅极、第四NMOS管（MN4）栅极，第二PMOS管（MP2）栅极、第三PMOS管（MP3）栅极、第三NMOS管（MN3）栅极、第六NMOS管（MN6）栅极接D触发器的时钟输入端（CK），第三PMOS管（MP3）漏极和第二NMOS管（MN2）漏极接第五PMOS管（MP5）栅极，第二NMOS管（MN2）源极接第三NMOS管（MN3）漏极，第四PMOS管（MP4）漏极和第四NMOS管（MN4）漏极接第五NMOS管（MN5）栅极，第五PMOS管（MP5）漏极和第五NMOS管（MN5）漏极接D触发器的QN端和第六PMOS管（MP6）栅极、第七NMOS管（MN7）栅极，第六PMOS管（MP6）漏极、第七NMOS管（MN7）漏极接D触发器的Q端；所述第二PMOS管（MP2）源极、第三PMOS管（MP3）源极、第四PMOS管（MP4）源极、第五PMOS管（MP5）源极、第六PMOS管（MP6）源极接第一PMOS管（MP1）漏极，第一PMOS管（MP1）源极接电源电压，第一PMOS管（MP1）栅极接D触发器的电源关断端（PD），第一NMOS管（MN1）源极、第三NMOS管（MN3）源极、第四NMOS管（MN4）源极、第六NMOS管（MN6）源极、第七NMOS管（MN7）源极接地；所述D触发器带关断控制，由电源关断端（PD）控制第一PMOS管（MP1）完成，第一NMOS管（MN1）和第二PMOS管（MP2）组成伪NMOS反相器，第三PMOS管（MP3）、第二NMOS管（MN2）和第三NMOS管（MN3）组成NMOS预充电级，第五PMOS管（MP5）、第五NMOS管（MN5）和第六NMOS管（MN6）组成反相器输出级输出QN信号，第六PMOS管（MP6）和第七NMOS管（MN7）组成的反相器输出Q信号，第四PMOS管（MP4）、第四NMOS管（MN4）将第一级伪NMOS反相器输出信号反向后输入第五NMOS管（MN5）栅极。

3.如权利要求1所述高速低功耗真单相时钟双模预分频器，其特征是，将所述或门（I1）、第一与非门（I2）、第二与非门（I3）、第一双路选择器（I4）、第二双路选择器（I5）、第三与非门（I6）、非门（I7）、第四与非门（I8）内嵌到所述第一D触发器（DFF1）、第二D触发器（DFF2）、第三D触发器（DFF3）或第四D触发器（DFF4）中，组成逻辑D触发器。