CN102832932A - 分频器及分频方法 - Google Patents

Abstract

本发明提供一种分频器以及分频方法，该分频器包含有一相位选择电路、一相位选择电路、一控制电路以及一重定时电路。其中，该位选择电路用以接收具有不同相位的多个输入信号，并依据多个重定时信号来选择性地输出该些输入信号之一，以产生一输出信号。该控制电路，用以接收该输出信号来产生多个控制信号。该重定时电路用以依据这些输入信号来重定时这些控制信号以产生上述重定时信号。本发明的分频器以及分频方法，能够应用重定时控制信号来提供一高速运作的分频器。

Description

分频器及分频方法

技术领域

本发明关于一分频器(frequency divider)以及一分频方法，尤指一种应用重定时(retimed)控制信号来执行相位选择的分频器以及分频方法。

背景技术

随着现代科技的进步，时钟产生系统(例如一相位锁定系统(phase lock loop，PLL)或是一延迟锁定系统(delay lock loop，DLL))在无线通讯系统具有多样化的应用。为了将单芯片系统(system on chip，SOC)中重要元件所受到的干扰减到最低，各个具有大功率的信号需要分别清楚定义且各自在频域(frequency domain)中分开，以得到较佳的效能。因此，分数型分频器(fractional frequency divider)在无线传送器或接收器中扮演着极重要的角色。

现有的分频器在低频带通常以双模(dual-modulus)或是多模(multi-modulus)前置分频器(prescaler)来实现，举例来说，一个除数为4.5的分频器可由将除数平均地分布在4、5之间的前置分频器来实现。然而，由于前置分频器在输出分频后信号的同时需要变换其除数，而除数变换所产生的噪声可能会使得前置分频器的结果劣化，导致更多不期望的抖动噪声。

除此之外，双模或是多模前置分频器是以数字方式运作，两者均不适合运作于高频。部分的现有的高频分频器会应用自混波(self-mixing)机制，以电感面积为代价来克服速度问题，其中电感是在混波结果中滤掉不需要的信号的必要元件。因此，电路设计者仍寻求精简且具有低抖动噪声与较高效能的分频器设计。

除了上述所介绍的架构之外，相位选择也是另一种实现分频器的架构。请参照图1，其为一现有的相位选择分频器1000的结构示意图。现有的相位选择分频器1000包含有一相位选择电路1100以及一控制电路1200。相位选择电路接收多个输入信号(举例来说，四个正交信号SI、SQ、SIB以及SQB)来依据控制信息Sctrl选择性地将输入信号SI、SQ、SIB以及SQB其中之一输出，以产生一输出信号Sout。控制电路1200则接收输出信号Sout来产生控制信息Sctrl(在此范例中，控制信息Sctrl包含有将输入信号SI、SQ、SIB以及SQB其中之一选取并输出所需要的所有信号)，其中输出信号Sout之一周期时段由每一输入信号SI、SQ、SIB以及SQB的部分时段所组成。

请参照图2以进一步了解图1所示的现有的相位选择分频器1000的运作细节。图2为现有相位选择分频器1000中部分信号的时序示意图，相位选择电路1100选择输出输入信号SI、SQ、SIB以及SQB其中之一来组成具有除数1.25、工作周期(duty cycle)为40％的分频后输出信号Sout。请注意，在相位选择电路1100从输入信号SI转换到输入信号SQ时，其实际的转换时间点会被限制在时间点ta到时间点tb之间，即当输入信号SI与输入信号SQ同为指示一低电压电平的一时段Tc(一无毛刺(glitch-free)窗口)之中，因此控制信息Sctrl在经过一连串的门延迟(gate delay)之后，需要确保相位选择电路1100在时段Tc之中进行相位选择，否则即会有毛刺噪声出现在输出信号Sout之中。由于时段Tc正好为每一输入信号的1/4周期长短，因此无毛刺窗口的限制为分频器的设计带来了极大的挑战，尤其是对于具有极窄小的无毛刺窗口的该高频分频器而言。于是，相位选择电路1100的设计必须要十分小心，以确保可精确地执行相位选择；换言之，在信号传送路径上每一组成元件的延迟时间与转换速率(Slew Rate)，均需要仔细考虑，以达到无毛刺的处理结果，否则由转换中所造成的抖动噪声会降低整体的系统效能。图3为分频器1000中的部分信号的另一时序范例示意图。相较于图2所示的例子，相位选择电路1100选择以60％的工作周期来组合成分频后的输出信号Sout，而精确的相位转换时间点还需要限制在一时段Tc’之内，而时段Tc’与时段Tc具有相同的时间长度，即1/4输入信号的周期。

发明内容

有鉴于此，本发明实施例的目的之一在于应用重定时(retimed)控制信号来提供一高速分频器。

一方面，本发明的一实施例提供了一种分频器(frequency divider)，包含有：一相位选择电路、一控制电路以及一重定时电路。该位选择电路用以接收具有不同相位的多个输入信号，并依据多个重定时信号来选择性地输出这些输入信号之一，以产生一输出信号。该控制电路，用以接收该输出信号来产生多个控制信号。该编时电路用以依据该些输入信号来重定时这些控制信号以产生上述重定时信号。

另一方面，本发明的另一实施例提供了一种分频方法，包含有：接收具有不同相位的多个输入信号；依据多个重定时信号来选择性地输出这些输入信号之一，以产生一输出信号；产生多个控制信号；以及依据这些输入信号来重定时这些控制信号以产生上述重定时信号。

本发明的分频器以及相关分频方法，能够应用重定时控制信号来提供一高速运作的分频器。

附图说明

图1为一现有相位选择分频器的结构示意图；

图2为图1的现有相位选择分频器中部分信号的一范例时序示意图；

图3为图1的现有相位选择分频器中的部分信号的另一范例时序示意图；

图4为本发明的一实施例的一分频器的结构范例示意图；

图5为本发明一实施例的一相位选择器的结构范例示意图；

图6为本发明之一实施例的一控制电路的结构范例示意图。

图7为本发明一实施例的一重定时电路的结构范例示意图；

图8为本发明一实施例中当一分频器由一输入信号切换到另输入信号时的部分信号的时序示意图；

图9为本发明另一实施例的一重定时电路的结构范例示意图；

图10为本发明一实施例中当应用一重定时电路的一分频器由一输入信号切换到另一输入信号时的部分信号的时序示意图；

图11为本发明另一实施例中当应用一重定时电路的一分频器由一输入信号切换到另一输入信号时的部分信号的时序示意图。

具体实施方式

在说明书当中使用了某些词汇来指称特定的元件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。此外，「耦接」一词在此包含任何直接及间接的电气连接手段，因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或者透过其他装置或连接手段间接地电气连接至该第二装置。

请参照图4，其为本发明的一实施例的一分频器4000的结构范例示意图。分频器4000包含有一相位选择电路4100、一控制电路4200以及一重定时电路4300。相位选择电路4100用以接收具有不同相位的多个输入信号(具有四个平分相位的正交信号，例如第4图：中的输入信号SI、SQ、SIB以及SQB)，并依据多个重定时(retimed)信号SRT1～SRT4来选择性地输出输入信号SI、SQ、SIB以及SQB之一，以产生除数为1.25的一输出信号Sout。控制电路4200用以接收输出信号Sout来产生多个控制信号SC1～SC4，其中输出信号Sout的一周期时段由输入信号SI、SQ、SIB以及SQB每一信号的部分时段所组成，即，输出信号Sout的每一周期由输入信号SI、SQ、SIB以及SQB的部分时段所合成。重定时电路4300用以依据输入信号SI、SQ、SIB以及SQB来重定时控制信号SC1～SC4，以产生重定时信号SRT1～SRT4。相位选择电路4100可以一多路复用器(multiplexer)，举例来说，请参照图5，其为本发明一实施例的相位选择器4100的结构范例示意图。相位选择器4100包含有多个NAND逻辑门(logic gate)，NAND逻辑门4111～4114用以分别接收与其对应的输入信号SI、SQ、SIB、SQB以及与其对应的重定时控制信号SRT1～SRT4来分别产生逻辑信号SL1～SL4。一选择NAND逻辑门则接收NAND逻辑门4111～4114所产生的逻辑信号SL1～SL4来产生输出信号Sout。图5所示的相位选择电路4100以多路复用器的方式运作，当重定时信号SRT1指示一逻辑高电位而其他重定时信号SRT2～SRT4指示逻辑低电位时，相位选择电路4100会选择对应于重定时信号SRT1的输入信号SI来作为输出信号Sout。

请注意，图4所示的分频器4000仅用于示例性地说明本发明，输入信号的数量并不限定于四个，而分频器4000的除数也不限定为1.25。只要是应用重定时信号来对同频率而不同相位的输入信号执行相位选择的分频器，均落在本发明的范围之内。

本实施例中的控制电路4200则由一架构简易且符合本发明目的的位移计数器(shift counter)所实现。请参照图6来进一步了解控制电路4200的细节，图6为本发明的一实施例的控制电路4200的结构范例示意图，控制电路4200包含有四个D型触发器(D flip-flop，DFF)4210～4240，彼此串接在一起以形成一位移计数器，每一D型触发器具有用以接收输出信号Sout的一时钟端CLK，因此每一D型触发器均依据输出信号Sout的频率运作，每一D型触发器还具有用以接收来自前一D型触发器的一信号的一数据端D，并于一输出端Q输出一相对应的控制信号。举例来说，DFF 4210接收控制信号SC4来相对应地输出控制信号SC1，而后续的DFF 4220则接收控制信号SC1来相对应地输出控制信号SC2，以此类推。由于位移计数器(例如：控制电路4200)每经过输出信号Sout的四个周期时段便会切换(toggle)一次，因此控制信号SC1～SC4之中每一信号均具有输出信号Sout 1/4的频率。

请参照图7来进一步了解重定时4300的运作结构的细节。图7为本发明一实施例的重定时电路4300的结构范例示意图。重定时电路4300包含有四个D型触发器4310～4340。D型触发器4310～4340分别具有用以接收输入信号SI、SQ、SIB、SQB之一的反向时钟端CLK，因此D型触发器4310～4340分别依据输入信号SI、SQ、SIB、SQB的频率而切换。D型触发器4310～4340的数据端D则分别用以接收来自控制电路4200的控制信号SC1～SC4，以在各自对应的输出端Q输出重定时信号STR1～SRT4。请注意，在相位选择电路4100选择一第二输入信号来产生输出信号Sout后，重定时电路4300依据在相位域上落后于该第二输入信号的一第一输入信号的一下降沿(trailing edge)来重定时控制信号SC1～SC4其中之一。举例来说，在此实施例中，D型触发器4320在反向时钟端CLK接收输入信号SQ，在数据端D接收控制信号SC2，并依据反向时钟端CLK的输入信号SQ来对控制信号SC2重定时。请注意，在此实施例中，输入信号SQ传送至D型触发器4320的反向时钟端CLK，D型触发器4320则依据输入信号SQ的下降沿(falling edge)切换。更精确地来说，重定时电路4300的D型触发器4310依据输入信号SQ的下降沿对控制信号SC2进行重定时，而该控制信号SC2则是用来控制相位选择器4100选择输入信号SQ作为输出信号Sout；此外，在相位选择电路4100选择一特定输入信号来产生输出信号Sout之后，电路4300中的每一D型触发器4310～4340应用该特定输入信号的一下降沿来进行重置(reset)。举例来说，在相位选择电路4100依据重定时信号SRT2之一上升沿(rising edge)选择输入信号SQ来产生输出信号Sout之后，D型触发器4320(即用以输出重定时信号SRT2来控制输入信号SQ的选取)于是会被输入信号SQ的下降沿重置。如此一来，仅会在输入信号SQ指示其电压电平与输入信号SI相时之后，选取过程的转换程序才会开始，因此可确保相位选择的运作可以更加平顺。

一般来说，在相位选择电路4100选择一领先(leading)输入信号(例如：输入信号SI)来产生输出信号Sout之后，重定时电路4300依据在相位域上在该领先输入信号后的一滞后(lagging)输入信号的一下降沿(例如：输入信号SQ的下降沿)，来重定时一控制信号(举例来说，控制信号SC2)。在其他的实施例中，重定时电路4300还可考虑不同的设计考量来依据该滞后输入信号的上升沿执行重定时程序，只要是依据相对应的输入信号来对用以选择不同输入信号的这些控制信号执行一自我调准(self-alignment)程序的技术，这些设计均属于本发明的保护范围之内。

请参照图8来进一步了解重定时电路4300的运作细节，图8为本发明一实施例中当分频器4000由输入信号SI切换到输入信号SQ时的部分信号的时序示意图。虽然输入信号SI的上升沿发生于一时间点t1，由于单有的门延迟，一相对应的输出信号Sou的之上升沿却发生在一后续的时间点t2，相位选择电路4100需花费一时间Td(Td＝t2-t1)来依据输入信号SI来传出输出信号Sout。如图8所示，控制信号SC2与输出信号Sout保持一致，在一时间点t2上升，请注意，在时间点t2，输入信号SI与SQ指示着不同的电压电平，从输入信号SI切换到输入信号SQ无疑地会造成输出信号中的毛刺，然而，在此实施例中，重定时电路4300中的D型触发器4320会锁住控制信号SC2直到输入信号SQ指示与输入信号SC1相同的电压电平(即，在一时间点t3)，接着输出重定时信号SRT2给相位选择电路4100执行相位选择。此外，重定时信号SRT2另外在一时间点t4由控制信号SC2的下降沿所重置，以避免受到其他重定时信号的干扰。请注意，分频器4000的无毛刺窗口长短为一时段Tw1，其长度为每一输入信号的3/4周期，换言之，本发明可减缓无毛刺窗口的限制，因此分频器4000的运作频率可被进一步提高到超过现有的分频器所可达到的频率。

图7所示的重定时电路4300应用了D型触发器4310～4340来分别依据输入信号SI、SQ、SIB、SQB对控制信号SC1～SC4执行自我调准。然而，这并非用来限定本发明的范围。请参照图9，其为本发明一实施例的一重定时电路8300的一结构范例示意图。重定时电路8300包含有D型锁存器(D latch)8310～8340。D型锁存器8310～8340分别具有接收输入信号SI、SQ、SIB、SQB的一时钟端CLK，D型锁存器8310～8340的数据端D分别用以接收控制信号SC1～SC4以在输出端Q输出重定时信号SRT1～SRT4。举例来说，对D型锁存器8310～8340的每一D型锁存器而言，当输入信号SQ指示一“锁住”(latch)运作状态(在本实施例中为一高电压电平)时，不论控制信号SC2的数值为何，重定时信号SRT2的数值会在输出端Q维持一定值；当输入信号SQ指示一“感测”(sense)运作状态(在本实施例中为一低电压电平)时，控制信号SC2的数值会被复制而形成重定时信号SRT2，由于每一D型锁存器仅会在相对应的输入信号指示“感测”运作状态时进行感测运作，该D型锁存器会产生相对应的重定时信号以控制相位选择电路4100来执行相位选择，从一先前输入信号切换到该相对应输入信号，该相对应输入信号在相位域上恰好正落后于该先前输入信号；当输入信号SQ指示一“锁住”(latch)运作状态(在本实施例中为一高电压电平)时，该D型锁存器会维持一原有的重定时信号直到该相对应的输入信号切换。如此一来，相位选择电路4100便可在两个具有相同电压电平的输入信号间精确地进行相位切换，因此可达到一无毛刺分频后信号。

请参照图10以及图11以进一步了解重定时电路8300的运作细节。图10为本发明一实施例中当应用重定时电路8300的一分频器由输入信号SI切换到输入信号SQ时的部分信号的时序示意图。在图10中，输入信号SI被选择用来在一较长的时间延迟(大约输入信号SI的3/8周期长度)之后产生输出信号Sout，而控制信号SC2会立即随着输出信号Sout上升，然而，由于输入信号SI之后的下一个输入信号SQ指示为一“锁住”运作状态(亦即，输入信号SQ的高电压电平，其时间长短为Tltc)，重定时电路8300会将重定时信号SRT2维持在一先前电压电平(举例来说，在此实施例中会维持为一低电压电平)，而当输入信号SQ指示为一“感测”运作状态(即，输入信号SQ的低电压电平，其时间长短为Tsen)，重定时电路8300会感测控制信号SC2并将重定时信号SRT2拉抬至一高电压相位，以使得相位选择电路4100执行相位转换，由输入信号SI转换至输入信号SQ。当输入信号SI降至低电压电平，由于输入信号SQ指示为“锁住”运作状态，重定时信号SRT2会被维持在高电压电平；当输入信号SQ也降至低电压电平并指示一“感测”运作状态，重定时电路8300会感测控制信号SC2并将重定时信号SRT2降低至低电压电平。如此一来，重定时信号SRT2仅会在输入信号SI与SQ同电压电平时切换。

图11为本发明另一实施例中当应用重定时电路8300的一分频器由输入信号SI切换到输入信号SQ时的部分信号的时序示意图。在图11中，输入信号SI被选择用来在一比图10长的时间延迟(大约输入信号SI的5/8周期长度)之后产生输出信号Sout，而重定时电路8300会将重定时信号SRT2维持在低电压电位直到输入信号SQ指示为一“感测”运作状态，当控制信号SC2降至一低电位电平，重定时信号SRT2同时也会被降至低电压电平以避免受到其他重定时信号的干扰。由图10以及图11可知，由于每一D型锁存器均由一相对应的输入信号所触发以产生一相对应的重定时信号来由一先前输入信号切换至该相对应的输入信号，这样的自我调准功能会改善相位选择电路4100的相位选择功能，达到无毛刺窗口的效能。

综上所述，本发明的实施例提供了重定时信号来控制具有分数分频以及无毛刺功能的一分频器以执行相位选取。这些重定时信号可由具有数个D型触发器或是D型锁存器的重定时电路所产生，如此一来，便可达到精简且具有高速运作功能的分频器。

以上所述仅为本发明的较佳实施例，凡依本发明说明书所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (12)

1.一种分频器，其特征在于，包含有：

一相位选择电路，用以接收具有不同相位的多个输入信号，并依据多个重定时信号来选择性地输出该多个输入信号之一，以产生一输出信号；

一控制电路，用以接收该输出信号来产生多个控制信号；以及

一重定时电路，用以依据该多个输入信号来重定时该多个控制信号以产生该多个重定时信号。

2.如权利要求1所述的分频器，其特征在于，该输出信号的一周期时段由每一输入信号的部分时段所组成。

3.如权利要求1所述的分频器，其特征在于，该重定时电路包含有：

多个D型触发器，用以分别重定时该多个控制信号，其中每一该D型触发器具有用以接收一相对应的输入信号的一时钟端、用以接收一相对应的控制信号的一数据端，并于该D型触发器的一输出端输出一相对应的重定时信号。

4.如权利要求3所述的分频器，其特征在于，在该相位选择电路选择一第二输入信号来产生该输出信号时，该重定时电路依据在相位域上落后于该第二输入信号的一第一输入信号的一下降沿来重定时该多个控制信号中的一个。

5.如权利要求3所述的分频器，其特征在于，在该相位选择电路从所述多个输入信号中选择一特定输入信号来产生该输出信号之后，应用该特定输入信号的一下降沿来重置该重定时电路中的每一D型触发器。

6.如权利要求1所述的分频器，其特征在于，该重定时电路包含有：

多个D型锁存器，用以分别重定时该多个控制信号，其中每一D型锁存器具有用以接收一相对应的输入信号的一时钟端、用以接收一相对应的控制信号的一数据端，并依据该时钟信号以及该数据输入，于一输出端输出一相对应的重定时信号。

7.如权利要求6所述的分频器，其特征在于，当参照该相对应的输入信号所产生的该时钟时号指示一感测运作时，每一D型锁存器感测其数据端接收的数据输入，来依据该数据输入产生该重定时信号；当参照该相对应的输入信号所产生的该时钟时号指示一个锁住运作时，该D型锁存器维持该重定时信号。

8.如权利要求1所述的分频器，其特征在于，该重定时电路被设定为依据该多个输入信号对该多个控制信号执行一自我调准程序。

9.如权利要求1所述的分频器，其特征在于，该控制电路为一位移计数器。

10.如权利要求1所述的分频器，其特征在于，该相位选择电路为一多路复用器，被设定来选择性地将该多个输入信号其中之一输出以作为该输出信号。

11.如权利要求1所述的分频器，其特征在于，该相位选择器包含有：

多个NAND逻辑门，每一NAND逻辑门用以接收一特定输入信号来产生一特定逻辑信号；以及

一选择NAND逻辑门，耦接于该多个NAND逻辑门，该选择NAND逻辑门用以接收该多个NAND逻辑门所产生的多个逻辑信号来产生该输出信号。

12.一种分频方法，其特征在于，包含有：应用于如权利要求1-11任一项所述的分频器中。

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