CN107222206B - 一种高速可编程任意整数分频器 - Google Patents

一种高速可编程任意整数分频器 Download PDF

Info

Publication number
CN107222206B
CN107222206B CN201710366748.7A CN201710366748A CN107222206B CN 107222206 B CN107222206 B CN 107222206B CN 201710366748 A CN201710366748 A CN 201710366748A CN 107222206 B CN107222206 B CN 107222206B
Authority
CN
China
Prior art keywords
frequency
div
frequency divider
frequency dividing
divider div
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201710366748.7A
Other languages
English (en)
Other versions
CN107222206A (zh
Inventor
李靖
胡远冰
周琦
宁宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201710366748.7A priority Critical patent/CN107222206B/zh
Publication of CN107222206A publication Critical patent/CN107222206A/zh
Application granted granted Critical
Publication of CN107222206B publication Critical patent/CN107222206B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开一种高速可编程任意整数分频器，涉及微电子技术中的高速可编程多模分频器的领域。该结构由固定分频器DIV1、固定分频器DIV2、可编程分频器DIV3，以及可编程计数器Counter实现。DIV1、DIV2、DIV3分频器均是基于移位寄存器的分频器，由输入时钟驱动，属于同步分频，能够工作在较高的频率，具有较小的相位噪声贡献。分频器DIV1为固定M1分频；分频器DIV2为固定M2分频；分频器DIV3为可编程1～M3分频；计数器Counter为可编程1～N计数器。本发明针对传统可编程多模整数分频器不能同时工作在较高频率和任意整数分频范围，提出一种基于移位寄存器的高速可编程任意整数分频器的结构，适用于高速、宽范围多模分频的应用。

Description

一种高速可编程任意整数分频器
技术领域
本发明涉及微电子技术中的高速可编程多模分频器的领域，特别是高速可编程任意整数分频的分频器领域。
背景技术
可编程分频器，通常用于频率合成器之中，将输出频率分频后与参考频率输入到鉴频鉴相器(PFD)中进行比较。在锁相环(PLL)中，可编程分频器主要的作用是降低PFD的工作频率，以及改变PLL的输出频率。随着集成电路的发展，以及系统对速度要求，PLL的输出频率越来越高，要求可编程分频器工作在较高的频率，是PLL设计的一个难点，部分传统的可编程分频器，可实现任意整数分频，但工作速度慢；双模预分频器，可实现高速分频，往往应用在分频比较大的连续分频情况，无法实现任意整数分频的情况；异步分频结构，由于级间延时，不能实现高速分频。2013年7月发表在IEEE上的《A GHz Full-Division-RangeProgrammable Divider with Output Duty-Cycle Improved》一文中，公开了一种高速任意整数分频器的设计，然而由于电路结构的原因，采用异或门和异步分频，使输出波形失真严重且具有较大的相位噪声，限制了其应用的范围。因此对于高速可编程宽范围分频应用，需要进行创新改进设计。
发明内容
本发明提出一种高速可编程任意整数分频器，避免了传统分频器工作频率低和不能实现任意整数分频的缺点，实现了高速可编程任意整数分频功能。
为实现上述目的，本发明提供的技术方案一种高速可编程任意整数分频器，该分频器包括：分频器DIV1、DIV2、DIV3，采用移位寄存方式，实现高速分频；其中DIV1为固定分频器，分频比为M1；DIV2为固定分频器，分频比M2；DIV3为可编程分频器，分频比为1～M3；计数器Counter为可编程计数器，计数范围为1～N；SEL[3:0]用于选择DIV1、DIV2、DIV3的输入信号，如图1所示。
当要求分频比范围为1～M3时，分频器DIV1与分频器DIV2处于掉电状态(Power-Down)，不工作；SEL[3:2]控制分频器DIV3输出直接反馈到分频器DIV3的输入，仅有分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M3，完成1～M3分频；
当要求分频比范围为M3～M2+M3分频时，分频器DIV1处于掉电状态，SEL[3:2]和SEL[1]控制分频器DIV3输出直接反馈到分频器DIV2的输入，分频器DIV2和分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M2+M3，完成M3～M2+M3分频；
当要求分频比范围为M2+M3～M1+M3分频时(M1>M2)，分频器DIV2处于掉电状态，SEL[3:2]、SEL[1]和SEL[0]控制分频器DIV3输出直接反馈到分频器DIV1的输入、分频器DIV1和分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M1+M3，完成M2+M3～M1+M3分频；
当要求分频比范围为M1+M3～M1+M2+M3分频时，SEL[3:2]、SEL[1]和SEL[0]控制分频器DIV3输出直接反馈到分频器DIV1的输入，分频器DIV1、分频器DIV2和分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M1+M2+M3，完成M1+M3～M1+M2+M3分频；
当要求分频比范围大于M1+M2+M3分频时，SEL[3:2]、SEL[1]和SEL[0]控制分频器DIV3输出直接反馈到分频器DIV1的输入，计数器Counter用于计数分频器DIV1的分频次数(N)，根据分频比的需要，选择将分频器DIV2接入或断开移位寄存器链路中，总的分频比公式为N_total＝N*M1+(M2)+M3，完成大于M1+M2+M3的分频。
该高速可编程任整数分频器由分频器DIV1、DIV2、DIV3和计数器Counter构成。DIV1、DIV2、DIV3的组合方式使得M1、M2、M3的取值自由度加大，加大分频器的应用范围。根据分频的要求，合适的选取M1、M2、M3、N的值，就能实现高速可编程任意整数分频的需求。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一个实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明一种高速可编程任意整数分频器的结构示意图；
图2为本申请实施例提供的一种1～64分频的结构示意图；
图3为本申请实施例提供的一种3分频的关键信号时序图；
图4为本申请实施例提供的一种9分频的关键信号时序图；
图5为本申请实施例提供的一种13分频的关键信号时序图；
图6为本申请实施例提供的一种17分频的关键信号时序图；
图7为本申请实施例提供的一种21分频的关键信号时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例，仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
根据所提高速可编程任意整数分频器，用于实现1～64分频，取M1＝8、M2＝4、M3＝8、N＝7，具体的实现方案如下所示：
参考图2所示，为本申请实施例提供的一种1～64高速可编程任意整数分频器结构示意图。由分频器DIV1、DIV2、DIV3、计数器Counter构成。
分频器DIV1为移位寄存器结构，每个时钟上升沿，数据移动一位，实现时钟8分频。分频器DIV1的输出受计数器Counter的控制，只有当计数器Counter输出达到预设的计数值时，分频器DIV1输出分频时钟，实现时钟的8N(N为计数器的置数值)分频。
分频器DIV2为移位寄存器结构，每个时钟上升沿，数据移动一位，实现时钟的4分频，SEL[1]对分频器DIV2的输入信号进行选择。
分频器DIV3为移位寄存器结构，每个时钟上升沿，数据移动一位，实现时钟的1～8分频，SEL[3：2]对分频器DIV3的输入信号进行选择。
计数器Counter为移位寄存器结构，在分频器DIV1给出时钟信号时，数据移动一位，达到计数状态时，CTL变为高电平，提前使能分频器DIV1输出，有利于高速的应用，实现对分频器DIV1的8分频的计数功能。
分频器DIV1、DIV2、DIV3由输入时钟驱动，根据分频的需要，选择将分频器DIV1和分频器DIV2接入到移位寄存器链之中，为了实现系统的低功耗，对未用的模块进行掉电(Power-Down)处理，使其不工作。
当分频比要求在1～8范围内时，控制信号SEL[3]＝1，由分频器DIV3构成一个移位计数器，总的分频比公式为N_total＝M3，实现高速1～8分频；分频器DIV1和DIV2处于掉电状态，不工作，作为一个实施例，图3为3分频对应的时序图，输入时钟对初始输出高电平平移3个周期输出，然后反馈到分频器DIV3的输入完成3分频，其他分频时序图与之相似。
当分频比要求在9～12范围内时，控制信号SEL[3]＝0,SEL[2]＝1，SEL[1]＝1，由分频器DIV2和分频器DIV3构成一个移位计数器，总的分频比公式为N_total＝M2+M3，实现高速9～12分频；分频器DIV1处于掉电状态，不工作，作为一个实施例，图4为9分频对应的时序图，输入时钟对初始输出高电平平移4个周期后由分频器DIV2输出高电平，再由分频器DIV3平移5个周期输出，然后反馈到分频器DIV2的输入完成9分频，其他分频时序图与之相似。
当分频比要求在13～16范围内时，控制信号SEL[3]＝0,SEL[2]＝0，CNT[2:0]＝001，由分频器DIV1和分频器DIV3构成一个移位计数器，总的分频比公式为N_total＝M1+M3，实现高速13～16分频；分频器DIV2处于掉电状态，不工作，作为一个实施例，图5为13分频对应的时序图，输入时钟对初始输出高电平平移8个周期后由分频器DIV1输出高电平，再由分频器DIV3平移5个周期输出，然后反馈到分频器DIV1的输入完成13分频，其他分频时序图与之相似。
当分频比要求在17～20范围内时，控制信号SEL[3]＝0,SEL[2]＝1，SEL[1]＝0，CNT[2:0]＝001，由分频器DIV1、DIV2、DIV3构成一个移位计数器，总的分频比公式为N_total＝M1+M2+M3，实现高速17～20分频，作为一个实施例，图6为17分频对应的时序图，输入时钟对初始输出高电平平移8个周期后由分频器DIV1输出高电平，再由分频器DIV2平移4个周期输出，再由分频器DIV3平移5个周期输出，然后反馈到分频器DIV1的输入完成17分频，其他分频时序图与之相似。
当分频比要求在21～24范围内时，控制信号SEL[3]＝0,SEL[2]＝0，CNT[2:0]＝010，由分频器DIV1和分频器DIV3构成一个移位计数器，分频器DIV2处于掉电状态，总的分频比公式为N_total＝2*M1+M3，实现高速21～24分频，作为一个实施例，图7为21分频对应的时序图，输入时钟对初始输出高电平平移8个周期，计数器Counter计数分频器DIV1的8分频次数，由分频器DIV1输出高电平，再由分频器DIV3移5个周期输出，然后反馈到分频器DIV1的输入完成21分频，其他分频时序图与之相似。
以此类推，当分频比要求大于24时，计数器Counter计数增加，增加分频器DIV1的计数个数，总的分频比公式为N_total＝N*M1+(M2)+M3，同时在不同的分频比要求下，选择将分频器DIV2接入移位计数器或断开。
该高速可编程任意整数分频器，只需要通过增加计数器Counter的计数范围，就能够扩展分频范围，实现任意整数分频。
所提供的实施例完成了1-64之间的高速任意整数分频。

Claims (1)

1.一种高速可编程任意整数分频器，该分频器包括：分频器DIV1、DIV2、DIV3，采用移位寄存方式，实现高速分频；其中DIV1为固定分频器，分频比为M1；DIV2为固定分频器，分频比M2；DIV3为可编程分频器，分频比为1～M3；计数器Counter为可编程计数器，计数范围为1～N；SEL[3:0]用于选择DIV1、DIV2、DIV3的输入信号；
当要求分频比范围为1～M3时，分频器DIV1与分频器DIV2处于掉电状态，不工作；SEL[3:2]控制分频器DIV3输出直接反馈到分频器DIV3的输入，仅有分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M3，完成1～M3分频；
当要求分频比范围为M3～M2+M3分频时，分频器DIV1处于掉电状态，SEL[3:2]和SEL[1]控制分频器DIV3输出直接反馈到分频器DIV2的输入，分频器DIV2和分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M2+M3，完成M3～M2+M3分频；
当要求分频比范围为M2+M3～M1+M3分频时，M1>M2，分频器DIV2处于掉电状态，SEL[3:2]、SEL[1]和SEL[0]控制分频器DIV3输出直接反馈到分频器DIV1的输入、分频器DIV1和分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M1+M3，完成M2+M3～M1+M3分频；
当要求分频比范围为M1+M3～M1+M2+M3分频时，SEL[3:2]、SEL[1]和SEL[0]控制分频器DIV3输出直接反馈到分频器DIV1的输入，分频器DIV1、分频器DIV2和分频器DIV3形成移位寄存器，总的分频比公式为N_total＝M1+M2+M3，完成M1+M3～M1+M2+M3分频；
当要求分频比范围大于M1+M2+M3分频时，SEL[3:2]、SEL[1]和SEL[0]控制分频器DIV3输出直接反馈到分频器DIV1的输入，计数器Counter用于计数分频器DIV1的分频次数N，根据分频比的需要，选择将分频器DIV2接入或断开移位寄存器链路中，总的分频比公式为N_total＝N*M1+(M2)+M3，完成大于M1+M2+M3的分频。
CN201710366748.7A 2017-05-23 2017-05-23 一种高速可编程任意整数分频器 Expired - Fee Related CN107222206B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710366748.7A CN107222206B (zh) 2017-05-23 2017-05-23 一种高速可编程任意整数分频器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710366748.7A CN107222206B (zh) 2017-05-23 2017-05-23 一种高速可编程任意整数分频器

Publications (2)

Publication Number Publication Date
CN107222206A CN107222206A (zh) 2017-09-29
CN107222206B true CN107222206B (zh) 2019-11-05

Family

ID=59945288

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710366748.7A Expired - Fee Related CN107222206B (zh) 2017-05-23 2017-05-23 一种高速可编程任意整数分频器

Country Status (1)

Country Link
CN (1) CN107222206B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1748367A (zh) * 2003-05-20 2006-03-15 日本电信电话株式会社 可变分频方法和可变分频器
CN1877996A (zh) * 2005-06-10 2006-12-13 Atmel德国有限公司 具有反馈式的移位寄存器的分频器电路
CN101320970A (zh) * 2007-06-05 2008-12-10 财团法人工业技术研究院 可编程整数/分数分频器
CN101764606A (zh) * 2008-12-26 2010-06-30 浩凯微电子(上海)有限公司 高速可编程分频器
CN103795402A (zh) * 2012-10-30 2014-05-14 上海华虹集成电路有限责任公司 同步分频电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6518805B2 (en) * 2000-10-04 2003-02-11 Broadcom Corporation Programmable divider with built-in programmable delay chain for high-speed/low power application

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1748367A (zh) * 2003-05-20 2006-03-15 日本电信电话株式会社 可变分频方法和可变分频器
CN1877996A (zh) * 2005-06-10 2006-12-13 Atmel德国有限公司 具有反馈式的移位寄存器的分频器电路
CN101320970A (zh) * 2007-06-05 2008-12-10 财团法人工业技术研究院 可编程整数/分数分频器
CN101764606A (zh) * 2008-12-26 2010-06-30 浩凯微电子(上海)有限公司 高速可编程分频器
CN103795402A (zh) * 2012-10-30 2014-05-14 上海华虹集成电路有限责任公司 同步分频电路

Also Published As

Publication number Publication date
CN107222206A (zh) 2017-09-29

Similar Documents

Publication Publication Date Title
JP5090324B2 (ja) 非常に高い周波数で動作するデュアル・モジューラス・プリスケーラ回路
US6882189B2 (en) Programmable divider with built-in programmable delay chain for high-speed/low power application
CN103229420A (zh) 跨着倍频程边界具有同步范围扩展的分频器
CN104012004A (zh) 数字分数分频器
CN102025366A (zh) 等占空比时钟的分频时钟切换方法及分频器
CN102035537B (zh) 一种低功耗可编程分频器
CN102832932A (zh) 分频器及分频方法
CN201887747U (zh) 一种低功耗可编程分频器
CN107222206B (zh) 一种高速可编程任意整数分频器
CN101800541A (zh) 一种基于注入锁定的相位切换预分频器
EP1606881A1 (en) Quadrature clock divider
CN101630957B (zh) 具有自适应休眠的双模预分频器
Shu et al. A 5-GHz prescaler using improved phase switching
CN102468850B (zh) 具有相位选择功能的分频器
CN106100637B (zh) 一种计数器直接控制相位切换的多模可编程分频器结构
US20090154637A1 (en) High speed hybrid structure counter having synchronous timing and asynchronous counter cells
Geng et al. A Novel Design of a 47GHz Programmable Frequency Divider based on RLTSPC logic in 65nm CMOS
US10560053B2 (en) Digital fractional frequency divider
CN110504961A (zh) 一种多模预分频器及其分频方法
CN210201812U (zh) 一种多模预分频器
US20050253630A1 (en) Dual-modulus prescaler using double edge triggered D-flip-flops
CN101635569A (zh) 三除数分频单元、可编程分频装置及可编程分频方法
Hwang et al. Divide-by-N and divide-by-N/N+ 1 prescalers based on a shift register and a multi-input NOR gate
Cao et al. Design of a low power 2GHz CMOS frequency divider for WSN applications
CN100576747C (zh) 基于相位切换的无毛刺cmos射频分频器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20191105