CN104012004A

CN104012004A - 数字分数分频器

Info

Publication number: CN104012004A
Application number: CN201180074633.1A
Authority: CN
Inventors: K·钱德拉斯舍卡; S·佩勒拉诺
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2011-10-01
Filing date: 2011-10-01
Publication date: 2014-08-27
Also published as: WO2013048525A1; EP2761757A1; US9013213B2; EP2761757A4; US20140185736A1

Abstract

一种数字分数分频器，用于分数分频数字频率信号，其可以包括多个时钟分频计数器模块、多个采样模块，以及求和模块。多个时钟分频计数器模块每个都可以接收输入时钟信号，其与剩余多个输入时钟信号有相移。各时钟分频计数器模块可以从接收的输入时钟信号产生长周期脉冲。每个采样模块可以耦合到多个时钟分频计数器模块中的一个的输出，并且可以从长周期脉冲产生短周期脉冲。求和模块可以对多个短周期脉冲进行求和，以产生分数频率时钟信号。

Description

数字分数分频器

背景技术

许多电子设备脱离周期性时钟信号操作来同步设备内的电子部件之间的数据传输。周期性的时钟信号可以由例如压控振荡器(VCO)的振荡器提供。周期性的时钟信号也被用在无线电设备和无线设备中，以产生指定频率，其可用于包括上变频、下变频、和载频传输在内的多种目的。无线通信设备可以被分配其中传输数据的频带的规定范围。分数分频器(fractional frequency divider)可用于生成各种频带。

附图说明

结合作为示例一起示出本发明的特征的附图，将可以从下面的具体描述中明显看出本发明的特征和优点；并且，其中：

图1A示出了根据一个示例的4相除以1.25的数字分数分频器的框图；

图1B示出了根据一个示例的4相除以1.25的数字分数分频器的定时图；

图1C示出了根据一个示例的4相除以0.75的数字分数分频器的定时图；

图1D示出了根据一个示例的4相除以1.75的数字分数分频器的定时图；

图2示出了根据一个示例的具有7个锁存器的可重新配置的时钟分频计数器模块的方框图；

图3A示出了根据一个示例的用于ph个相数的数字分数分频器的框图；

图3B示出了根据一个示例的具有n*ph±j个锁存器的可重新配置的时钟分频计数器模块的框图；

图4示出了根据一个示例的具有数字分数分频器的本地振荡器的框图；

图5示出了根据一个示例的采用可调延时单元对数字分数分频器校准之前和之后的输出频谱；

图6描绘了根据一个示例的对数字频率信号进行分数分频的方法的流程图；

图7描绘了根据一个示例的选择数字分数分频器中的分数分频的方法的流程图；和

图8示出了根据一个示例的移动设备的图。

现在将参考示出的示例性实施例，并在此采用特定语言对其进行描述。然而应当理解，本发明的范围不局限于此。

具体实施方式

在公开和描述本发明之前，应当理解，本发明并不限定于本文所公开的特定结构、处理步骤、或材料，而是扩展到可以被那些相关领域普通技术人员意识到的等同物。还应当理解的是，本文所使用的术语仅用于描述特定实施例，并不旨在进行限制。在不同的附图中，相同的标号表示相同的元件。流程图和过程中提供的数字是为了清晰地说明步骤和操作而提供，并不一定表示特定的顺序或序列。

示例性实施例

下文对技术实施例进行了初始的概述，然后进一步详细描述了具体的技术实施例。这个初始概要的目的是帮助读者更迅速地理解本技术，而不旨在标识技术的关键特征或必要特征也不旨在限制所要求保护的主题的范围。

本地振荡器(LO)信号的分数分频(fractional division)可通过将信号除以不同的整数以及将所产生的信号用混频器(mixer)或加法器组合起来而实现。LO和压控振荡器(VCO)可以在半导体晶圆上使用诸如互补金属氧化物半导体(CMOS)工艺的工艺来制造，并且切割成可以封装进芯片的晶片(die)。LO和分数分频器(fractional divider)可以有模拟和数字组件。

可以通过含有电感器的昂贵的滤波器来产生高频谱纯度的LO信号。将电感器集成到晶片中会增加总的晶片成本，这是因为电感器(和含有电感器的滤波器)会占据大面积的半导体晶片。模拟组件是指接收或产生连续变化的电信号的组件，例如电感器。与此相反，数字组件指的是接收或产生的信号为模拟电平的离散带(其可以解释为数字1或数字0)，而不是连续范围的组件。在离散带中的数字信号电平表示特定公差范围内相同的信号状态。由于全数字分数分频器不包括模拟组件，例如电感器，全数字分数分频器可以减少晶片或芯片的尺寸。

举一个示例，全数字分数分频器可以由校准相位旋转器(或数字相位旋转器[DPR])来实现，从而可以实现高频谱纯度的分数分频。相位旋转器可以包括多路复用器(或MUX)，其在输入信号的多个相之间切换以产生分数频率的输出信号。多路复用器可以是选择若干模拟或数字输入信号之一并将所选择的输入转发到单线线路的设备。MUX控制信号可以由例如约翰逊计数器、可由输出信号定时的高速移位寄存器产生。

为了避免输出中的闪变(即，信号突峰)，当输入相处于基本相似电压电平(即，两个相都高或低)时，MUX可以在输入相之间进行切换。要求输入相在处于基本相似的电压电平时进行切换会严格约束MUX控制信号的定时要求，如设定和保持时间，这可将LO信号限制在狭窄的频率范围内和/或可以使分频器对工艺、电压和温度(PVT)变化敏感。

高速数字分数分频器结构可以提供可重新配置的多个分数分频比，消除了对MUX控制信号的精确定时的需要，从而扩大分频器的工作频率，并提供可以非常抗PVT变化(使得对PVT变化的敏感度最小化)和晶体管模型不准性的分频器。例如，分数分频器可以在各相并行操作，在每相进行整数分频，并将所得的信号相加以在输出处获得所需的分数频率。数字分数分频器可以提供射频(RF)分数分频器，其可以在很宽的频率范围内操作，可以抗PVT变化，并且可以提供多个分数分频比。数字分数分频器可以提供周期性的时钟信号来同步电子组件和设备之间的数据传输。

图1A示出了具有除以5的约翰逊计数器的4相分频器的一个示例。4个相首先除以5，然后结合起来，其相当于除以5并乘以4，导致了5/4的总分频比(或1.25分数分频器)。

分数分频器可以使用多相输入来执行分数分频。图1A示出了4相输入时钟信号P1-P4。尽管该示例中示出了4相输入时钟，但其不意在是限制性的。也可以使用不同的相数。相位生成模块(未示出)可生成输入信号时钟信号，其相互之间相移。相位生成模块可以包括压控振荡器(VCO)、本地振荡器(LO)、延时锁定环(DLL)、锁相环(PLL)、正交VCO、分频器、或所列组件的组合。

每个时钟分频模块(如约翰逊计数器110A-D)都可以接收输入时钟信号P1-P4，其与其它的输入时钟信号有相移。在一个示例中，输入时钟信号可以是方波。在图1A中，每个输入时钟信号与其它输入时钟信号相移90°(或π/2)，其中P1之后是P2，然后P3，然后P4。时钟分频计数器模块可以包括约翰逊计数器110A-D(在图1A中示出)、扭环形计数器、直环(straight ring)计数器、奥弗贝克计数器、莫比乌斯计数器、移位寄存器、或所列出的组件的组合。环形计数器可以由循环移位寄存器结构组成，其中最后一个移位寄存器的输出被馈送到第一寄存器的输入。环形计数器可以被初始化，从而使得单个数字1(或数字0)位可以绕环旋转。可替换地，环形计数器可以初始化，以使得一组数字1(或数字0)位可以绕环旋转。环形计数器可以包括整数分频器、循环计数器、移位寄存器、触发器或锁存器、或这些元件的组合。各时钟分频模块可以分别从所接收的输入时钟信号P1-P4产生长周期脉冲JC1-JC4。脉冲可以是高或低的信号，其可以被解释为数字1或数字0。

时钟分频计数器模块可重新配置来改变长周期脉冲JC1-JC4的周期(和占空比)。时钟分频计数器模块可以包括多个锁存器，其中在时钟分频计数器模块中工作的每个锁存器的输出耦合到环形结构中后续锁存器的输入。时钟分频计数器模块可以包括至少一个转换机构，其用于允许第一锁存器输出在第二锁存器输入和第三锁存器输入之间进行切换，其中第二锁存器在第一锁存器和第三锁存器之间。

每相的时钟分频计数器模块的输出可以耦合到该相的采样模块(如延时触发器[D触发器]120A-D)的输入。采样模块可以从长周期脉冲JC1-JC4生成短周期脉中154A-D。短周期脉冲可以具有与长周期脉冲基本相似的周期。来自各相的短周期脉冲可以是与其它相的其它短周期脉冲不重叠的周期性脉冲。

耦合到时钟分频计数器模块的采样模块可以包括触发器、锁存器或其它用于存储状态信息的电路。触发器或锁存器是具有两个稳态的电路，并且可以被用于存储状态信息。触发器或锁存器可通过施加到一个或多个控制输入的信号来改变状态，并且可以具有至少一个输出。图1A示出了使用D触发器120A-D的采样模块的一个示例，其中通过每相的输入时钟信号P1-P4来提供该相的时钟输入和控制信号(重置)。

至少一个可调延时模块130A-D可以被耦合到采样模块120A-D的输出。各可调延时模块可以提供短周期脉冲154A-D的微调整以及将短周期脉冲的相位与所需的相位156A-D对准。可调延时模块可以包括时间-数字转换器(TDC)。

由每个采样模块120A-D输出的短周期脉冲154A-D(或各可调延时模块130A-D的输出156A-D)可以提供输入信号到加法模块140。加法模块可以对各相的短周期脉冲进行求和或相加，以产生分数频率时钟信号DIVOUT158。加法模块可以包括数字门，如OR、AND、NAND或NOR门。

返回参照图1A的约翰逊计数器110A-D的示例，数字分数分频器的每相可以使用约翰逊计数器而除以5，其中约翰逊计数器中的一个锁存器(1位)被初始化为″1″(数字高)，而其他锁存器(其他位)被初始化为″0″(数字低)。这个初始化可以使得每个约翰逊计数器的输出JC1-JC4(对应于图1B中的160A-D)每五个输入时钟周期高一次。每个约翰逊计数器的输出通过相应(或同步)相的输入时钟信号(在与长周期脉冲JC1-JC4的锁定不同的时钟边缘上)来采样170A-D(图1B)，从而每五个时钟周期产生一次短周期脉冲，如图1B中的信号A-D所示。

通过适当地初始化不同的计数器，短周期脉冲A-D可以在5个输入时钟周期上的时间中均匀间隔。一个脉冲(长或短周期脉冲)的上升沿(或下降沿)和下一个最接近脉冲的上升沿(或下降沿)之间的时间间隔将是分数频率时钟信号DIVOUT的周期，其是一个输入周期(T_LO)与两个相邻相之间时间差(对于四个相为T_LO/4，或T_LO/ph，其中ph为相数的正整数)的总和。因此，当每个短周期脉冲使用求和模块结合时，相对于输入时钟信号，产生分数频率的分数频率时钟信号或输出信号(DIVOUT)。

在图1A中，使用四个相输入时钟信号P1-P4与配置为循环五个锁存器的输入与输出的约翰逊计数器110A-D(允许每五个时钟周期一个脉冲)一起的数字分数分频器可以生成图1B所示的具有1.25*T_LO周期180的输出信号。由于输出信号的脉冲可以具有与输入时钟信号脉冲宽度基本上相似的脉冲宽度，1.25*T_LO周期可具有小于50％的占空比。图1A示出了1/(1.25*T_LO)数字频率发生器或除以1.25的数字分数分频器。图1B示出了具有小于输入时钟信号(对于其中一个相)的频率的分数频率时钟信号(或输出信号)。

分数频率时钟信号158可以有大于或小于输入时钟信号P1-P4的频率。当分数分频器产生大于一个相的输入时钟信号的频率的频率时，分数频率时钟信号(或输出信号)的占空比可能大于百分之五十(50％)。当分数分频器产生小于一个相的输入时钟信号的频率的频率时，分数频率时钟信号(或输出信号)的占空比可能小于百分之五十(50％)。如果信号是周期性的，则该信号的占空比是作为整个周期的分数的在活跃状态的信号所花费的时间。周期可以是将时间分类或分割成具有相对周期性或重复特性的块。数字高(或数字低)占方波的整个周期的比率可以被称为占空比。真正的方波可以有百分之五十(50％)的占空比(相等的高和低周期)。方波可以在两个电平(数字1和数字0)之间有规律地并且基本上瞬时地交替。

在另一示例中，数字分数分频器的每相可以使用环中具有3个锁存器的约翰逊计数器(未示出)除以3，使得通过使用输入时钟信号P1-P4，每个约翰逊计数器的输出JC1-JC4 162A-D在每三个输入时钟周期高一次，其中P4之后是P3，然后P2，然后P1，如图1C所示。每个约翰逊计数器的输出通过同步相的输入时钟信号来采样172A-D，从而每3个时钟周期产生一次短周期脉冲A-D。使用四个相输入时钟信号与配置为循环三个锁存器的输入和输出的约翰逊计数器一起(允许每三个时钟周期一个脉冲)，数字分数分频器可以产生具有0.75*T_LO周期182的输出信号。由于输出信号的脉冲可以具有与输入时钟信号脉冲宽度基本上相似的脉冲宽度，0.75*T_LO周期可具有大于50％的占空比。图1C示出了1/(0.75*T_LO)数字频率发生器或除以0.75的数字分数分频器的定时。图1C示出了具有大于输入时钟信号(其中一个相)的频率的分数频率时钟信号(或输出信号)。

在另一示例中，数字分数分频器的每相可以使用环中具有7个锁存器的约翰逊计数器(未示出)而除以7，使得通过使用输入时钟信号P1-P4，每个约翰逊计数器的输出JC1-JC4 164A-D在每七个输入时钟周期高一次，其中P4之后是P3，然后P2，然后P1，如图1D所示。每个约翰逊计数器的输出通过同步相的输入时钟信号来采样174A-D，从而每7个时钟周期产生一次短周期脉冲。使用四个相输入时钟信号与配置为循环三个锁存器的输入和输出的约翰逊计数器一起(允许每三个时钟周期一个脉冲)，数字分数分频器可以产生具有1.75*T_LO周期184的输出信号。由于输出信号的脉冲可以具有与输入时钟信号脉冲宽度基本上相似的脉冲宽度，1.75*T_LO周期可具有小于50％的占空比。图1D示出了1/(1.75*T_LO)数字频率发生器或除以1.75的数字分数分频器的定时。图1D示出了具有小于输入时钟信号(其中一个相)的频率的分数频率时钟信号(或输出信号)。

数字分数分频器可以生成具有高频谱纯度的宽频率范围。在一个示例中，数字分数分频器可以被配置为在电气和电子工程师协会(IEEE)802.11标准、IEEE802.16标准和/或第三代合作伙伴计划(3GPP)长期演进(LTE)标准内对各个通道生成时钟频率。例如，该数字分数分频器可以从相位生成模块产生时钟信号，其中时钟信号的输出的频带可以选自包含2.3千兆赫(GHz)至2.7GHz、3.3GHz至3.8GHz、以及5.2GHz至5.8GHz的组。

在启动时，时钟分频模块(图1A中的约翰逊计数器)的初始条件确定了在信号A-D中脉冲相对于彼此的间距。一旦时钟分频模块被初始化，这些相(图1A中的四个相)在相同的并行路径进行操作，并行路径在达到求和或相加模块的输入之前彼此独立，从而使分频器独立于每个路径的绝对延时。每个路径的独立延时可以使分频器抗PVT变化和模型的不准确性。分频器的输入/输出频率可以由逻辑门的速度来确定，并且输出的频谱纯度可以由四路径延时之间的延时匹配来确定。

频谱纯度可以是给定电信号样本的频率变化的定量。可调延时模块所提供的数字校准可用于克服和校正独立且并行的相位路径之间的失配。例如，可调延时模块可以生成冗余路径中各相的复制，接着复制路径的延时可以在具有添加到复制路径的合适延时偏移量的情况下与下一相的延时进行比较。其它方法也可以用来校正独立且并行的相位路径之间的失配。可调延时模块可以通过测量相与相之间的定时错误然后插入可调数字控制延时级(或校正缓冲器)以校正错误来抑制突峰。用高分辨率随机时间-数字转换器(TDC)，可以得到相与相之间的失配的亚皮可秒(sub-ps)度量，并且可使用至少一个可调延时模块(或可调延时单元)对其进行校正。另一TDC可用于不同的失配分辨率。可调延时模块可以使用对输入信号参考相位的相位克隆，其可以延时一可调的时间，用于校准数字分数分频器的相位。数字校准方法已被示出来实现具有不期望的小于载波(dBc)60分贝以上的突峰的分数分频。dBc是信号相对于载波信号的功率之比，以分贝表示。例如，相位噪声可以在偏离载波的给定频率处以dBc/Hz表示。dBc还可以用作期望信号和由使用信号转换器、如数字-模拟转换器(DAC)或频率混合器产生的不想要的乱真输出之间的无乱真动态范围(SFDR)的测定。数字分数分频器可以使用通过使用可调延时模块所描述的数字校准方法。

时钟分频计数器模块可以重新配置以获得不同的整数分频，从而获得能够将输入时钟信号除以不同分数的可重新配置的分数分频器，如图1B-D中的定时图所示。重新配置整数分频器可以需要添加或绕过锁存器，如图2中的约翰逊计数器110的示例所示。约翰逊计数器可以被重新配置以除以3、5或7。随着S1 220和S2 230低或断开(和222知232的高或连接)，约翰逊计数器具有环中的7个锁存器201A-G以提供分频比为7。为了说明起见，Q_byp和Q被示为单独的连接点，但是Q_byp和Q可以耦合到每个锁存器的同一点。当S1为高或连接(和为低或断开)和S2为低或断开(和为高或连接)时，两个锁存器210D-E被旁路，而5个锁存器201A-C和201F-G留在环中，从而提供5的整数分频比。当S1和S2是高或连接(和和是低或断开)，四个锁存器210C-F被旁路，而5个锁存器201A-B和201G留在环中，从而提供3的分频比。相的输入时钟信号可以为环中的每个锁存器提供时钟信号150，并且长周期脉冲可以从环中的锁存器201A的输出152来产生。每相的不同时钟分频计数器模块之间的匹配定时可以是不重要的，因为计数器的输出最终与输入相重新同步。

在一般情况下，对于给定的输入相数量(ph)，可以获得的分数分频比被描述为：n±k/ph(如果k/ph＜0.5)，并且其中n和k是≥1的整数。图3A示出了具有ph个相和除以n±k/ph的时钟分频计数器模块112A-J的数字分数分频器。在本示例的数字分数分频器中，每个时钟分频模块接收从其它输入时钟信号相移的输入时钟信号150A-J。相移可以通过360°/ph(或2π/ph)来表示。各时钟分频模块可以从相应接收到的输入时钟信号产生长周期脉冲lg_pulse(i)192A-J，其中i是在集合1至ph中的正整数(i∈{1，...，ph-1，ph})。每相的时钟分频计数器模块的长周期脉冲输出可以是该相的采样模块122A-J的输入。采样模块可以从相应长周期脉冲lg_pulse(i)产生短周期脉冲sh_pulse(i)194A-J，其中i是集合1至ph中的正整数(i∈{1，...，ph-1，ph})。短周期脉冲可以通过可调延时模块130I-J进行调谐，从而产生调谐的短周期脉冲tuned_sh_pulse(i)196A-J，其中i是集合1至ph中的正整数(i∈{1，...，ph-1，ph})。无论是每相的短周期脉冲或调谐的短周期脉冲，它们都可以通过求和模块140进行组合，以产生分数频率时钟信号DIVOUT198。

分数频率时钟信号具有由(n±k/ph)*T_LO表示的周期，其中T_LO是至少一个输入时钟信号的周期，ph是多个时钟分频计数器模块的数量和多个采样模块的数量，并表示相数，且n*ph±k是每个时钟分频计数器模块内所提供的整数分频，其中ph、n和k为正整数，且k/ph＜0.5。例如，n*ph±k可以是约翰逊计数器中未旁路的锁存器的数量。

图3B示出了可重新配置的除以n±k/ph的时钟分频计数器模块112，用于获得不同的整数分频，由此获得能够以不同分数将输入信号分频的可重新配置的分数分频器。除以n±k/ph的时钟分频计数器模块可以包括固定工作锁存器201A-B和201J(总是在环中)和多个旁路锁存器201C-I，其可以被配置为在环中工作或被旁路。除以n±k/ph的时钟分频计数器模块可以有多个开关(S1 220[和222]，...SL240[和242])用来旁路锁存器。

具有可配置时钟分频计数器模块的可重新配置的数字分数分频器能够使用具有20％调谐范围的单一VCO产生用于WiFi/WiMax2.5/3.5/5GHz频带的LO信号，如图4所示。数字分数分频器可以使用数字CMOS工艺制造。数字CMOS工艺可以使用小于50nm的数字CMOS工艺。

在图4的示例中，VCO320可具有7.8GHz到9.5GHz(或20％)的调谐范围。VCO可以提供单一输入信号频率到数字分数分频器310。数字分数分频器可以包括频率分离器330，其可以将频率除以2并产生4个相。每相可以耦合到时钟分频计数器模块340以获得不同的整数分频，以及通过求和模块140进行求和。输出可以被配置为产生2.3-2.7GHz的信号、3.3-3.8GHz的信号、和/或5.2-5.8GHz的信号，其可以在WiFi/WiMax传输中使用。数字分数分频器也可用于生成用于其它无线标准的信号。数字分数分频器也可用在其它非无线电或非无线应用中。

图5示出了对于8.05GHz输入信号，在可调延时模块的校准之前400B和校准之后400A的测量得到的数字分数分频器的输出频谱。将输入信号除以2，得到4个相，并进一步使用分数分频器(具有图1D所示的定时)除以1.75以获得2.3GHz输出430B(前)和430A(后)。分频器的测得的输出频谱可以被配置为在校准前(图5的400B)和校准后(图5的400A)除以3.5(2*1.75)以得到2.3GHz的输出信号(或基频)。x轴表示频率410B(前)和430A(后)，并且y轴表示输出功率420，单位为dBm。dBm(有时也被称为dBmW)是功率比的缩写，单位是参考1毫瓦(mW)的测得功率的分贝(dB)。通过校准且没有模拟滤波，突峰450E-F可以被抑制到≤-60.8dBc460A。

无需校准且没有模拟滤波，突峰450C-D可以被抑制到≤-28.5dBc460B。因为可使用轨对轨输出缓冲器，基频的谐波440C-F(在4.6、6.9和9.2GHz)可以在频谱中看出。分数分频器可以在硅晶圆上或晶片上有极小占用面积和/或消耗少量功率。例如，使用32nm CMOS实施所制造得到的分数分频器可以从1.05V电源消耗小于7.8mW以及占用小于300um×300um的硅区(包括射频[RF]输入接收器、输出缓冲器、和校准电路)。分数分频器的功耗可以根据所使用的制造工艺或分数分频器的制造工艺而改变。

数字分数分频器提供本地振荡器(LO)信号的分数分频，而无需使用混频器或昂贵的滤波器，其中含有电感器和模拟电路(用于产生高频谱纯度的LO信号)。使用模拟电路和电感器会妨碍使用电感器的分数分频器以工艺技术得到适宜大小，并且由于电感器占据的面积大而会增加晶片成本。

使用相位旋转器是一种用于避免输出中的闪变的技术。数字控制延时线可以用来调节LO频率上的环延时和PVT变化。然而，相位旋转器会增加校准复杂性、功率和分频器的面积。由于LO频率的增加，数字控制延时线的分辨率和复杂性也可能增加。另外，为了获得1.25和0.75以外的分数分频，相位旋转器可能吸尽脉冲，这对高频率信号的实现会是复杂的。

数字分数分频器可以使用数字逻辑和校准来实现高频信号的分数分频，并获得具有可接受频谱纯度的LO信号。模拟滤波器和电感器可以不用在数字分数分频器中，从而大大节省了硅面积。没有电感器也可以使数字分数分频器拓扑利于集成在数字芯片上系统(SoC)中。

没有MUX选择信号同步到数字分数分频器拓扑的输入或输出信号可大大放松对分频器的定时要求，并使得数字分数分频器更抗PVT变化。使用相位旋转器，对MUX选择信号的定时要求将会严格，并且定时要求可以被同步到输出信号，从而增加了相位旋转器分频器对PVT变化和输出频率的敏感度。可以使用相位旋转器分频器的信号的校准以便在很宽范围的输入/输出频率以及PVT变化上进行操作。数字分数分频器的速度可能会受数字逻辑门开关速度的影响，但不依赖数字逻辑门的绝对定时准确度。数字分数分频器可不依赖于设备模型准确度，并可以采用数字工艺而得到适宜的大小。

数字分数分频器在输入频率的分数(由整数分频器的比例确定)而不是整个输入频率(如对于相位旋转器分频器)提供延时校正缓冲器。因此，校正缓冲器的功耗(其可以与其运行频率成比例)可以以大致相似因子来减小。例如，在除以1.25的配置中，通过校正缓冲器的信号可以是输入频率的五分之一，从而将校正缓冲器的功耗降低为1/5。

多个分数分频比可通过改变基于相数的时钟分频计数器模块的整数分频比而得到。连同数字分数分频器的宽工作频率范围一起使用的多个分数分频比可以提高设计对不同无线电标准和LO要求的可重用性。

另一示例提供了用于分数分频数字频率信号的方法600，如图6中的流程图所示。该方法包括使用多个时钟分频计数器模块从至少一个参考时钟信号产生多个相移长周期脉冲的操作，如方框610。接着操作是采样多个相移长周期脉冲中的每个以产生多个相移短周期脉冲，如方框620。该方法的下一个操作可以是将多个相移短周期脉冲相加以形成分数频率时钟信号，如方框630。

另一示例提供了用于选择数字分数分频器中分数分频的方法700，如图7中的流程图所示。该方法包括提供多个锁存器，其中在数字分数分频器中工作的每个锁存器的输出耦合到环结构中后续锁存器的输入，如方框710。接着操作是使用切换机构将耦合到第二锁存器输入的第一锁存器输出切换到第三锁存器输入，其中切换机构在第二锁存器输入和第三锁存器输入之间转换以改变分数分频，如方框720。

在另一示例中，数字分数分频器可以被包括在移动设备或发送站中。图8提供了示例示出移动设备，诸如用户设备(UE)、移动台(MS)、移动无线设备、移动通信设备、平板电脑、手机或其它类型的移动无线设备。移动设备可以包括配置成与发送站进行通信的一个或多个天线，发送站例如是基站(BS)、演进节点B(eNB)、或其它类型的无线广域网(WWAN)接入点。移动设备可以被配置成使用至少一个无线通信标准(包括第三代合作伙伴计划(3GPP)长期演进(LTE)、WiMAX(微波接入全球互通)或电气和电子工程师协会(IEEE)802.16标准(例如，802.16e、802.16m))、高速分组接入(HSPA)、蓝牙和WiFi(IEEE802.11标准))进行通信。移动设备可以使用用于各无线通信标准的单独天线或者用于多种无线通信标准的共用天线进行通信。移动设备可以在无线局域网(WLAN)、无线个人局域网(WPAN)和/或WWAN中进行通信。

图8还提供了麦克风和一个或多个扬声器的图示，其可用于移动设备的音频输入和输出。显示屏幕可以是液晶显示器(LCD)屏幕，或其它类型的显示屏幕，例如有机发光二极管(OLED)显示器。显示屏幕可以被配置为触摸屏。触摸屏可使用电容式、电阻式、或其它类型的触摸屏技术。应用处理器和图形处理器可耦合到内部存储器以提供处理和显示能力。非易失性存储器端口也可以用来提供数据的输入/输出选项给用户。非易失性存储器端口也可用于扩展移动设备的存储器能力。键盘可以与移动设备集成或无线方式连接到移动设备以提供额外的用户输入。虚拟键盘也可以使用触摸屏来提供。

各种技术、或其某些方面或部分可以采用体现在有形介质中的程序代码的形式(即，指令)，有形介质比如为软盘、CD-ROM、硬盘驱动器或任何其它机器可读存储介质，其中当程序代码被加载到机器、例如计算机并由其执行时，该机器成为用于实现各种技术的装置。在可编程计算机上执行程序代码的情况下，计算设备可包括处理器、处理器可读存储介质(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备、以及至少一个输出设备。易失性和非易失性存储器和/或存储元件可以是RAM、EPROM、闪存驱动器、光盘驱动器、磁性硬盘驱动器、或其它用于存储电子数据的介质。基站和移动台还可以包括收发器模块、计数器模块、处理模块、和/或时钟模块或定时器模块。可以实现或利用本文所描述的各种技术的一个或多个程序可以使用应用程序编程接口(API)、可重用控件等。这种程序可以实现为高级过程或面向对象的编程语言以与计算机系统进行通信。然而，程序可以用汇编语言或机器语言来实现(如果需要的话)。在任何情况下，语言可以是编译或解释语言，并与硬件实现结合。

应当理解的是，许多在本说明书中描述的功能单元已被标记为模块，以便更具体地强调它们的实现独立性。例如，模块可以被实现为包括定制VLSI电路或门阵列的硬件电路、现成的半导体诸如逻辑芯片、晶体管或其它分立组件。模块还可以在可编程硬件设备、诸如现场可编程门阵列、可编程阵列逻辑、可编程逻辑器件等中实现。

模块也可以在软件中由各种类型的处理器执行来实现。可执行代码的所识别的模块可以例如包括一个或多个计算机指令的物理或逻辑块，其可以例如被组织为对象，过程或功能。然而，所识别的模块的可执行代码不必在物理上位于一起，而可以包括存储在不同位置的完全不同的指令，其当逻辑接合在一起时构成模块并实现模块的所述目的。

实际上，可执行代码模块可以是单个指令或许多指令，并且甚至可以分布在若干不同的代码段上、不同程序之间、以及跨若干存储设备来分布。类似地，操作数据可在本文的模块中识别并示出，并且可以以任何合适的形式体现并在任何适当类型的数据结构中组织。操作数据可以被收集为单个数据集，或可以分布在不同的位置(包括分布在不同的存储设备上)，并可能至少部分地仅作为系统或网络上的电子信号存在。该模块可以是无源或有源的，包括可操作来执行所需功能的代理。

贯穿本说明书提及的“示例”意味着结合该示例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。因此，贯穿本说明书各处短语“在一个示例中”的出现并不一定都指的是同一实施例。

如本文所用，多个项目、结构元件、组成元件和/或材料可以被呈现在共同的列表中以方便使用。然而，这些列表应该被解释为好像列表的每个部件被分别标识为单独且独特的部件。因此，仅仅基于这样列表中的各个部件在公共组中的呈现而没有相反的指示，该列表中的各个部件均不应被解释为同一列表的任何其它部件事实上的等同。此外，本发明的各种实施例和示例可以在本文中与其各种组件的替代物一起被引用。应当理解，这样的实施例、示例和备选方案不应当被解释为彼此的事实上的等同，而应该被认为是本发明的单独和自主的表示。

此外，描述的特征、结构或特性可以在一个或多个实施例以任何合适的方式相结合。在下面的描述中，许多具体的细节被提供，如示例布局、距离、网络示例等，以提供对本发明的实施例的彻底理解。然而相关领域的技术人员将认识到，本发明可以在没有一个或多个具体细节的情况下、或用其它方法、组件、布局等实践。在其它示例中，众所周知的结构、材料或操作没有被示出或详细描述，以避免模糊本发明的各方面。

虽然前述示例是说明本发明的一个或多个特定应用中的原理，但是很显然对于本领域的普通技术人员来说可以对形式、使用和实施细节作出多种修改，而不需要创造性劳动，并且不脱离本发明的原理和概念。因此，不意在限制本发明，而是本发明由下面提出的权利要求所限定。

Claims

1.一种数字分数分频器，包括：

多个时钟分频计数器模块，其每个接收与其余多个输入时钟信号相移的输入时钟信号，其中每个时钟分频计数器模块从接收的输入时钟信号产生长周期脉冲；

多个采样模块，其中每个采样模块耦合到多个时钟分频计数器模块中的一个的输出，并且从长周期脉冲产生短周期脉冲；和

求和模块，用于对多个短周期脉冲求和以产生分数频率时钟信号。

2.根据权利要求1所述的数字分数分频器，进一步包括至少一个可调延时模块，其中，每个可调延时模块耦合到采样模块的输出以及将短周期脉冲的相位对准到期望相位。

3.根据权利要求1所述的数字分数分频器，其中，可调延时模块包括时间-数字转换器。

4.根据权利要求1所述的数字分数分频器，其中，多个短周期脉冲是相互不重叠的周期性脉冲。

5.根据权利要求1所述的数字分数分频器，还包括相位生成模块来从单一时钟信号产生彼此相移的多个输入时钟信号。

6.根据权利要求5所述的数字分数分频器，其中，相位生成模块选自包含压控振荡器(VCO)、本地振荡器(LO)、延时锁定环(DLL)、锁相环(PLL)、正交VCO、分频器及其组合的组。

7.根据权利要求5所述的数字分数分频器，其中，分数频率时钟信号具有由(n±k/ph)*To表示的周期，其中To为至少一个输入时钟信号的周期，ph是多个时钟分频计数器模块的数量和多个采样模块的数量并表示相数，且n*ph±k是计数器模块的整数分频，其中ph、n和k为正整数，且k/ph＜0.5。

8.根据权利要求1所述的数字分数分频器，其中，时钟分频计数器模块选自包含约翰逊计数器、扭环形计数器、直环计数器、奥弗贝克计数器、移位寄存器及其组合的组。

9.根据权利要求1所述的数字分数分频器，其中，时钟分频计数器模块是可重新配置的并且包括多个锁存器，并且时钟分频计数器模块中工作的每个锁存器的输出耦合到环形结构中后续锁存器的输入，时钟分频计数器模块包括至少一个切换机构，用于允许第一锁存器输出在第二锁存器输入和第三锁存器输入之间进行切换。

10.根据权利要求9所述的数字分数分频器，其中，数字分数分频器被配置为产生在电气和电子工程师协会(IEEE)802.11标准、IEEE802.16标准、以及第三代合作伙伴计划(3GPP)长期演进(LTE)标准的频带内的时钟频率。

11.根据权利要求1所述的数字分数分频器，其中，数字分数分频器被包括在移动设备中，所述移动设备被配置为连接到无线局域网(WLAN)、无线个人区域网(WPAN)、和无线广域网(WWAN)中的至少一个，其中移动设备包括天线、触敏显示屏幕、扬声器、麦克风、图形处理器、应用处理器、内部存储器、非易失性存储器端口、或其组合。

12.一种用于将数字频率信号分数分频的方法，包括：

使用多个时钟分频计数器模块从至少一个参考时钟信号产生多个相移的周期性脉冲；和

对多个相移的周期性脉冲求和，以形成分数频率时钟信号。

13.根据权利要求11所述的方法，其中多个时钟分频计数器模块产生多个相移长周期脉冲，并且进一步包括对多个相移长周期脉冲中的每一个采样以产生多个相移短周期脉冲，之后对多个相移短周期脉冲求和以形成分数频率时钟信号。

14.根据权利要求13所述的方法，其中对多个相移长周期脉冲中的每个采样以产生多个相移短周期脉冲使用多个采样模块，以及对多个相移短周期脉冲求和以形成分数频率时钟信号使用求和模块。

15.根据权利要求13所述的方法，还包括在对多个相移短周期脉冲求和之前，使用至少一个可调延时模块调谐多个相移短周期脉冲中的至少一个。

16.根据权利要求13所述的方法，还包括：使用多个可重新配置时钟分频计数器模块调整多个相移长周期脉冲的周期，其中可重新配置时钟分频计数器模块包括多个锁存器，并且时钟分频计数器模块中工作的每个锁存器的输出耦合到环形结构中后续锁存器的输入，时钟分频计数器模块包括至少一个切换机构，用于允许第一锁存器输出在第二锁存器输入和第三锁存器输入之间切换。

17.一种数字分数分频器，包括：

多个时钟分频计数器模块，其每个接收从其余多个输入时钟信号相移的输入时钟信号，其中每个时钟分频计数器模块从接收的输入时钟信号产生周期性脉冲；和

求和模块，用于对多个周期性脉冲求和，以产生分数频率时钟信号。

18.根据权利要求17所述的数字分数分频器，其进一步包括至少一个可调延时模块，其中，每个可调延时模块耦合到时钟分频计数器模块的输出并且将周期脉冲的相位延时匹配到所期望的相位。

19.根据权利要求17所述的数字分数分频器，其中，多个周期性脉冲是相互不重叠的周期性脉冲。

20.根据权利要求17所述的数字分数分频器，其中，时钟分频计数器模块是可重新配置的并且包括多个锁存器，时钟分频计数器模块中工作的每个锁存器的输出耦合到环形结构中后续锁存器的输入，时钟分频计数器模块包括至少一个切换机构，用于允许第一锁存器输出在第二锁存器输入和第三锁存器输入之间进行切换。