CN113196665A - 用于多相rfdac(射频dac)的cdac(电容式dac(数模转换器))单位单元 - Google Patents

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Abstract

公开了可被用于mmWave(毫米波)通信的CDAC(电容式DAC(数模转换器)单位单元和采用此类CDAC单位单元的RFDAC(射频DAC)。一个示例CDAC单位单元包括：四个电容器，所述四个电容器成对连接到所述CDAC单位单元的两个差分输出端；和四个逻辑门，其中所述四个逻辑门中的每个逻辑门被配置为接收四个不同的时钟信号中的关联时钟信号和四个不同的使能信号中的关联使能信号，并且其中所述四个逻辑门中的每个逻辑门被配置为基于该逻辑门的关联时钟信号和关联使能信号触发来自所述四个电容器中的关联电容器的关联脉冲。

Description

用于多相RFDAC(射频DAC)的CDAC(电容式DAC(数模转换器)) 单位单元
相关申请的交叉引用
本申请要求于2018年12月27日提交的美国申请号16/233,450的优先权，该美国申请特此通过引用整体地并入本文中。
技术领域
本公开涉及无线技术，并且更具体地，涉及包含可用作(一个或多个)射频(RF)数模转换器(DAC)的(一个或多个)CDAC((一个或多个)电容式DAC(数模转换器))和/或可用作(一个或多个)RFDAC的这样的(一个或多个)CDAC的(一个或多个)单元的技术和系统。
背景技术
移动通信已从早期语音系统显著地演进到现今高度复杂的集成通信平台。下一代无线通信系统5G(或新无线电(NR))将通过各种用户和应用随时随地提供对信息的访问和对数据的共享。NR有望成为目标是满足截然不同且有时冲突的性能维度和服务的统一网络/系统。此类不同的多维要求由不同的服务和应用驱动。通常，NR将随附加潜在的新无线电接入技术(RAT)而基于3GPP(第三代合作伙伴计划)高级LTE(长期演进)演进，以用更好、简单且无缝的无线连接解决方案丰富人们生活。NR将启用通过无线连接的一切事物并且快速传送丰富的内容和服务。
NR将包括现有(例如，当前LTE-A(高级长期演进))系统中未采用的带宽，包括mmWave频带，该带宽提供可用带宽的显著增加，但是以比现有系统中采用的频率更高的频率提供。因为mmWave通信是在大致比现有系统更高的频率下，所以一些现有技术和组件无法很好地适应在mmWave频率下操作。作为一个示例，采用极性转换器的RFDAC变得难以或不可能在较高频率下采用。
附图说明
图1是图示可连同本文描述的各个方面一起使用的示例用户装备(UE)的框图。
图2是图示可连同本文讨论的各个方面一起采用的基站(BS)设备(例如，eNB、gNB等)的示例组件的框图。
图3是图示来自四相CDAC中的符号变化的数据刷新问题的图。
图4是图示根据本文讨论的各个方面的可采用CDAC单位单元的示例八相DAC的图。
图5是图示根据本文讨论的各个方面的可采用现有单位单元或CDAC单位单元的八相DAC的八分圆的图。
图6是图示针对多相DAC的第一数据流U(与相位0、90、180和270度相关联)的所有可能的相位变化的图。
图7是图示基于现有技术的CDAC的示例四电容器单元以及示例信号的图。
图8是图示根据本文讨论的各个方面的示例CDAC单位单元和关联示例信号的实施例的图。
图9是连同本文讨论的各个方面一起图示图8的CDAC单位单元的可能的八分圆转变(octant transition)的图。
图10是图示根据本文讨论的各方面的由单位单元从LO III到LO V和从LO III到LO I的示例转变的定时图。
图11图示根据本文描述的各个方面的采用CDAC单位单元的示例方法的流程图。
具体实施方式
现在将参考附图描述本公开，其中相似的附图标记用于自始至终指代相似的元件，并且其中所示的结构和设备不一定按比例绘制。如本文所利用的，术语“组件”、“系统”、“接口”等旨在指代计算机相关实体、硬件、软件(例如，在执行中)和/或固件。例如，组件可以是处理器(例如，微处理器、控制器或其他处理设备)、在处理器上运行的进程、控制器、对象、可执行文件、程序、存储设备、计算机、平板PC和/或具有处理器件的用户装备(例如，移动电话等)。通过图示的方式，在服务器上运行的应用和服务器也可以是组件。一个或多个组件可驻留在进程内，并且组件可集中于一个计算机上和/或分布在两个或更多个计算机之间。可以在本文中描述元件的集合或其他组件的集合，其中术语“集合”可以被解释为“一个或多个”。
进一步地，例如，这些组件可以例如利用模块从在其上存储有各种数据结构的各种计算机可读存储介质执行。组件可以例如根据信号经由本地和/或远程进程通信，该信号具有一个或多个数据分组(例如，来自经由该信号利用其他系统在本地系统、分布式系统中和/或跨诸如因特网、局域网、广域网或类似网络的网络与另一组件交互的一个组件的数据)。
作为另一示例，组件可以是具有通过由电气或电子电路系统操作的机械零件提供的具体功能性的装置，其中电气或电子电路系统可通过由一个或多个处理器执行的软件应用或固件应用来操作。一个或多个处理器可以在装置内部或外部并且可以执行软件或固件应用的至少一部分。作为又一个示例，组件可以是在没有机械零件的情况下通过电子组件提供具体功能性的装置；电子组件可以在其中包括一个或多个处理器以执行至少部分地赋予电子组件的功能性的软件和/或固件。
词语示例性的使用旨在以具体方式呈现概念。如本申请中所使用的，术语“或”旨在意指包括性“或”而不是排他性“或”。也就是说，除非另外指定或从上下文中清楚，否则“X采用A或B”旨在意指自然包括性置换中的任一种。也就是说，如果X采用A；X采用B；或X采用A和B两者，则在前述情况中的任一种下满足“X采用A或B”。另外，除非另外指定或从上下文中清楚为针对单数形式，否则如本申请和所附权利要求中所使用的冠词“一”和“一个”通常应该被解释为意指“一个或多个”。此外，如果在详细描述和权利要求中使用术语“包括有”、“包括”、“具有”、“有”、“带有”或其变体，则此类术语旨在以类似于术语“包括”的方式为包括性的。
如本文所使用的，术语“电路系统”可以是指以下项，为以下项的一部分，或者包括以下项：专用集成电路(ASIC)、电子电路、处理器(共享的、专用的或组)和/或执行一个或多个软件或固件程序的存储器(共享的、专用的或组)、组合逻辑电路和/或提供所描述的功能性的其他合适的硬件。在一些实施例中，电路系统可以用一个或多个软件或固件模块来实现，或者与电路系统相关联的功能可以通过一个或多个软件或固件模块来实现。在一些实施例中，电路系统可以包括至少部分地在硬件中可操作的逻辑。
本文讨论的各种实施例包括含有宽带信号缓冲器的可调谐匹配网络，以及采用如本文所讨论的可调谐匹配网络的系统和技术。本文讨论的可调谐匹配网络以及关联系统和技术可按不同的增益设定提供小的增益衰减变化性、良好的线性度以及恒定的输入和输出阻抗。因此，本文讨论的装置、系统和方法可被用于诸如UE(用户装备)之类的通信设备或诸如gNB(下一代节点B)或eNB(演进型节点B)之类的基站的收发器中的5G(第五代)NR(包括mmWave)。
可以使用任何合适地配置的硬件和/或软件来将本文描述的实施例实现到系统中。图1针对一个实施例图示用户装备(UE)设备100的示例组件。在一些实施例中，UE设备100可以包括至少如图所示耦合在一起的应用电路系统102、基带电路系统104、射频(RF)电路系统106、前端模块(FEM)电路系统108和一个或多个天线110。
应用电路系统102可以包括一个或多个应用处理器。例如，应用电路系统102可以包括诸如但不限于一个或多个单核心或多核心处理器的电路系统。(一个或多个)处理器可以包括通用处理器和专用处理器(例如，图形处理器、应用处理器等)的任何组合。处理器可以与存储器/存储装置耦合并且/或者可以包括存储器/存储装置，并且可以被配置为执行存储在存储器/存储装置中的指令以使得各种应用和/或操作系统能够在系统上运行。
基带电路系统104可以包括诸如但不限于一个或多个单核心或多核心处理器的电路系统。基带电路系统104可以包括一个或多个基带处理器和/或控制逻辑，以处理从RF电路系统106的接收信号路径接收到的基带信号并且生成用于RF电路系统106的发射信号路径的基带信号。基带处理电路系统104可以与应用电路系统102对接以用于生成并处理基带信号并用于控制RF电路系统106的操作。例如，在一些实施例中，基带电路系统104可以包括第二代(2G)基带处理器104a、第三代(3G)基带处理器104b、第四代(4G)基带处理器104c和/或用于其他现有代、在开发中或待将来开发的代(例如，第五代(5G)、6G等)的(一个或多个)其他基带处理器104d。基带电路系统104(例如，基带处理器104a-d中的一个或多个)可以处理使得能够经由RF电路系统106与一个或多个无线电网络进行通信的各种无线电控制功能。无线电控制功能可以包括但不包括信号调制/解调、编码/解码、射频移位等。在一些实施例中，基带电路系统104的调制/解调电路系统可以包括快速傅立叶变换(FFT)、预编码和/或星座图映射/解映射功能性。在一些实施例中，基带电路系统104的编码/解码电路系统可以包括卷积、咬尾卷积、turbo、维特比和/或低密度奇偶校验(LDPC)编码器/解码器功能性。调制/解调和编码器/解码器功能性的实施例不限于这些示例并且可以在其他实施例中包括其他合适的功能性。
在一些实施例中，基带电路系统104可以包括协议栈的元素，诸如演进型通用陆地无线电接入网(EUTRAN)协议的元素，包括例如物理(PHY)、媒体访问控制(MAC)、无线电链路控制(RLC)、分组数据汇聚协议(PDCP)和/或无线电资源控制(RRC)元素。基带电路系统104的中央处理单元(CPU)104e可以被配置为运行协议栈的元素以用信号通知PHY、MAC、RLC、PDCP和/或RRC层。在一些实施例中，基带电路系统可以包括一个或多个音频数字信号处理器(DSP)104f。(一个或多个)音频DSP 104f可以包括用于压缩/解压缩和回声消除的元件并且可以在其他实施例中包括其他合适的处理元件。基带电路系统的组件可以被合适地组合在单个芯片、单个芯片组中，或者在一些实施例中设置在同一电路板上。在一些实施例中，可以诸如例如在片上系统(SOC)上一起实现基带电路系统104和应用电路系统102的组成组件中的一些或全部。
在一些实施例中，基带电路系统104可以提供与一种或多种无线电技术兼容的通信。例如，在一些实施例中，基带电路系统104可以支持与演进型通用陆地无线电接入网(EUTRAN)和/或其他无线城域网(WMAN)、无线局域网(WLAN)、无线个域网(WPAN)的通信。基带电路系统104被配置为支持不止一种无线协议的无线电通信的实施例可以被称为多模式基带电路系统。
RF电路系统106可以使得能够通过非固体介质使用调制电磁辐射来与无线网络进行通信。在各种实施例中，RF电路系统106可以包括开关、滤波器、放大器等以促进与无线网络的通信。RF电路系统106可以包括接收信号路径，该接收信号路径可以包括用于对从FEM电路系统108接收到的RF信号进行下转换并且将基带信号提供给基带电路系统104的电路系统。RF电路系统106也可以包括发射信号路径，该发射信号路径可以包括用于对由基带电路系统104提供的基带信号进行上转换并且将RF输出信号提供给FEM电路系统108以供传输的电路系统。
在一些实施例中，RF电路系统106可以包括接收信号路径和发射信号路径。RF电路系统106的接收信号路径可以包括混频器电路系统106a(作为信号的乘法或作为信号的采样)、放大器电路系统106b和滤波器电路系统106c。RF电路系统106的发射信号路径可以包括滤波器电路系统106c和混频器电路系统106a。RF电路系统106也可以包括用于合成频率以供由接收信号路径和发射信号路径的混频器电路系统106a使用的合成器电路系统106d。在一些实施例中，接收信号路径的混频器电路系统106a可以被配置为基于由合成器电路系统106d提供的合成频率对从FEM电路系统108接收到的RF信号进行下转换。放大器电路系统106b可以被配置为放大经下转换的信号，并且滤波器电路系统106c可以是被配置为从经下转换的信号中去除不想要的信号以生成输出基带信号的低通滤波器(LPF)或带通滤波器(BPF)。可以将输出基带信号提供给基带电路系统104以进行进一步处理。在一些实施例中，输出基带信号可以是零频率基带信号，但是这不是要求。在一些实施例中，接收信号路径的混频器电路系统106a可以包括无源混频器，但是实施例的范围在这方面不受限制。
在一些实施例中，发射信号路径的混频器电路系统106a可以被配置为基于由合成器电路系统106d提供的合成频率对输入基带信号进行上转换以生成用于FEM电路系统108的RF输出信号。基带信号可以由基带电路系统104提供并且可以由滤波器电路系统106c滤波。滤波器电路系统106c可以包括低通滤波器(LPF)，但是实施例的范围在这方面不受限制。
在一些实施例中，接收信号路径的混频器电路系统106a和发射信号路径的混频器电路系统106a可以包括两个或更多个混频器并且分别可以被布置用于正交下转换和/或正交上转换。在一些实施例中，接收信号路径的混频器电路系统106a和发射信号路径的混频器电路系统106a可以包括两个或更多个混频器并且可以被布置用于图像抑制(例如，哈特利图像抑制)。在一些实施例中，接收信号路径的混频器电路系统106a和发射信号路径的混频器电路系统106a分别可以被布置用于直接下转换和/或直接上转换。在一些实施例中，接收信号路径的混频器电路系统106a和发射信号路径的混频器电路系统106a可以被配置用于超外差(super-heterodyne)操作。
在一些实施例中，输出基带信号和输入基带信号可以是模拟基带信号，但是实施例的范围在这方面不受限制。在一些替代实施例中，输出基带信号和输入基带信号可以是数字基带信号。在这些替代实施例中，RF电路系统106可以包括模数转换器(ADC)和数模转换器(DAC)电路，并且基带电路系统104可以包括数字基带接口以与RF电路系统106进行通信。
在一些双模式实施例中，可以提供单独的无线电IC电路以用于针对每个频谱处理信号，但是实施例的范围在这方面不受限制。
在一些实施例中，合成器电路系统106d可以是分数N合成器或分数N/N+1合成器，但是实施例的范围在这方面不受限制，因为其他类型的频率合成器可以是合适的。例如，合成器电路系统106d可以是Δ-∑(delta-sigma)合成器、倍频器或包括带分频器的锁相环的合成器。
合成器电路系统106d可以被配置为基于频率输入和分频器控制输入来合成输出频率以供由RF电路系统106的混频器电路系统106a使用。在一些实施例中，合成器电路系统106d可以是分数N/N+1合成器。
在一些实施例中，频率输入可以由压控振荡器(VCO)提供，但是这不是要求。取决于所期望的输出频率，分频器控制输入可以由基带电路系统104或应用处理器102提供。在一些实施例中，可以基于由应用处理器102指示的信道根据查找表确定分频器控制输入(例如，N)。
RF电路系统106的合成器电路系统106d可以包括分频器、延迟锁定环(DLL)、复用器和相位累加器。在一些实施例中，分频器可以是双模分频器(DMD)并且相位累加器可以是数字相位累加器(DPA)。在一些实施例中，DMD可以被配置为将输入信号除以N或N+1(例如，基于进位)以提供分数分频比。在一些示例实施例中，DLL可以包括一组级联的可调谐延迟元件、相位检测器、电荷泵和D型触发器。在这些实施例中，延迟元件可以被配置为将VCO时段分解成Nd个相等的相位分组，其中Nd是延迟线中的延迟元件的数量。以这种方式，DLL提供负反馈以帮助确保通过延迟线的总延迟为一个VCO周期。
在一些实施例中，合成器电路系统106d可以被配置为生成载波频率作为输出频率，然而在其他实施例中，输出频率可以是载波频率的倍数(例如，载波频率的两倍、载波频率的四倍)并与正交发生器和分频器电路系统相结合地使用以在相对于彼此具有多个不同相位的载波频率下生成多个信号。在一些实施例中，输出频率可以是LO频率(fLO)。在一些实施例中，RF电路系统106可以包括IQ/极性转换器。
FEM电路系统108可以包括接收信号路径，该接收信号路径可以包括被配置为对从一个或多个天线110接收到的RF信号进行操作、放大所接收到的信号并且将所接收到的信号的放大版本提供给RF电路系统106以进行进一步处理的电路系统。FEM电路系统108也可以包括发射信号路径，该发射信号路径可以包括被配置为放大由RF电路系统106提供的用于传输的信号以用于由一个或多个天线110中的一个或多个进行传输的电路系统。
在一些实施例中，FEM电路系统108可以包括用于在发射模式操作与接收模式操作之间切换的TX/RX开关。FEM电路可以包括接收信号路径和发射信号路径。FEM电路系统的接收信号路径可以包括用于放大接收到的RF信号并且将经放大的接收到的RF信号作为输出提供(例如，提供给RF电路系统106)的低噪声放大器(LNA)。FEM电路系统108的发射信号路径可以包括：功率放大器(PA)，用于放大输入RF信号(例如，由RF电路系统106提供)；和一个或多个滤波器，用于生成RF信号以供后续传输(例如，由一个或多个天线110中的一个或多个执行)。
在一些实施例中，UE设备100可以包括诸如例如存储器/存储装置、显示器、相机、传感器和/或输入/输出(I/O)接口之类的附加元件。
参考图2，示出了是可连同本文讨论的各个方面一起采用的基站(BS)设备(例如，eNB、gNB等)200的示例组件。在一些实施例中，BS设备200可以包括数字单元210和一个或多个无线电单元220，其中的每一个均可以连接到一个或多个天线230i。
数字单元210可以包括开关211、第1层(L1)信号处理电路212、第2层以上(L2+)分组处理电路系统213以及控制和定时电路系统214。数字单元210可以执行至少以下功能：(a)在各种无线电单元(在蜂窝塔或屋顶上)与各种基带卡(在数字单元中)之间切换(例如，经由开关211进行)；(b)第1层信号处理(例如，经由L1信号处理电路系统212进行)，对要在不同的RF载波和频带上发射的实际波形执行调制/解调和前向纠错功能；(c)用户的第2层调度(例如，经由L2+分组处理电路系统213进行)；(d)第2层/第3层分组处理(例如，经由L2+分组处理电路系统213进行)；(e)控制平面处理和定时/同步(例如，经由控制和定时电路系统214进行)；以及(f)对进入回程(backhaul)的分组进行加密(例如，经由控制和定时电路系统214进行)。在各种实施例中，到核心网络的回程链路可以是有线(例如，铜、光纤等)或无线(例如，经由包括一个或多个附加接入点等的网状网络)中的一种或多种。
每个无线电单元220可以包括DFE(数字前端)信号处理电路系统221、与(一个或多个)发射链相关联的一个或多个数模转换器(DAC)222、与(一个或多个)接收链相关联的一个或多个模数转换器(ADC)223、与(一个或多个)发射链相关联的任选的RF(射频)发射电路系统224、与(一个或多个)接收链相关联的任选的RF(射频)接收电路系统225和RF FE(前端)电路系统226。数字单元210可以执行至少以下功能：(a)数字前端(DFE)信号处理(执行数字IF载波组合、波峰因数降低、功率放大器的数字预失真)(例如，经由DFE信号处理电路系统221进行)；(b)数模转换和模数转换(例如，经由DAC222和ADC 223进行)；(c)RF混频(即调制)和RF频率合成器；(d)RF前端功能：功率放大器(PA)、低噪声放大器(LNA)、可变增益放大器(VGA)、滤波器、开关(TDD)或双工器(FDD)(例如，经由RF前端电路系统226进行)。在省略RF发射电路系统224和/或RF接收电路系统225的各方面中，DAC 222和/或ADC 223可以在RF采样速率下工作，从而使模拟/RF调制/解调变得不必要。
可以将RF信号从(一个或多个)无线电单元220馈送给天线230i。在当前无线电基站中，天线是外部的，并且业界正在努力开发具有集成RF和天线阵列的有源天线系统(AAS)，例如用于5G。
本文讨论的各种实施例涉及可用作(一个或多个)RFDAC(射频DAC)(例如，作为系统100的RF电路系统106的(一个或多个)DAC或者作为系统200的DAC 222的(一个或多个)DAC)的多相CDAC(电容式DAC)以及这样的(一个或多个)CDAC的单位单元。附加实施例包括采用根据本文讨论的实施例的一个或多个CDAC作为(一个或多个)RFDAC(例如，采用这样的(一个或多个)CDAC作为系统100的RF电路系统106的(一个或多个)DAC或者作为系统200的DAC 222的(一个或多个)DAC)的(一个或多个)收发器和/或(一个或多个)通信设备(例如，(一个或多个)UE(用户装备))、(一个或多个)基站(例如，gNB、eNB等)。
如以上所讨论的(例如，关于图1-2)，收发器和发射器采用(一个或多个)DAC。在各种收发器/发射器中，使用作为电容式DAC实现的(一个或多个)数字RFDAC。极性转换器可以传送最佳效率。然而，极性发射器的阻塞点是为诸如5G/NR之类的新标准生成调制时钟(例如，以得到成百MHz的带宽或更大的带宽)。因此，可以针对这样的带宽采用数字I/Q架构。
数字I(同相)/Q(正交)发射器不需要CORDIC(坐标旋转数字计算机)是简单的，并且具有低计算成本和低功耗。然而，在45度的相位下输出功率降低了3dB。
为了减小这种功率下降，可以使用多相DAC。在多相DAC中，不是使用具有4个相位(0°、90°、180°、270°)的正交架构，而是可以使用8、12、16或甚至32个相位。可以将最大功率下降从具有4个相位的常规IQ Tx(发射器)的3dB减小到具有8个相位的多相TX架构的至少0.67dB，同时对于具有更多相位的多相架构进一步减小功率下降。
对于四相CDAC(经典I/Q)，主要问题是符号变化(例如，从正I到负I等)。在符号变化时，两个LO脉冲可彼此跟随而没有任何间隙。参考图3，示出了来自四相CDAC中的符号变化的数据刷新问题的图。通过借助于电容器阵列的使用列，可以解决数字数据缺少设置时间的问题。
然而，多相CDAC与四相CDAC相比具有要解决的附加问题。对于多相，问题变得更严重，因为在应该改变八分圆(对于8相，或者对于12相、16相、32相等来说为对应区域)的某些点上，出现LO脉冲的重叠。
对于多相DAC，可以采用镜像技术，其中可以生成多个数据流(例如，在本文讨论的示例八相实施例中在此称为U和V的两个数据流)和时钟。
参考图4，示出了根据本文讨论的各个方面的可以采用现有单位单元或CDAC单位单元的示例八相DAC的图。参考图5，示出了显示根据本文讨论的各个方面的可以采用现有单位单元或CDAC单位单元的八相DAC的八分圆的图。
为了将相位从八分圆0改变为八分圆1，用于V数据的相位被改变了90度，而不是针对U和V的相位改变45度(图2和3)。这种镜像简化DAC的架构。对于U，仅必须生成0、90、180和270度相位，然而对于V DAC，可能的相位是45、135、225和315度。
在减小所生成的频率的方向上改变相位是可能的，没有任何问题。但是在频率增加的另一个方向上改变相位可能为现有DAC带来显著问题。
尽管图4和图5示出了八相RFDAC(例如，其可采用根据本文讨论的各种实施例的CDAC单位单元)的具体示例，但是各种实施例可以包括具有不止8个相位(例如，12、16、32个等)的(一个或多个)多相DAC。对于4N相DAC，可以采用N个数据流(例如，X1-XN)，其中4N个相位中的每一个均同等地分布在单位圆周围(例如，0°、360°/4N、2(360°/4N)等)，其中每个数据流具有其自身的关联列解码器和关联行解码器并且与4N个相位中的四个相关联，这4N个相位也同等地分布在单位圆周围(例如，0°、90°、180°和270°；
Figure BDA0002807146540000121
Figure BDA0002807146540000125
和
Figure BDA0002807146540000122
等)。通常，对于N个数据流X1-XN，存在4N(例如，8、12等)个相位，并且数据流Xi与相位
Figure BDA0002807146540000123
Figure BDA0002807146540000124
和
Figure BDA0002807146540000126
相关联。
参考图6，示出了针对多相DAC的第一数据流U(与相位0、90、180和270度相关联)的所有可能的相位变化的定时图。由于镜像原理，同一图(具有时钟/LO(本地振荡器)的对应变化)也适用于第二数据流V(与相位45、135、225和315度相关联)。参考图7，示出了基于现有技术的CDAC的示例4电容器单元以及示例信号x1和x2的图。在图7的示例单元(对于逻辑门采用DIN符号)中，信号x3和x4分别是基于与信号x1和x2相同的门的输出来生成的，但是包括附加反相器(非门)，使得双端输出可由信号x1和x3以及信号x2和x4提供。
图6的定时示出了从一个相位(浅灰色，在左侧)到另一相位(暗灰色，在右侧)的示例转变。图7的4电容器单元提供较小的LO泄漏。因此，总是生成两个脉冲。图7的下部示出了用于八分圆之间的转变的信号x1和x2两者。如可在图6中看到的，存在不能用图7的示例单元做出的两个转变(如由图6的定时图中的箭头和虚线所指示的)。从LO I到LO VII的转换和从LO V到LO III的转变生成重叠脉冲。然而，不可能用一个电容器生成两个重叠脉冲。
在各个方面，本文讨论的实施例可以采用CDAC单位单元，该CDAC单位单元采用单元的差分结构来生成脉冲。
在这样的实施例中，可以以单端但是以两倍的振幅生成脉冲。为了完成这个，可以独立地驱动差分结构的电容器。
参考图8，示出了根据本文讨论的各个方面的示例CDAC单位单元800和关联示例信号的实施例的图。类似于图7的示例单元，示例CDAC单元800包括四个电容器8301–8304，每个电容器与关联反相器8201–8204串联，以生成模拟输出850p和850n(其对多个示例CDAC单元800来说可以是公共输出)。然而，在示例CDAC单位单元800中，每个电容器8301-8304具有其自身的关联逻辑门8101-8104(在示例实施例800中分别为NAND、NOR、NOR和NAND)以触发基于其自身的关联时钟信号(分别为lo_l1、lo_r2n、lo_l3n和lo_r4)的脉冲以及基于数字数据流的关联使能信号(分别为enable_l1、enable_r2n、enable_l3n和enable_r4)。对于DAC阵列，多个CDAC单位单元800(例如，其可以被布置在多行和多列中)中的每一个均可共享输入(lo_l1、lo_r2n、lo_l3n、lo_r4、enable_l1、enable_r2n、enable_l3n和enable_r4)并输出rf_p 850p和rf_n 850n。
然而，示例CDAC单位单元800的途径限制转变的可能振幅。参考图9，连同本文讨论的各个方面示出了显示图8的CDAC单位单元800的可能的八分圆转变的图。图9中的阴影三角形对于从一个八分圆跳到另一个八分圆是禁止区域(因为振幅翻倍)，这对于基带信号导致约LO频率除以16的带宽限制。基于诸如示例CDAC单位单元800的实施例的现有标准的模拟表示这不是真实限制。即使对于强非线性且受峰值-均值减小限制的信号，此限制也将EVM(误差矢量幅度)减小不到0.1％。
由各种实施例采用的技术可能在差分电路中生成某种不对称性。在大多数场景中，这是可忽略的，因为在此八分圆变化时的振幅小。为了进一步降低这种不对称性，一些实施例可以包括被构建来减轻这种不对称性的DAC阵列，例如，使得每一偶数列被配置为生成第一脉冲并且每一奇数列被配置为生成第二脉冲(或者反之)。
附加地，本文讨论的CDAC单位单元实施例(和采用这样的单位单元的DAC)能够独立地生成正脉冲和负脉冲。参考图10，示出了根据本文讨论的各方面的由单位单元从LOIII到LO V和从LO III到LO I的转变的示例定时图。正脉冲和负脉冲的独立生成实际上提供一种可改善DAC性能的过采样。
参考图11，示出了根据本文描述的各个方面的采用CDAC单元的示例方法1100的流程图。在一些方面中，可以在CDAC单位单元、包括CDAC单位单元的DAC阵列或包括CDAC单位单元的DAC的发射器(例如，诸如UE之类的移动设备或诸如eNB或gNB等的接入点的发射器)处执行方法1100。在其他方面中，机器可读介质可以存储与方法1100相关联的指令，这些指令在被执行时，可使发射器执行方法1100的操作。
在1110处，可以根据本文讨论的各种实施例在CDAC单位单元的四个不同的逻辑门处接收四个不同的时钟信号。
在1120处，可以在CDAC单位单元的四个不同的逻辑门处接收四个不同的使能信号。
在1130处，基于四个不同的时钟信号和四个不同的使能信号的值，四个不同的逻辑门中的一个或多个可以触发来自CDAC单位单元的四个不同的电容器的关联电容器的脉冲。
附加地或可替代地，方法1100可以包括在本文中连同本文讨论的各个方面一起描述的一个或多个其他操作。
本文的示例可以包括诸如以下项的主题：方法；用于执行该方法的操作或框的装置；至少一种机器可读介质，该至少一种机器可读介质包括可执行指令，这些可执行指令在由机器(例如，具有存储器的处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)等)执行时，使该机器执行该方法或装置或系统的操作以用于使用根据所描述的实施例和示例的多种通信技术来并发通信。
示例1是一种CDAC(电容式DAC(数模转换器))单位单元，包括：第一电容器，所述第一电容器被配置为响应于第一触发信号而向所述CDAC单位单元的第一差分输出端生成第一脉冲，其中所述第一触发信号是基于第一使能信号和第一时钟信号而生成的；第二电容器，所述第二电容器被配置为响应于第二触发信号而向所述CDAC单位单元的第一差分输出端生成第二脉冲，其中所述第二触发信号是基于第二使能信号和第二时钟信号而生成的；第三电容器，所述第三电容器被配置为响应于第三触发信号而向所述CDAC单位单元的第二差分输出端生成第三脉冲，其中所述第三触发信号是基于第三使能信号和第三时钟信号而生成的，并且其中所述第一差分输出端与所述第二差分输出端不同；和第四电容器，所述第四电容器被配置为响应于第四触发信号而向所述CDAC单位单元的第二差分输出端生成第四脉冲，其中所述第四触发信号是基于第四使能信号和第四时钟信号而生成的，其中所述第一使能信号、所述第二使能信号、所述第三使能信号和所述第四使能信号中的每一个均是不同的，并且其中所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的每一个均是不同的。
示例2是根据(一个或多个)示例1中任一项的任何变化所述的主题，还包括：第一逻辑门，所述第一逻辑门被配置为接收所述第一使能信号和所述第一时钟信号，并且基于所述第一使能信号和所述第一时钟信号生成所述第一触发信号；第二逻辑门，所述第二逻辑门被配置为接收所述第二使能信号和所述第二时钟信号，并且基于所述第二使能信号和所述第二时钟信号生成所述第二触发信号；第三逻辑门，所述第三逻辑门被配置为接收所述第三使能信号和所述第三时钟信号，并且基于所述第三使能信号和所述第三时钟信号生成所述第三触发信号；和第四逻辑门，所述第四逻辑门被配置为接收所述第四使能信号和所述第四时钟信号，并且基于所述第四使能信号和所述第四时钟信号生成所述第四触发信号。
示例3包括根据(一个或多个)示例2中任一项的任何变化所述的主题，其中所述第一逻辑门和所述第四逻辑门是第一类型的逻辑门，并且所述第二逻辑门和所述第三逻辑门是第二类型的逻辑门，其中所述第一类型的逻辑门与所述第二类型的逻辑门不同。
示例4包括根据示例1-3中任一项的任何变化所述的主题，还包括：第一反相器，其中所述第一电容器被配置为经由所述第一反相器接收所述第一触发信号；第二反相器，其中所述第二电容器被配置为经由所述第二反相器接收所述第二触发信号；第三反相器，其中所述第三电容器被配置为经由所述第三反相器接收所述第三触发信号；和第四反相器，其中所述第四电容器被配置为经由所述第四反相器接收所述第四触发信号。
示例5包括根据示例1-4中任一项的任何变化所述的主题，其中所述第一脉冲、所述第二脉冲、所述第三脉冲和所述第四脉冲中的每一个均被生成为振幅为对应的双端脉冲的振幅两倍的单端脉冲。
示例6是一种RFDAC(射频DAC(数模转换器))，包括：DAC阵列，所述DAC阵列包括布置在多行和多列中的多个CDAC(电容式DAC)单位单元，其中所述多个CDAC单位单元中的每个CDAC单位单元包括：该CDAC单位单元的第一电容器，所述第一电容器被配置为响应于该CDAC单位单元的第一触发信号而向该CDAC单位单元的第一差分输出端生成第一脉冲，其中该CDAC单位单元的第一触发信号是基于该CDAC单位单元的第一使能信号和该CDAC单位单元的第一时钟信号而生成的；该CDAC单位单元的第二电容器，所述第二电容器被配置为响应于该CDAC单位单元的第二触发信号而向该CDAC单位单元的第一差分输出端生成第二脉冲，其中该CDAC单位单元的第二触发信号是基于该CDAC单位单元的第二使能信号和该CDAC单位单元的第二时钟信号而生成的；该CDAC单位单元的第三电容器，所述第三电容器被配置为响应于该CDAC单位单元的第三触发信号而向该CDAC单位单元的第二差分输出端生成第三脉冲，其中该CDAC单位单元的第三触发信号是基于在该CDAC单位单元的第三使能信号和该CDAC单位单元的第三时钟信号而生成的，其中所述第一差分输出端与所述第二差分输出端不相同；和该CDAC单位单元的第四电容器，所述第四电容器其被配置为响应于该CDAC单位单元的第四触发信号而向该CDAC单位单元的第二差分输出端生成第四脉冲，其中该CDAC单位单元的第四触发信号是基于该CDAC单位单元的第四使能信号和该CDAC单位单元的第四时钟信号而生成的，其中该CDAC单位单元的第一使能信号、该CDAC单位单元的第二使能信号、该CDAC单位单元的第三使能信号和该CDAC单位单元的第四使能信号中的每一个均是不同的，并且其中该CDAC单位单元的第一时钟信号、该CDAC单位单元的第二时钟信号、该CDAC单位单元的第三时钟信号和该CDAC单位单元的第四时钟信号中的每一个均是不同的。
示例7包括根据(一个或多个)示例6中任一项的任何变化所述的主题，其中所述多个列包括多个偶数列，所述多个偶数列包括所述多个CDAC单位单元中的第一CDAC单位单元集，并且所述多个列包括多个奇数列，所述多个奇数列包括所述多个CDAC单位单元中的第二CDAC单位单元集，并且其中，对于从第一相位到第二相位的至少一个相位转变，所述第一CDAC单位单元集被配置为针对所述第一相位生成关联脉冲，并且所述第二CDAC单位单元集被配置为针对所述第二相位生成关联脉冲。
示例8包括根据示例6-7中任一项的任何变化所述的主题，其中所述多个CDAC单位单元中的每个CDAC单位单元包括：该CDAC单位单元的第一逻辑门，所述第一逻辑门被配置为接收该CDAC单位单元的第一使能信号和该CDAC单位单元的第一时钟信号，并且基于该CDAC单位单元的第一使能信号和该CDAC单位单元的第一时钟信号来生成该CDAC单位单元的第一触发信号；该CDAC单位单元的第二逻辑门，所述第二逻辑门被配置为接收该CDAC单位单元的第二使能信号和该CDAC单位单元的第二时钟信号，并且基于该CDAC单位单元的第二使能信号和该CDAC单位单元的第二时钟信号来生成该CDAC单位单元的第二触发信号；该CDAC单位单元的第三逻辑门，所述第三逻辑门被配置为接收该CDAC单位单元的第三使能信号和该CDAC单位单元的第三时钟信号，并且基于该CDAC单位单元的第三使能信号和该CDAC单位单元的第三时钟信号来生成该CDAC单位单元的第三触发信号；和该CDAC单位单元的第四逻辑门，所述第四逻辑门被配置为接收该CDAC单位单元的第四使能信号和该CDAC单位单元的第四时钟信号，并且基于该CDAC单位单元的第四使能信号和该CDAC单位单元的第四时钟信号来生成该CDAC单位单元的第四触发信号；
示例9包括根据(一个或多个)示例8中任一项的任何变化所述的主题，其中，对于每个CDAC单位单元，该CDAC单位单元的第一逻辑门和该CDAC单位单元的第四逻辑门是第一类型的逻辑门，并且该CDAC单位单元的第二逻辑门和该CDAC单位单元的第三逻辑门是第二类型的逻辑门，其中所述第一类型的逻辑门与所述第二类型的逻辑门不同。
示例10包括根据示例6-9中任一项的任何变化所述的主题，其中所述多个CDAC单位单元中的每个CDAC单位单元还包括：该CDAC单位单元的第一反相器，其中该CDAC单位单元的第一电容器被配置为经由该CDAC单位单元的第一反相器接收该CDAC单位单元的第一触发信号；该CDAC单位单元的第二反相器，其中该CDAC单位单元的第二电容器被配置为经由该CDAC单位单元的第二反相器接收该CDAC单位单元的第二触发信号；该CDAC单位单元的第三反相器，其中该CDAC单位单元的第三电容器被配置为经由该CDAC单位单元的第三反相器接收该CDAC单位单元的第三触发信号；和该CDAC单位单元的第四反相器，其中该CDAC单位单元的第四电容器被配置为经由该CDAC单位单元的第四反相器接收该CDAC单位单元的第四触发信号。
示例11包括根据示例6-10中任一项的任何变化所述的主题，其中，对于所述多个CDAC单位单元中的每个CDAC单位单元，该CDAC单位单元的第一脉冲、该CDAC单位单元的第二脉冲、该CDAC单位单元的第三脉冲以及该CDAC单位单元的第四脉冲中的每一个均被生成为振幅为对应的双端脉冲的振幅两倍的单端脉冲。
示例12包括根据示例6-11中任一项的任何变化所述的主题，其中所述RFDAC是具有至少八个不同的相位的多相DAC。
示例13是一种收发器，所述收发器包括根据示例6-12中任一项的任何变化所述的主题。
示例14是一种CDAC(电容式DAC(数模转换器))单位单元，包括：
四个电容器，其中所述四个电容器中的第一对电容器连接到所述CDAC单位单元的第一差分输出端，并且所述四个电容器中的不同的第二对电容器连接到所述CDAC单位单元的不同的第二差分输出端；和四个逻辑门，其中所述四个逻辑门中的每个逻辑门被配置为接收四个不同的时钟信号中的关联时钟信号和四个不同的使能信号中的关联使能信号，并且其中所述四个逻辑门中的每个逻辑门被配置为基于该逻辑门的关联时钟信号和关联使能信号触发来自所述四个电容器中的关联电容器的关联脉冲。
示例15包括根据(一个或多个)示例14中任一项的任何变化所述的主题，其中所述四个逻辑门中的第一对逻辑门是第一类型的逻辑门，其中所述四个逻辑门中的第二对逻辑门是第二类型的逻辑门，并且其中所述第一类型的逻辑门与所述第二类型的逻辑门不同。
示例16包括根据示例14-15中任一项的任何变化所述的主题，还包括四个反相器，其中所述四个反相器中的每个反相器被配置为对所述四个逻辑门的关联逻辑门的关联输出进行反相，以向所述四个电容器中的关联电容器生成关联触发信号。
示例17包括根据示例14-16中任一项的任何变化所述的主题，其中，对于所述四个电容器中的每个电容器，该电容器被配置为将来自该电容器的所述关联脉冲生成为振幅为对应的双端脉冲的振幅两倍的单端脉冲。
示例18是一种RFDAC(射频DAC(数模转换器))，包括：DAC阵列，所述DAC阵列包括布置在多行和多列中的多个CDAC(电容式DAC)单位单元，其中所述多个CDAC单位单元中的每个CDAC单位单元包括：该CDAC单位单元的四个电容器，其中该CDAC单位单元的四个电容器中的第一对电容器连接到该CDAC单位单元的第一差分输出端并且该CDAC单位单元的四个电容器中的不同的第二对电容器连接到该CDAC单位单元的不同的第二差分输出端；和该CDAC单位单元的四个逻辑门，其中该CDAC单位单元的四个逻辑门中的每个逻辑门被配置为接收该CDAC单位单元的四个不同时钟信号中的关联时钟信号和该CDAC单位单元的四个不同的使能信号中的关联使能信号，并且其中该CDAC单位单元的四个逻辑门中的每个逻辑门被配置为基于该CDAC单位单元的逻辑门的关联时钟信号和关联使能信号触发来自该CDAC单位单元的四个电容器中的关联电容器的脉冲。
示例19包括根据(一个或多个)示例18中任一项的任何变化所述的主题，其中所述多个列包括多个偶数列，所述多个偶数列包括所述多个CDAC单位单元中的第一CDAC单位单元集，并且所述多个列包括多个奇数列，所述多个奇数列包括所述多个CDAC单位单元中的第二CDAC单位单元集，并且其中，对于从第一相位到第二相位的至少一个相位转变，所述第一CDAC单位单元集被配置为针对所述第一相位生成关联脉冲，并且所述第二CDAC单位单元集被配置为针对所述第二相位生成关联脉冲。
示例20包括根据示例18-19中任一项的任何变化所述的主题，其中，对于每个CDAC单位单元，该CDAC单位单元的四个逻辑门中的每个逻辑门是相同类型的逻辑门。
示例21包括根据示例18-20中任一项的任何变化所述的主题，其中所述多个CDAC单位单元中的每个CDAC单位单元还包括该CDAC单位单元的四个反相器，其中该CDAC单位单元的四个反相器中的每个反相器被配置为对该CDAC单位单元的四个逻辑门的关联逻辑门的关联输出进行反相，以向该CDAC单位单元的四个电容器中的关联电容器生成关联触发信号。
示例22包括根据示例18-22中任一项的任何变化所述的主题，其中，对于所述多个CDAC单位单元中的每个CDAC单位单元，对于该CDAC单位单元的四个电容器中的每个电容器，该电容器被配置为将来自该电容器的所述关联脉冲生成为振幅为对应的双端脉冲的振幅两倍的单端脉冲。
示例23包括一种装置，所述装置包括用于执行所描述的根据示例1-22的操作中的任一项的装置。
示例24包括一种执行所描述的根据示例1-22的操作中的任一项的方法。
示例25包括一种机器可读介质，所述机器可读介质存储用于由处理器执行以执行所描述的根据示例1-22的操作中的任一项的指令。
示例26包括一种装置，所述装置包括被配置为执行所描述的根据示例1-22的操作中的任一项的电路系统。
主题公开的图示的实施例的以上描述，包括在说明书摘要中描述的内容，不旨在为详尽的或者将所公开的实施例限于所公开的精确形式。虽然在本文中出于说明性目的描述了具体实施例和示例，但是如相关领域的技术人员可认识到的那样，被认为在此类实施例和示例的范围内的各种修改是可能的。
在这方面，虽然已连同各种实施例和对应图一起描述了所公开的主题，但是在适用的情况下，应当理解，可使用其他类似的实施例，或者可对所描述的实施例做出修改和添加以便在不偏离所公开的主题的情况下执行所公开的主题的相同、类似、替代或替换的功能。因此，所公开的主题不应该限于本文描述的任何单个实施例，而是相反应该依照下面的所附权利要求在宽度和范围上进行解释。
特别地关于由上述组件或结构(组装件、设备、电路、系统等)执行的各种功能，除非另外指示，否则用于描述此类组件的术语(包括对“装置”的引用)旨在对应于执行所描述的组件的指定功能的任何组件或结构(例如，其是功能上等同的)，即使在结构上不等同于所公开的在本文图示的示例性实施方式中执行该功能的结构。另外，虽然可能已经针对若干实施方式中的仅一种实施方式公开了特定特征，但是如对任何给定或特定应用来说可能是期望的且有利的那样，这种特征可以与其他实施方式的一个或多个其他特征组合。

Claims (22)

1.一种CDAC(电容式DAC(数模转换器))单位单元，包括：
第一电容器，所述第一电容器被配置为响应于第一触发信号而向所述CDAC单位单元的第一差分输出端生成第一脉冲，其中，所述第一触发信号是基于第一使能信号和第一时钟信号而生成的；
第二电容器，所述第二电容器被配置为响应于第二触发信号而向所述CDAC单位单元的第一差分输出端生成第二脉冲，其中，所述第二触发信号是基于第二使能信号和第二时钟信号而生成的；
第三电容器，所述第三电容器被配置为响应于第三触发信号而向所述CDAC单位单元的第二差分输出端生成第三脉冲，其中，所述第三触发信号是基于第三使能信号和第三时钟信号而生成的，并且其中，所述第一差分输出端与所述第二差分输出端不同；和
第四电容器，所述第四电容器被配置为响应于第四触发信号而向所述CDAC单位单元的第二差分输出端生成第四脉冲，其中，所述第四触发信号是基于第四使能信号和第四时钟信号而生成的，
其中，所述第一使能信号、所述第二使能信号、所述第三使能信号和所述第四使能信号中的每一个均是不同的，并且其中，所述第一时钟信号、所述第二时钟信号、所述第三时钟信号和所述第四时钟信号中的每一个均是不同的。
2.根据权利要求1所述的CDAC单位单元，还包括：
第一逻辑门，所述第一逻辑门被配置为接收所述第一使能信号和所述第一时钟信号，并且基于所述第一使能信号和所述第一时钟信号生成所述第一触发信号；
第二逻辑门，所述第二逻辑门被配置为接收所述第二使能信号和所述第二时钟信号，并且基于所述第二使能信号和所述第二时钟信号生成所述第二触发信号；
第三逻辑门，所述第三逻辑门被配置为接收所述第三使能信号和所述第三时钟信号，并且基于所述第三使能信号和所述第三时钟信号生成所述第三触发信号；和
第四逻辑门，所述第四逻辑门被配置为接收所述第四使能信号和所述第四时钟信号，并且基于所述第四使能信号和所述第四时钟信号生成所述第四触发信号。
3.根据权利要求2所述的CDAC单位单元，其中，所述第一逻辑门和所述第四逻辑门是第一类型的逻辑门，并且所述第二逻辑门和所述第三逻辑门是第二类型的逻辑门，其中，所述第一类型的逻辑门与所述第二类型的逻辑门不同。
4.根据权利要求1-3中任一项所述的CDAC单位单元，还包括：
第一反相器，其中，所述第一电容器被配置为经由所述第一反相器接收所述第一触发信号；
第二反相器，其中，所述第二电容器被配置为经由所述第二反相器接收所述第二触发信号；
第三反相器，其中，所述第三电容器被配置为经由所述第三反相器接收所述第三触发信号；和
第四反相器，其中，所述第四电容器被配置为经由所述第四反相器接收所述第四触发信号。
5.根据权利要求1-3中任一项所述的CDAC单位单元，其中，所述第一脉冲、所述第二脉冲、所述第三脉冲和所述第四脉冲中的每一个均被生成为单端脉冲，其振幅为对应的双端脉冲的振幅的两倍。
6.一种RFDAC(射频DAC(数模转换器))，包括：
DAC阵列，所述DAC阵列包括布置在多行和多列中的多个CDAC(电容式DAC)单位单元，其中，所述多个CDAC单位单元中的每个CDAC单位单元包括：
该CDAC单位单元的第一电容器，所述第一电容器被配置为响应于该CDAC单位单元的第一触发信号而向该CDAC单位单元的第一差分输出端生成第一脉冲，其中，该CDAC单位单元的第一触发信号是基于该CDAC单位单元的第一使能信号和该CDAC单位单元的第一时钟信号而生成的；
该CDAC单位单元的第二电容器，所述第二电容器被配置为响应于该CDAC单位单元的第二触发信号而向该CDAC单位单元的第一差分输出端生成第二脉冲，其中，该CDAC单位单元的第二触发信号是基于该CDAC单位单元的第二使能信号和该CDAC单位单元的第二时钟信号而生成的；
该CDAC单位单元的第三电容器，所述第三电容器被配置为响应于该CDAC单位单元的第三触发信号而向该CDAC单位单元的第二差分输出端生成第三脉冲，其中，该CDAC单位单元的第三触发信号是基于该CDAC单位单元的第三使能信号和该CDAC单位单元的第三时钟信号而生成的，其中，所述第一差分输出端与所述第二差分输出端不相同；和
该CDAC单位单元的第四电容器，所述第四电容器被配置为响应于该CDAC单位单元的第四触发信号而向该CDAC单位单元的第二差分输出端生成第四脉冲，其中，该CDAC单位单元的第四触发信号是基于该CDAC单位单元的第四使能信号和该CDAC单位单元的第四时钟信号而生成的，
其中，该CDAC单位单元的第一使能信号、该CDAC单位单元的第二使能信号、该CDAC单位单元的第三使能信号和该CDAC单位单元的第四使能信号中的每一个均是不同的，并且其中，该CDAC单位单元的第一时钟信号、该CDAC单位单元的第二时钟信号、该CDAC单位单元的第三时钟信号和该CDAC单位单元的第四时钟信号中的每一个均是不同的。
7.根据权利要求6所述的RFDAC，其中，所述多个列包括多个偶数列，所述多个偶数列包括所述多个CDAC单位单元中的第一CDAC单位单元集，并且所述多个列包括多个奇数列，所述多个奇数列包括所述多个CDAC单位单元中的第二CDAC单位单元集，并且
其中，对于从第一相位到第二相位的至少一个相位转变，所述第一CDAC单位单元集被配置为针对所述第一相位生成关联脉冲，并且所述第二CDAC单位单元集被配置为针对所述第二相位生成关联脉冲。
8.根据权利要求6-7中任一项所述的RFDAC，其中，所述多个CDAC单位单元中的每个CDAC单位单元包括：
该CDAC单位单元的第一逻辑门，所述第一逻辑门被配置为接收该CDAC单位单元的第一使能信号和该CDAC单位单元的第一时钟信号，并且基于该CDAC单位单元的第一使能信号和该CDAC单位单元的第一时钟信号来生成该CDAC单位单元的第一触发信号；
该CDAC单位单元的第二逻辑门，所述第二逻辑门被配置为接收该CDAC单位单元的第二使能信号和该CDAC单位单元的第二时钟信号，并且基于该CDAC单位单元的第二使能信号和该CDAC单位单元的第二时钟信号来生成该CDAC单位单元的第二触发信号；
该CDAC单位单元的第三逻辑门，所述第三逻辑门被配置为接收该CDAC单位单元的第三使能信号和该CDAC单位单元的第三时钟信号，并且基于该CDAC单位单元的第三使能信号和该CDAC单位单元的第三时钟信号来生成该CDAC单位单元的第三触发信号；和
该CDAC单位单元的第四逻辑门，所述第四逻辑门被配置为接收该CDAC单位单元的第四使能信号和该CDAC单位单元的第四时钟信号，并且基于该CDAC单位单元的第四使能信号和该CDAC单位单元的第四时钟信号来生成该CDAC单位单元的第四触发信号。
9.根据权利要求8所述的RFDAC，其中，对于每个CDAC单位单元，该CDAC单位单元的第一逻辑门和该CDAC单位单元的第四逻辑门是第一类型的逻辑门，并且该CDAC单位单元的第二逻辑门和该CDAC单位单元的第三逻辑门是第二类型的逻辑门，其中，所述第一类型的逻辑门与所述第二类型的逻辑门不同。
10.根据权利要求6-7中任一项所述的RFDAC，其中，所述多个CDAC单位单元中的每个CDAC单位单元还包括：
该CDAC单位单元的第一反相器，其中，该CDAC单位单元的第一电容器被配置为经由该CDAC单位单元的第一反相器接收该CDAC单位单元的第一触发信号；
该CDAC单位单元的第二反相器，其中，该CDAC单位单元的第二电容器被配置为经由该CDAC单位单元的第二反相器接收该CDAC单位单元的第二触发信号；
该CDAC单位单元的第三反相器，其中，该CDAC单位单元的第三电容器被配置为经由该CDAC单位单元的第三反相器接收该CDAC单位单元的第三触发信号；和
该CDAC单位单元的第四反相器，其中，该CDAC单位单元的第四电容器被配置为经由该CDAC单位单元的第四反相器接收该CDAC单位单元的第四触发信号。
11.根据权利要求6至7中任一项所述的RFDAC，其中，对于所述多个CDAC单位单元中的每个CDAC单位单元，该CDAC单位单元的第一脉冲、该CDAC单位单元的第二脉冲、该CDAC单位单元的第三脉冲以及该CDAC单位单元的第四脉冲中的每一个均被生成为单端脉冲，其振幅为对应的双端脉冲的振幅的两倍。
12.根据权利要求6-7中任一项所述的RFDAC，其中，所述RFDAC是具有至少八个不同的相位的多相DAC。
13.一种收发器，所述收发器包括根据权利要求6-7中任一项所述的RFDAC。
14.一种CDAC(电容式DAC(数模转换器))单位单元，包括：
四个电容器，其中，所述四个电容器中的第一对电容器连接到所述CDAC单位单元的第一差分输出端，并且所述四个电容器中的不同的第二对电容器连接到所述CDAC单位单元的不同的第二差分输出端；和
四个逻辑门，其中，所述四个逻辑门中的每个逻辑门被配置为接收四个不同的时钟信号中的关联时钟信号和四个不同的使能信号中的关联使能信号，并且其中，所述四个逻辑门中的每个逻辑门被配置为基于该逻辑门的关联时钟信号和关联使能信号触发来自所述四个电容器中的关联电容器的关联脉冲。
15.根据权利要求14所述的CDAC单位单元，其中，所述四个逻辑门中的第一对逻辑门是第一类型的逻辑门，其中，所述四个逻辑门中的第二对逻辑门是第二类型的逻辑门，并且其中，所述第一类型的逻辑门与所述第二类型的逻辑门不同。
16.根据权利要求14-15中任一项所述的CDAC单位单元，还包括四个反相器，其中，所述四个反相器中的每个反相器被配置为对所述四个逻辑门的关联逻辑门的关联输出进行反相，以向所述四个电容器中的关联电容器生成关联触发信号。
17.根据权利要求14-15中任一项所述的CDAC单位单元，其中，对于所述四个电容器中的每个电容器，该电容器被配置为将来自该电容器的所述关联脉冲生成为单端脉冲，其振幅为对应的双端脉冲的振幅的两倍。
18.一种RFDAC(射频DAC(数模转换器))，包括：
DAC阵列，所述DAC阵列包括布置在多行和多列中的多个CDAC(电容式DAC)单位单元，其中，所述多个CDAC单位单元中的每个CDAC单位单元包括：
该CDAC单位单元的四个电容器，其中，该CDAC单位单元的四个电容器中的第一对电容器连接到该CDAC单位单元的第一差分输出端并且该CDAC单位单元的四个电容器中的不同的第二对电容器连接到该CDAC单位单元的不同的第二差分输出端；和
该CDAC单位单元的四个逻辑门，其中，该CDAC单位单元的四个逻辑门中的每个逻辑门被配置为接收该CDAC单位单元的四个不同时钟信号中的关联时钟信号和该CDAC单位单元的四个不同的使能信号中的关联使能信号，并且其中，该CDAC单位单元的四个逻辑门中的每个逻辑门被配置为基于该CDAC单位单元的该逻辑门的关联时钟信号和关联使能信号触发来自该CDAC单位单元的四个电容器中的关联电容器的脉冲。
19.根据权利要求18所述的RFDAC，其中，所述多个列包括多个偶数列，所述多个偶数列包括所述多个CDAC单位单元中的第一CDAC单位单元集，并且所述多个列包括多个奇数列，所述多个奇数列包括所述多个CDAC单位单元中的第二CDAC单位单元集，并且
其中，对于从第一相位到第二相位的至少一个相位转变，所述第一CDAC单位单元集被配置为针对所述第一相位生成关联脉冲，并且所述第二CDAC单位单元集被配置为针对所述第二相位生成关联脉冲。
20.根据权利要求18-19中任一项所述的RFDAC，其中，对于每个CDAC单位单元，该CDAC单位单元的四个逻辑门中的每个逻辑门是相同类型的逻辑门。
21.根据权利要求18-19中任一项所述的RFDAC，其中，所述多个CDAC单位单元中的每个CDAC单位单元还包括该CDAC单位单元的四个反相器，其中，该CDAC单位单元的四个反相器中的每个反相器被配置为对该CDAC单位单元的四个逻辑门的关联逻辑门的关联输出进行反相，以向该CDAC单位单元的四个电容器中的关联电容器生成关联触发信号。
22.根据权利要求18-19中任一项所述的RFDAC，其中，对于所述多个CDAC单位单元中的每个CDAC单位单元，对于该CDAC单位单元的四个电容器中的每个电容器，该电容器被配置为将来自该电容器的所述关联脉冲生成为单端脉冲，其振幅为对应的双端脉冲的振幅的两倍。
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